KR102000136B1 - 자기정열 추가 패드를 갖는 반도체 및 반도체 제조 방법 - Google Patents
자기정열 추가 패드를 갖는 반도체 및 반도체 제조 방법 Download PDFInfo
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Abstract
반도체 기판, 상기 반도체 기판 안에 형성된 소자분리막 상의 캡핑막 및 매몰 트랜지스터 전극, 상기 매몰 트랜지스터 전극 상의 전극 마스크, 상기 소자 분리막 상에 있는 캡핑막과 매몰 트랜지스터 전극 상의 마스크 및 완충막으로 자기 정렬 방식으로 형성된 매몰 게이트 구조물 사이에서 반도체 기판과 접하도록 만들어진 다수의 콘택 플러그를 포함한다.
상기 콘택 플러그는 자기정열 방식으로 형성되어 제조방법이 용이하고 반도체 디바이스의 전기적인 특성이 좋다
상기 콘택 플러그는 자기정열 방식으로 형성되어 제조방법이 용이하고 반도체 디바이스의 전기적인 특성이 좋다
Description
본 발명은 서로 다른 식각율을 갖는 물질로 추가 패드를 만들어 콘택 플러그를 만드는 디램 반도체 제조 방법 및 디램 반도체 관한 것으로써, 보다 구체적으로는 소자분리막 상의 캡핑막, 매몰 트랜지스터 전극 마스크 물질 및 완충막의 서로 다른 식각율을 갖는 물질로 추가 패드를 만들어 자기정렬 방식으로 콘택 플러그를 만들 수 있는 디램 반도체 및 이러한 디램 반도체를 만드는 반도체 제조방법에 관한 것이다.
일반적으로, 사진 공정을 이용한 패턴의 형성은 마스크 및 같이 병행되는 부수적인 공정 때문에 많은 공정비용을 증가 시킨다. 또한 공정이 미세해지면 공정마진이 없어 많은 문제를 일으킨다. 이러한 문제를 풀기 위하여 사진공정을 이용하지 않고 서로 다른 식각율을 갖는 막질을 이용하여 자기 정렬방식을 통한 제조공정을 수행하여 반도체를 제조한다.
디램 반도체는 일반적으로 반도체 기판, 상기 반도체 기판 안에 트랜지스터 전극 및 소자 분리막, 상기 기판 위에 커패시터 상하전극 및 상부 지지막을 포함한다. 상기 기판의 구조물과 커패시터를 전기적으로 연결하기 위한 콘택 플러그, 비트라인이 필수적으로 필요하다. 상기 콘택 플러그를 형성하기 위해서는 미세 패턴의 사진 공정이 필요하다.
이러한 일반적인 구조를 갖는 디램 반도체에서 콘택 플러그를 형성 시 디자인 룰 감소로 사진 공정 및 식각공정의 한계성에 노출되어서 전기적인 특성이 양호한 디램 반도체를 만들 수 없는 문제가 있다.
본 발명은 소자 분리막 상의 캡핑막, 매몰 트랜지스터 전극 마스크 및 완충막의 서로 다른 식각율을 갖는 막의 성질을 이용하여 자기정열 방식을 할 수 있는 추가 패드를 이용하여 콘택 플러그를 형성하는 디램 반도체 디바이스를 제공한다.
또한, 본 발명은 상기된 소자분리막 상의 캡핑막, 매몰 트랜지스터 전극 마스크 및 완충막의 서로 다른 식각율을 갖는 막의 성질을 이용하여 자기 정열 방식을 할 수 있는 패드를 이용하여 콘택 플러그를 형성하는 디램 반도체 디바이스를 만드는 방법을 제공한다.
본 발명의 일 견지에 따른 소자분리막 상의 캡핑막, 매몰 트랜지스터 전극 마스크 및 완충막의 서로 다른 식각율을 갖는 막의 성질을 이용하여 자기 정열 방식을 할 수 있는 패드를 이용하여 콘택 플러그를 형성하는 디램 반도체 디바이스는 반도체 기판, 상기 반도체 기판 안에 형성된 소자분리막 상의 캡핑막 및 매몰 트랜지스터 전극, 상기 매몰 트랜지스터 전극 상의 전극 마스크, 상기 소자 분리막 상에 있는 캡핑막과 매몰 트랜지스터 전극 상의 마스크 및 완충막으로 자기 정렬 방식으로 형성된 콘택 플러그를 포함한다. 상기 반도체 기판은 다수의 트랜지스터, 소자분리막이 매몰되어 형성되어 있다. 상기 소자 분리막은 실리콘막이 하부를 둘러싸여 형성되어 있다. 매몰 트랜지스터 전극 상부 마스크막은 다수의 완충막과 함께 자기 정렬 패드를 구성하는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 반도체 일반 DRAM 또는 모바일 DRAM 반도체 디바이스이다.
본 발명의 다른 견지에 따른 소자분리막 상의 캡핑막, 매몰 트랜지스터 전극 마스크 및 완충막의 서로 다른 식각율을 갖는 막의 성질을 이용하여 자기 정열 방식을 할 수 있는 패드를 이용하여 콘택 플러그를 형성하는 디램 반도체 디바이스를 제조하는 방법은, 반도체 기판 상에 소자분리막 마스크를 형성하여 트렌치를 형성하는 단계, 상기 트렌치 내에 소자분리막을 형성하는 단계, 상기 소자분리막을 평탄화하고 반도체 기판의 셀 영역을 오픈 식각하는 단계, 상기 오픈 식각된 부위에 캡핑막을 채워 평탄화하는 단계, 상기 캡핑막 상에 매몰 트랜지스터 게이트 마스크를 형성하여 매몰 트랜지스터 전극 홀을 형성하는 단계, 상기 매몰 트랜지스터 전극 홀 안에 매몰 트랜지스터 전극을 형성하는 단계, 상기 매몰 트랜지스터 전극 상에 질화막 마스크층을 형성하는 단계, 상기 반도체 기판 셀을 오픈하는 단계, 상기 오픈 셀 영역에 폴리실리콘층으로 제 1 완충막을 형성 평단화하는 단계, 상기 제 1 완충막 상에 제 2 완충막을 형성하는 단계, 상기 제 2 완충막 상에 마스크를 이용 자기 정렬된 콘택 플러그를 형성하는 것을 특징으로 한다.
본 발명의 일 실시예에 따르면, 상기 제 2 완충막은 질화막으로 형성할 수 있다.
본 발명의 실시예에 따르면, 상기 제 1 완충막은 산화막으로 형성 할 수 있다.
본 발명의 실시에에 따르면, 상기콘택 플러그 형성 후 커패시터 일반적인 공정과 보호막 공정을 추가로 진행 할 수 있다.
본 발명의 실시예에 따르면, 상기 반도체 커패시터는 DRAM 또는 모바일 DRAM 반도체 디바이스 형성 공정으로 진행 할 수 있다.
상기와 같은 본 발명에 따르면, 소자분리막 상의 캡핑막, 매몰 트랜지스터 전극 마스크 및 완충막의 서로 다른 식각율을 갖는 막의 성질을 이용하여 자기 정열 방식을 할 수 있는 패드를 이용하여 콘택 플러그를 형성하는 디램 반도체 디바이스를 제조하는 방법을 얻을 수 있다.
또한 소자분리막 상의 캡핑막, 매몰 트랜지스터 전극 마스크 및 완충막의 서로 다른 식각율을 갖는 막의 성질을 이용하여 자기 정열 방식을 할 수 있는 패드를 이용하여 콘택 플러그를 형성 전기적인 특성이 좋은 디램 반도체 디바이스를 얻을 수 있다.
도 1은 본 발명의 일 실시예에 따른 소자분리막 상의 캡핑막, 매몰 트랜지스터 전극 마스크 및 완충막의 서로 다른 식각율을 갖는 막의 성질을 이용하여 자기 정열 방식을 할 수 있는 패드를 이용하여 콘택 플러그를 형성하는 디램 반도체 소자의 레이아웃 평면도이다.
도 2 내지 도 12는 도 1의 절단하는 A-A', B-B', C-C', D-D' 방향에 따라서 소자분리막 상의 캡핑막, 매몰 트랜지스터 전극 마스크 및 완충막의 서로 다른 식각율을 갖는 막의 성질을 이용하여 자기 정열 방식을 할 수 있는 패드를 이용하여 콘택 플러그를 형성하는 디램 반도체 소자를 제조하는 방법을 순차적으로 나타내는 단면도들이다.
도 13 내지 도 16은 본 발명의 다른 실시예에 따른 A-A', B-B', C-C', D-D' 방향에 따라서 소자분리막 상의 캡핑막, 매몰 트랜지스터 전극 마스크 및 완충막의 서로 다른 식각율을 갖는 막의 성질을 이용하여 자기 정열 방식을 할 수 있는 패드를 이용하여 콘택 플러그를 형성하는 디램 반도체 소자를 제조하는 방법을 순차적으로 나타내는 단면도들이다.
도 2 내지 도 12는 도 1의 절단하는 A-A', B-B', C-C', D-D' 방향에 따라서 소자분리막 상의 캡핑막, 매몰 트랜지스터 전극 마스크 및 완충막의 서로 다른 식각율을 갖는 막의 성질을 이용하여 자기 정열 방식을 할 수 있는 패드를 이용하여 콘택 플러그를 형성하는 디램 반도체 소자를 제조하는 방법을 순차적으로 나타내는 단면도들이다.
도 13 내지 도 16은 본 발명의 다른 실시예에 따른 A-A', B-B', C-C', D-D' 방향에 따라서 소자분리막 상의 캡핑막, 매몰 트랜지스터 전극 마스크 및 완충막의 서로 다른 식각율을 갖는 막의 성질을 이용하여 자기 정열 방식을 할 수 있는 패드를 이용하여 콘택 플러그를 형성하는 디램 반도체 소자를 제조하는 방법을 순차적으로 나타내는 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 소자분리막 상의 캡핑막, 매몰 트랜지스터 전극 마스크 및 완충막의 서로 다른 식각율을 갖는 막의 성질을 이용하여 자기 정열 방식을 할 수 있는 패드를 이용하여 콘택 플러그, 비트라인을 형성하는 디램 반도체 소자의 레이아웃 평면도이다.
도 1을 참조하면, 반도체 기판에 다수의 활성영역(E)이 규칙적으로 배열되어 있고 매몰 트랜지스터 마스크(F)가 활성영역(E)의 양 끝 부위를 통과 지나도록 디자인 되었다. 이 때 각 A-A', B-B', C-C', D-D' 방향은 절단면 방향을 나타낸다.
도 2 내지 도 12는 도 1의 절단하는 A-A', B-B', C-C', D-D' 방향에 따라서 소자분리막 상의 캡핑막, 매몰 트랜지스터 전극 마스크 및 완충막의 서로 다른 식각율을 갖는 막의 성질을 이용하여 자기 정열 방식을 할 수 있는 패드를 이용하여 콘택 플러그를 형성하는 디램 반도체 소자를 제조하는 방법을 순차적으로 나타내는 단면도들이다.
도 2를 참조하면, 도면의 A-A' 방향, B-B' 방향, C-C' 방향, D-D' 방향은 도 1에서 A-A' 방향, B-B' 방향, C-C' 방향, D-D' 방향으로 절단했을 때 나타나는 단면을 나타낸다.
반도체 기판 (100)상에 패드 산화막(도시하지 않음)을 형성한다. 패드 산화막 (도시하지 않음)은 열산화막 방식으로 형성하고, 약 50 내지 150 Å 두께로 형성 한다.
패드 산화막 (도시하지 않음) 상부에 하드 마스크막(105)을 형성한다. 상기 하드 마스크막 (105)은 반도체 기판 (100), 패드 산화막 (도시하지 않은)과 식각율이 다른 물질로 사용한다. 예를 들면, 실리콘 질화막으로 사용 할 수 있다. 상기 하드 마스크(105)를 마스크로 소정의 패턴을 형성하여 반도체 기판 (100)에 소자 분리용 트렌치(110)를 형성한다.
도 3을 참조하면, 상기 반도체 기판(100)에 형성된 소자 분리용 트렌치(110) 내벽 상에 가늘게 폴리 실리콘막(115)을 형성하고, 라이너 산화막(120)을 형성한다. 상기 라이너 산화막(120)은 반도체 기판(100)에 형성된 소자 분리용 트렌치(115) 벽의 실리콘 성분과 반응하지 않는 CVD 산화막으로 형성한다. 가장 바람직하게는 ALD 공정을 이용하여 90Å 내지 100Å 범위 내에서 산화막으로 형성한다. 상기 라이너 산화막(120)은 반도체 기판(100)과 결합하지 않기 때문에 기판에 압력이 적고 물리적인 변화를 주지 않아서 트렌치 내벽에 스트레스를 유발하지 않는다.
상기 라이너 산화막(120) 상에 라이너 질화막(125)을 형성한다. 라이너 질화막(125)은 저압화학기상증착(LPCVD; Low Pressure Chemical Vapor Deposition)법을 이용하여 형성한다.
상기 라이너 질화막(125) 형성 후 갭필 특성이 좋은 소자분리 절연막(130)을 형성 후 평탄화 한다. 상기 소자 분리 절연막은 토즈(Tonen Silazene: TOSZ)를 사용하여 형성 한다.
도 4 및 도 5를 참조하면, 전면 식각을 통하여 라이너 질화막(125)을 제거하고 셀 오픈 마스크(135)를 이용하여 라이너 산화막(120)을 식각하여 셀을 오픈 시킨다. 그리고 라이너 산화막(120)이 식각된 공간에 캡핑막(140)을 형성한다. 상기 캡핑막(140) 형성 후 평탄화하여 하드 마스크막(105)과 일치 시킨다.
도 6을 참조하면, 상기 캡핑막(140) 상에 매몰 게이트 전극 하드 마스크(145)를 형성한다. 상기 매몰 게이트 전극 하드 마스크(145)는 도면의 편리상 단일층으로 도시하였으나 게이트 마스크층 (도시하지 않음) 등 복수의 물질층으로 형성된다. 하부층은 MTO 산화막으로 2000 옹스트롱에서 3000 옹스트롱 두께로 형성하고, 상부층은 유기막으로 ACL (amorphous carbon layer)층으로 3000 옹스트롱 두께로 형성한 다음, 상층부는 ARL(anti reflective layer)층으로 질화막을 약 500 옹스트롱 두께로 형성 할 수 있다. 게이트 마스크(도시하지 않음)층을 마스크 패턴으로 하여 매몰 게이트 전극 하드 마스크(145)층 패턴을 만들고, 게이트 마스크(도시하지 않음)층 제거 후 매몰 게이트 전극 하드 마스크(145)층으로 활성영역에 매몰 게이트 전극 트렌치(148)를 형성 한다.
상기 매몰 게이트 트렌치(148)는 매몰 게이트 전극이 형성될 공간이 된다.
도 7을 참조하면, 반도체 기판(100)을 세정 후 상기 매몰 게이트 트렌치 (148) 공간에 매몰 게이트 유전막, 매몰 게이트 베리어막, 매몰 게이트 전극이 합해진 매몰 게이트 구조물(150)을 형성 한다.
상기 매몰 게이트 유전막은 하프늄 산화막(HFO2), 탄탈륨 산화막(TA2O5), 또는 기타 금속 게이트 전극과 사용될 수 있는 금속 산화막을 선택 디바이스가 요구하는 특성을 살려서 형성한다.
상기 매몰 게이트 유전막 상에 매몰 게이트 베리어막을 형성한다. 상기 게이트 베리어막 상에 매몰 게이트 전극막 순으로 형성 한다.
상기 매몰 게이트 전극막은 도면에서처럼 단일 또는 이중 금속 층으로 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화 텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 및 질화텅스텐실리콘(WSiN) 중의 어느 하나와 게이트 유전막과 결합된 게이트 전극을 CVD, 또는 ALD 공정을 통하여 형성 할 수 있다.
상기 매몰 게이트 전극막은 반도체 기판(100) 내부에 매몰되는 형태의 BCAT(Buried gate Cell Array Transistor) 구조가 된다.
상기 매몰 게이트 전극 구조물(150)상에 게이트 전극 하드막(155)을 형성 후 평탄화 한다. 상기 매몰 게이트 전극 하드막(155)은 질화막으로 CVD 방법으로 형성 한다. 매몰 게이트 전극 하드막(155)을 평탄화 후 셀 오픈 마스크(160)를 이용하여 셀 영역을 식각공정을 통하여 오픈 시킨다.
도 8 및 도 9를 참조하면, 상기 오픈된 셀 영역에 제 1 완충막(165)을 데포 후 평탄화 한다. 상기 제1 완충막은 폴리실리콘막을 사용하고, 두께가 300 옹스트롱 내지 500 옹스트롱이 되도록 높이를 조절한다. 제 1 완충막(165) 형성 후 제 2 완충막(170)을 데포 형성한다. 상기 제 2 완충막(170)은 질화막으로 400 옹스트롱 내지 600 옹스트롱 두께로 형성한다.
도 10 및 도 11을 참조하면, 주변회로 영역에 소자를 형성하기 위하여 셀 영역을 셀 마스크(175)로 덮고 주변영역의 제 2 완충막(170) 및 소자분리 하드마스크(105)를 식각 제거한다. 상기 주변회로 영역에 주변회로 게이트 유전막 및 게이트 전극을 포함하는 주변회로 게이트 구조물(185)을 형성하고 제 1 층간절연막(190)형성 후 제 2 층간절연막(195)을 형성한다. 상기 제 1 층간절연막(190)은 TEOS를 사용하고 제 2 층간절연막(195)은 질화막을 사용할 수 있다. 후속되는 금속배선 공정을 쉽게 하기 위해서 금속플러그(196)를 형성한다.
도 12를 참조하면, 셀 영역에 콘택 홀(199)를 형성한다. 이때 소자분리막 상의 캡핑막(140) 및 제 1 완충막(165) 패턴이 자기정렬 형태가 되어서 임시 패드 역할을 하여 콘택 홀(199) 형성을 쉽게 해준다. 이때 소자분리막 상의 캡핑막(140) 및 제 1 완충막(165)이 선택적으로 식각이 가능함으로 공정의 단순화 및 패턴 형성이 쉽게 된다. 일 실시예에 있어서, 상기 식각 공정이 수행된 후, 제1 완충막(165)의 일부가 캡핑막(140)의 측부에 잔류할 수 있다.
또한 자기 정렬 방식으로 콘택 홀을 형성 할 수 있어 미세 패턴 형성이 쉽고 전기적인 특성이 우수한 디램 반도체를 형성 할 수 있다.
이후, 상기 콘택 홀(199)을 채우는 콘택 플러그(도시되지 않음)를 더 형성할 수 있고, 추후 일반적인 디램 공정을 진행하여 반도체 디바이스를 완성한다.
도 13 내지 도 16은 본 발명의 다른 실시예에 따른 A-A', B-B', C-C', D-D' 방향에 따라서 소자분리막 상의 캡핑막, 매몰 트랜지스터 전극 마스크 및 완충막의 서로 다른 식각율을 갖는 막의 성질을 이용하여 자기 정열 방식을 할 수 있는 패드를 이용하여 콘택 플러그를 형성하는 디램 반도체 소자를 제조하는 방법을 순차적으로 나타내는 단면도들이다.
도 13 내지 도 16을 참조하면, 모든 디바이스 제조방법은 실시예 도 2 내지 도 12와 동일하며 단지 도 8에서의 제 1 완충막으로 사용된 폴리실리콘막 대신 산화막으로 제 1 완충막(265)을 형성하는 것이 다르다. 일 실시예에 있어서, 상기 제1 완충막(265)의 일부가 캡핑막(140)의 측부에 잔류할 수 있다.
모든 기술적인 사상이나 기법이 같음으로 반복해서 설명하지 않는다. 본 발명은 앞에서 설명한 제조방법의 사상을 포함하여 서로 다른 선택 습식 식각을 할 수 있는 물질로 제 1 완충막을 사용하여 소자분리막 상의 캡핑막(240) 및 제 1 완충막(265) 패턴이 자기정렬 형태가 되어서 임시 패드 역할을 하여 콘택 홀(299) 형성을 쉽게 하는 데 있다. 이후, 상기 콘택 홀(299)을 채우는 콘택 플러그(도시되지 않음)를 더 형성할 수 있고, 추후 일반적인 디램 공정을 진행하여 반도체 디바이스를 완성한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200: 반도체 기판 105, 205: 하드 마스크
110, 210: 트렌치 115, 215: 폴리 실리콘막
120, 220: 라이너 산화막 125, 225: 라이너 질화막
130, 230: 소자분리 절연막 135, 235: 셀 오픈 마스크
140, 240: 캡핑막 145, 245: 전극 하드 마스크
150, 250: 매몰 게이트 구조물 155, 255: 게이트 전극 하드막
165, 265: 제 1 완충막 170, 270: 제 2 완충막
185, 285: 주변회로 게이트 전극 구조물
190, 290: 제1 층간 절연막 195, 295: 제 2 층간 절연막
199, 299: 콘택 플러그
110, 210: 트렌치 115, 215: 폴리 실리콘막
120, 220: 라이너 산화막 125, 225: 라이너 질화막
130, 230: 소자분리 절연막 135, 235: 셀 오픈 마스크
140, 240: 캡핑막 145, 245: 전극 하드 마스크
150, 250: 매몰 게이트 구조물 155, 255: 게이트 전극 하드막
165, 265: 제 1 완충막 170, 270: 제 2 완충막
185, 285: 주변회로 게이트 전극 구조물
190, 290: 제1 층간 절연막 195, 295: 제 2 층간 절연막
199, 299: 콘택 플러그
Claims (10)
- 반도체 기판;
상기 반도체 기판 내에 형성된 트렌치는 소자분리 절연막으로 채워있고 상부에는 캡핑막으로 덮여있는 다수의 소자분리막;
상기 기판 내에 매몰 형태로 형성되고 상기 소자분리막 사이에 쌍을 이루어 형성된 매몰 게이트 구조물;
상기 캡핑막의 측부에 형성된 제1 완충막;
상기 캡핑막 상에 형성된 제2 완충막 및 층간절연막; 및
상기 소자분리막 상의 상기 캡핑막에 의해서 정열되고 상기 매몰 게이트 구조물들 사이에서 상기 반도체 기판과 접하는 다수의 콘택 플러그를 포함하며,
상기 제1 및 제2 완충막들은 서로 다른 식각율을 갖는 물질을 포함하는 것이 특징인 디램 반도체 디바이스. - 제 1 항에 있어서, 상기 캡핑막은 질화막인 것이 특징인 디램 반도체 디바이스.
- 제 1 항에 있어서, 상기 매몰 게이트 전극은 질화티타늄(TiN)인 것이 특징인 디램 반도체 디바이스.
- 제 1 항에 있어서, 상기 반도체 기판 내에 형성된 트렌치 내에 형성된 라이너 산화막을 더 포함하는 것이 특징인 디램 반도체 디바이스.
- 제 1 항에 있어서, 상기 층간절연막은 산화막인 것이 특징인 디램 반도체 디바이스.
- 반도체 기판 안에 소자분리막을 형성하는 단계;
상기 소자분리막 상부에 캡핑막을 형성하는 단계;
상기 기판내의 소자분리막 사이에 매몰 게이트 전극 구조물을 형성하는 단계;
상기 캡핑막 및 매몰 게이트 구조물 사이에 제 1 완충막을 형성하는 단계;
상기 제 1 완충막 상에 제 2 완충막을 형성하는 단계;
상기 제 2 완충막 상에 층간 절연막을 형성하는 단계; 및
상기 캡핑막을 자기정열 마스크로 이용하여 제 1 완충막 및 매몰 게이드 하드막을 식각 제거하여 매몰 게이트 구조물 사이에서 반도체 기판과 접하도록 만들어진 다수의 콘택 플러그를 형성하는 것이 특징인 디램 반도체 제조 방법. - 제 6 항에 있어서, 상기 소자분리막 형성 공정은 폴리 실리콘막 형성, 라이너 산화막 형성 및 질화막 형성 공정이 포함된 것이 특징인 디램 반도체 제조 방법.
- 제 6 항에 있어서, 상기 매몰 게이트 전극 구조물 형성 공정은 질화티타늄(TiN)을 사용하는 공정으로 수행하는 것이 특징인 디램 반도체 제조 방법.
- 제 6 항에 있어서, 상기 캡핑막은 질화막으로 형성하는 것을 포함하는 것이 특징인 디램 반도체 제조 방법.
- 제 6항에 있어서, 상기 제1 완충막은 폴리 실리콘으로 형성하는 것이 특징인 디램 반도체 제조 방법.
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|---|---|---|---|
| KR1020130003797A KR102000136B1 (ko) | 2013-01-14 | 2013-01-14 | 자기정열 추가 패드를 갖는 반도체 및 반도체 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130003797A KR102000136B1 (ko) | 2013-01-14 | 2013-01-14 | 자기정열 추가 패드를 갖는 반도체 및 반도체 제조 방법 |
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|---|---|
| KR20140091842A KR20140091842A (ko) | 2014-07-23 |
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ID=51738729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020130003797A KR102000136B1 (ko) | 2013-01-14 | 2013-01-14 | 자기정열 추가 패드를 갖는 반도체 및 반도체 제조 방법 |
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