KR20120098419A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 제1 직선상에서 배열되는 제1 랜딩 플러그 및 제2 랜딩 플러그를 포함하는 기판을 제공하는 단계; 상기 기판 상에 캡핑막을 형성하는 단계; 상기 캡핑막을 선택적으로 식각하여 상기 제2 랜딩 플러그를 노출시키는 홀 타입의 제1 트렌치를 형성하는 단계; 상기 제1 트렌치가 형성된 결과물 상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 제1 트렌치와 중첩하면서 상기 제1 직선 상에서 연장하는 라인 타입의 제2 트렌치를 형성하는 단계; 및 상기 제2 트렌치 내에 제1 도전막을 형성하는 단계를 포함한다.

Description

반도체 장치의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 복수의 콘택을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
최근 반도체 장치의 제조 기술에 발달함에 따라 반도체 장치의 크기가 작아지면서 집적도가 급격히 증가하고 있다. 디램(DRAM: Dynamic Random Access Memory)과 같은 메모리 장치의 경우 고집적화가 가속화됨에 따라 셀 구조가 8F2 구조에서 6F2 구조로 변화되고 있는 추세이다. 여기서 F는 디자인 룰에 적용된 최소 선폭을 의미한다.
도 1은 종래기술에 따른 6F2 셀 구조를 갖는 반도체 장치를 도시한 평면도이다.
도 1을 참조하면, 종래의 반도체 장치는, 장축과 단축을 갖는 섬 형상을 가지며 장축이 제1 방향에 대해 예각을 갖도록 기울어진 상태로 배열되는 복수의 활성영역(11)과, 활성영역(11)을 가로질러 제2 방향으로 연장하는 게이트 라인(12)과, 활성영역(11)을 가로질러 제1 방향으로 연장하는 비트라인(13)을 포함한다.
여기서, 게이트 라인(12)은 활성영역(11)마다 2 개씩 교차하도록 배치된다. 이와 같은 2 개의 게이트 라인(12)에 의해 활성영역(11)은 세 개의 부분, 즉, 2 개의 게이트 라인(12) 각각의 외측에 배치되는 부분(이하, 에지부)과 2 개의 게이트 라인(12) 사이에 배치되는 부분(이하, 중심부)으로 구분된다. 여기서, 2 개의 에지부 각각은 스토리지 노드(미도시됨)와 연결될 영역이고, 중심부는 비트라인(13)과 연결될 영역일 수 있다.
활성영역(11)은 중심부가 제1 방향으로 연장되는 일 직선상에 위치하도록 제1 방향으로 배열된다. 또한, 활성영역(11)은 제2 방향으로 연장되는 일 직선(A-A' 참조) 상에서 어느 하나의 에지부, 다른 하나의 에지부 및 중심부가 교대로 위치하도록 제2 방향으로 배열된다.
비트라인(13)은 제1 방향으로 배열되는 중심부와 중첩하며, 직접 또는 도전 물질을 개재하여 활성영역(11)의 중심부와 연결된다. 또한, 도시되지 않은 스토리지 노드는 직접 또는 도전 물질을 개재하여 활성영역(11)의 에지부 각각과 연결된다.
그런데, 위와 같은 반도체 장치의 제조 공정시 다양한 문제가 나타나고 있다. 그 중 하나는 활성영역(11)의 에지부 및 중심부 각각과 연결되는 스토리지 노드 콘택과 비트라인 콘택 형성 공정시 발생하는 문제들이다. 종래와 같이 스토리지 노드 콘택 또는 비트라인 콘택 형성을 위하여 콘택 홀을 형성하는 경우, 노광 및 현상 공정의 한계로 홀의 폭이 작아서 후속 공정 예를 들어 스토리지 노드 콘택 상에 스토리지 노드를 형성하는 공정이 어렵다. 또한, 콘택과 에지부 또는 중심부 사이에 오정렬이 발생할 수 있는데, 특히, 본 반도체 장치에서는 활성영역(11)의 에지부와 중심부가 매우 인접하게 배치되어 있기 때문에, 오정렬 발생시 연결되지 않아야 할 콘택과 활성영역(11)의 일부 예를 들어, 스토리지 노드 콘택과 활성영역(11)의 중심부가 연결될 수 있고, 그에 따라, 수율이 저하되는 문제가 있다.
위와 같은 문제를 해결하기 위하여, 콘택홀 대신 상대적으로 큰 폭을 가질 수 있는 라인 타입의 개구부를 형성하고, 이 개구부에 도전 물질을 매립한 후 후속 공정에서 매립된 도전 물질을 분리하는 방식으로 콘택을 형성함으로써, 공정 난이도를 감소시키려는 연구가 진행되고 있다. 그러나, 본 반도체 장치에서 활성영역(11)의 에지부 및 중심부가 매우 인접하며 나아가 도 1의 A-A' 선 상에 위치하기 때문에, 라인 타입의 개구부 형성시 노출시키고자 하는 부분 예컨대, 에지부 뿐만 아니라 그 외의 부분 예컨대, 중심부까지 노출되는 문제가 있다.
본 발명은 상기 과제를 해결하기 위해 제안된 것으로, 공정 난이도 감소 및 수율 증가가 가능한 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 제1 직선상에서 배열되는 제1 랜딩 플러그 및 제2 랜딩 플러그를 포함하는 기판을 제공하는 단계; 상기 기판 상에 캡핑막을 형성하는 단계; 상기 캡핑막을 선택적으로 식각하여 상기 제2 랜딩 플러그를 노출시키는 홀 타입의 제1 트렌치를 형성하는 단계; 상기 제1 트렌치가 형성된 결과물 상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 제1 트렌치와 중첩하면서 상기 제1 직선 상에서 연장하는 라인 타입의 제2 트렌치를 형성하는 단계; 및 상기 제2 트렌치 내에 제1 도전막을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 공정 난이도 감소 및 수율 증가가 가능하다.
도 1은 종래기술에 따른 6F2 셀 구조를 갖는 반도체 장치를 도시한 평면도이다.
도 2a 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 도면들이다.
이하에서는, 본 발명의 가장 바람직한 실시 예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 도면들로서, 각 a도는 평면도를 나타내고, 각 b도는 a도의 A-A' 단면도를 나타내고, 각 c도는 a도의 B-B' 단면도를 나타낸다. 평면도는 본 실시예의 이해에 필요한 부분을 중심으로 도시하였다.
도 2a 내지 도 2c를 참조하면, 반도체 기판(20) 상에 하드마스크층(21)을 형성한 후, 소자분리영역을 노출시키는 마스크 패턴(미도시됨)을 이용하여 하드마스크층(21) 및 반도체 기판(20)을 소정 깊이 식각함으로써 소자분리용 트렌치 및 이에 의해 정의되는 활성영역(23)을 형성한다. 본 실시예에서 하드마스크층(21)은 불순물이 도핑된 폴리실리콘 등의 도전막일 수 있으며, 그에 따라 후속 공정에서 랜딩 플러그로 이용될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 다른 실시예에서는 산화막, 질화막 등의 절연막일 수 있고, 이러한 경우 하드마스크층(21)은 후속 공정에서 도전 물질로 치환될 수 있다.
이어서, 소자분리용 트렌치 내에 절연막을 매립하여 소자분리막(22)을 형성한다. 소자분리막(22)은 예컨대, 산화막을 포함할 수 있다.
여기서, 활성영역(23)은 평면상 장축과 단축을 갖는 섬 형상을 가지며 장축이 제1 방향에 대해 예각을 갖도록 기울어진 상태로 배열된다. 또한, 활성영역(23)은, 후속 게이트 라인 형성 공정에 의해 정의될 중심부, 어느 하나의 에지부 및 다른 하나의 에지부가 제2 방향으로 연장되는 일 직선(A-A' 참조) 상에서 교대로 위치하도록 제2 방향으로 배열되고, 중심부가 제1 방향으로 연장되는 일 직선상에 위치하도록 제1 방향으로 배열된다.
도 3a 내지 도 3c를 참조하면, 하드마스크층(21) 및 소자분리막(22) 상에 게이트 라인이 형성될 영역(도면부호 25 참조)을 노출시키는 마스크 패턴(미도시됨_을 형성한 후, 마스크 패턴을 식각 베리어로 하드마스크층(21)을 식각하고 노출되는 소자분리막(22) 및/또는 활성영역(23)을 소정 깊이 식각하여 제2 방향으로 연장되는 게이트 라인용 트렌치(GT)를 형성한다.
여기서, 게이트 라인용 트렌치(GT)는 활성영역(23)마다 2 개씩 교차하도록 배치된다. 그에 따라, 본 공정에서 식각된 활성영역(23)은 2 개의 게이트 라인용 트렌치(GT) 각각의 외측에 배치되는 에지부(23B)와 2 개의 게이트 라인용 트렌치(GT) 사이에 배치되는 중심부(23A)로 구분된다. 또한, 본 공정에서 식각된 하드마스크층(21)은 에지부(23B) 상에 배치되는 부분(21B)과 중심부(23A) 상에 배치되는 부분(21A)으로 구분된다.
전술한 바와 같이 하드마스크층(21)이 도전막인 경우, 식각된 하드마스크층(21) 중 에지부(23B) 상에 배치되는 부분(21B)은 제2 랜딩 플러그로 이용되고, 중심부(23A) 상에 배치되는 부분(21A)은 제1 랜딩 플러그로 이용된다. 제2 랜딩 플러그(21B)는 스토리지 노드가 연결될 부분이고, 제1 랜딩 플러그(21A)는 비트라인이 연결될 부분일 수 있다. 반면, 하드마스크층(21)이 절연막인 경우, 게이트 라인용 트렌치(GT) 형성 후 이 트렌치(GT)를 절연 물질로 매립한 상태에서, 식각된 하드마스크층(21)을 제거하고 제거된 공간에 도전물질을 매립함으로써 제1 및 제2 랜딩 플러그(21A, 21B)를 형성할 수도 있다.
이어서, 게이트 산화 공정 등을 수행하여 게이트 라인용 트렌치(GT) 표면에 게이트 절연막(미도시됨)을 형성한 후, 게이트 라인용 트렌치(GT)의 일부를 도전막으로 매립하여 게이트 라인(25)을 형성한다. 이때, 게이트 라인(25)의 상면은 활성영역(23A, 23B)의 표면보다 낮을 수 있으며, 이는 제1 및 제2 랜딩 플러그(21A, 21B)와 게이트 라인(25) 간의 절연을 위함이다.
이어서, 게이트 라인(25)이 형성된 게이트 라인용 트렌치(GT)를 매립하는 실링막(26)을 형성한다. 실링막(26)은 게이트 라인(25)이 드러나는 것을 방지하기 위한 것으로서, 예를 들어, 질화막을 포함할 수 있다. 본 실시예에서 실링막(26)은 게이트 라인(25) 상에 뿐만 아니라 게이트 라인(25)을 포함하는 결과물의 전면에 형성된 경우를 나타내었다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 실링막(26)은 게이트 라인용 트렌치(GT) 내에만 형성될 수도 있다.
도 4a 내지 도 4c를 참조하면, 도 3a 내지 도 3c의 공정 결과물 상에 캡핑막(27)을 형성한 후, 캡핑막(27) 및 실링막(26)을 선택적으로 식각하여 제2 방향에서 서로 인접한 2 개의 제2 랜딩 플러그(21B) 및 그 사이의 영역을 동시에 노출시키는 홀 형상의 스토리지 노드 콘택용 제1 트렌치(T1)를 형성한다. 이때, 만약 실링막(26)이 게이트 라인용 트렌치(GT) 내에만 형성된 경우라면 캡핑막(27)만을 선택적으로 식각하여 제1 트렌치(T1)를 형성할 수도 있다. 여기서, 제1 트렌치(T1)는 홀 형상을 갖기는 하나, 하나의 제2 랜딩 플러그(21B)를 노출시키는 경우에 비해 2배 이상의 넓은 영역을 노출시키므로 상대적으로 큰 폭을 가질 수 있다. 따라서, 제1 트렌치(T1) 형성을 위한 마스크 및 식각 공정은 용이하게 수행될 수 있다.
이와 같이 홀 타입의 제1 트렌치(T1)를 형성하는 것은, 후속 스토리지 노드 콘택 형성을 위한 라인 타입의 트렌치 형성 공정에 있어서 제2 방향에서 동일 직선(A-A' 선 참조) 상에 위치하는 제1 랜딩 플러그(21A)를 노출시키지 않기 위함이다. 이러한 목적 달성을 위해서 후속 공정들에서 캡핑막(27)의 손실은 최소화되어야 한다.
캡핑막(27) 손실을 최소화하기 위하여 본 실시예의 캡핑막(27)은 산화막으로 이루어진 제1 캡핑막(27A) 및 질화막으로 이루어진 제2 캡핑막(27B)의 적층 구조를 포함할 수 있다. 이러한 경우의 구체적인 효과에 대해서는 해당 부분에서 보다 상세히 설명하기로 한다.
이어서, 도시하지 않았으나, 제1 트렌치(T1)가 형성된 구조물에 대해 세정 공정을 수행한다. 이때, 세정 공정은 BOE를 이용한 습식 방식으로 수행될 수 있다. 본 실시예와 같이 캡핑막(27)의 최상부가 질화막으로 이루어진 제2 캡핑막(27B)인 경우, 이러한 세정 공정에도 불구하고 캡핑막(27)의 손실이 최소화될 수 있다.
도 5a 내지 도 5c를 참조하면, 도 4a 내지 도 4c의 공정 결과물 상에 하부 프로파일을 따라 식각 정지막(28)을 형성한 후, 식각 정지막(28) 상에 층간 절연막(29)을 형성한다. 층간 절연막(29)은 예컨대, 산화막으로 형성될 수 있고, 식각 정지막(28)은 층간 절연막(29)과 식각율이 상이한 막 예컨대, 질화막으로 형성될 수 있다.
이어서, 층간 절연막(29)을 선택적으로 식각하여 전술한 제1 트렌치(T1)와 중첩하면서 제2 방향으로 연장되는 라인 타입의 스토리지 노드 콘택용 제2 트렌치(T2)를 형성한다. 라인 타입의 제2 트렌치(T2)를 형성하는 것은 스토리지 노드 콘택의 상부 폭을 더욱 확장시켜 후속 공정을 더욱 용이하게 하기 위함이다. 제2 트렌치(T2) 형성을 위한 식각 공정은 질화막에 대한 산화막의 식각율이 큰 식각 레시피를 이용하여 수행될 수 있다.
한편, 본 도 5b는 제2 트렌치(T2)가 형성된 부분의 단면이므로, 층간 절연막(29)이 제거되어 도시되지 않았다. 층간 절연막(29)이 제거된 부분을 점선으로 표기하였다.
도 6a 내지 도 6c를 참조하면, 제2 트렌치(T2)에 의해 드러나는 식각 정지막(28)을 식각하여 제거한다.
본 공정 결과, 제2 트렌치(T2)가 형성된 영역 중 제1 트렌치(T1)와 중첩하는 영역에서는 제2 랜딩 플러그(21B)가 드러나는 반면, 나머지 영역에서는 캡핑막(27)이 존재하여 캡핑막(27)의 하부 구조물 특히 제1 랜딩 플러그(21A)가 드러나지 않는다. 본 실시예와 같이 캡핑막(27)의 최상부가 질화막으로 이루어진 제2 캡핑막(27B)인 경우, 도 4a 내지 도 4c에서 설명한 세정 공정에서 제2 캡핑막(27B)이 거의 손실되지 않음은 전술하였다. 이 상태에서 식각 정지막(28)을 제거하는 경우, 제2 캡핑막(27B)이 식각 정지막(28)과 동일한 질화막으로 이루어지더라도 잔류가 가능하다. 이는, 제2 트렌치(T2)가 형성된 영역 중 제1 트렌치(T1)와 중첩하는 영역에서는 식각 정지막(28)만 존재 즉, 얇은 두께의 질화막이 존재하는 반면, 나머지 영역에서는 식각 정지막(28) 및 제2 캡핑막(27B)이 함께 존재 즉, 두꺼운 두께의 질화막이 존재하기 때문이다. 따라서, 제1 트렌치(T1)가 형성된 영역에서의 식각 정지막(28) 제거 시점에서 식각을 종료한다면 제2 캡핑막(27B)의 적어도 일부는 잔류할 수 있다.
이어서, 식각 정지막(28)이 제거된 후의 제2 트렌치(T2) 및 제1 트렌치(T1)를 도전 물질 예컨대, 불순물이 도핑된 폴리실리콘으로 매립하여 스토리지 노드 콘택용 도전막(30)을 형성한다. 이때, 제2 트렌치(T2)는 라인 타입으로 형성되었기 때문에, 스토리지 노드 콘택용 도전막(30)의 상부 폭이 클 수 있다. 다만, 스토리지 노드 콘택용 도전막(30)이 두 개의 제2 랜딩 플러그(21B)와 동시에 접하고 있기 때문에 이를 분리하여 제2 랜딩 플러그(21B) 각각과 접하는 스토리지 노드 콘택 형성이 필요하므로 후속 공정을 수행한다.
도 7a 내지 도 7c를 참조하면, 제2 랜딩 플러그(21B) 각각과 연결되는 스토리지 노드 콘택 형성을 위해, 도전막(30) 및 층간 절연막(29) 상에 비트라인이 형성될 영역을 노출시키는 마스크 패턴(미도시됨)을 형성한 후, 상기 마스크 패턴을 식각 베리어로 도전막(30) 및 층간 절연막(29)을 식각하여 비트라인 또는 비트라인 콘택 형성을 위한 제3 트렌치(T3)를 형성한다. 이때, 제3 트렌치(T3)는 제1 방향으로 연장하는 라인 형상을 가지면서, 제1 방향으로 배열된 제1 랜딩 플러그(21A)를 노출시킨다. 또한, 제3 트렌치(T3)는 인접한 제2 랜딩 플러그(21B) 사이를 지나가기 때문에, 제3 트렌치(T3)에 의해 도전막(30)은 인접한 제2 랜딩 플러그(21B) 사이에서 분리된다. 분리된 도전막(30)을 이하 스토리지 노드 콘택(30A)이라 한다.
이때, 제3 트렌치(T3) 형성을 위한 식각은 도전막(30)의 식각 및 층간 절연막(29)의 식각으로 나누어 수행될 수 있다. 층간 절연막(29)의 식각은 제2 캡핑막(27B)을 식각 정지막으로 하여 수행될 수 있으며, 이를 위하여 질화막에 대한 식각 선택비를 갖는 식각 레시피를 이용할 수 있다. 또한, 도전막(30)의 식각은 스토리지 노드 콘택(30A)으로의 완전한 분리를 위해 소자분리막(22)이 드러날 때까지 수행될 수 있으며, 제1 캡핑막(27A)이 산화막인 경우 제1 캡핑막(27A)을 식각 정지막으로 하여 수행될 수 있다. 이를 위하여 도전막(30)의 식각은 산화막에 대한 식각 선택비를 갖는 식각 레시피(recipe)를 이용하여 수행될 수 있다. 이와 같이 제1 캡핑막(27A)을 식각 정지막으로 이용하는 경우, 제3 트렌치(T3) 형성 과정에서 제1 랜딩 플러그(21A)가 드러나 손상되는 현상을 방지할 수 있다.
이어서, 도시하지는 않았으나, 제3 트렌치(T3) 측벽에 스토리지 노드 콘택(30A)과 후속 비트라인 또는 비트라인 콘택을 분리하기 위한 절연 스페이서를 형성한 후, 제3 트렌치(T3)에 의해 드러나는 제1 캡핑막(27A) 및/또는 실링막(26)을 제거하여 제1 랜딩 플러그(27A)를 노출시키고 도전물질을 매립함으로써 비트라인 또는 비트라인 콘택을 형성할 수 있다.
이상으로 설명한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 의하면, 캡핑막을 이용함으로써 라인 타입의 스토리지 노드 콘택용 트렌치를 형성할 수 있기 때문에, 스토리지 노드 콘택의 상부 폭이 증가할 수 있고 그에 따라 후속 공정이 용이한 장점이 있다. 나아가, 산화막 및 질화막이 순차적으로 적층된 이중막을 캡핑막으로 이용함으로써 복수의 공정 과정에서 캡핑막의 손실 및 그로 인한 제1 랜딩 플러그의 손상을 최대한 억제할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
20: 반도체 기판 23A, 23B: 활성영역
21A, 21B: 랜딩 플러그 25: 게이트 라인
27: 캡핑막 30A: 스토리지 노드 콘택

Claims (11)

  1. 제1 직선상에서 배열되는 제1 랜딩 플러그 및 제2 랜딩 플러그를 포함하는 기판을 제공하는 단계;
    상기 기판 상에 캡핑막을 형성하는 단계;
    상기 캡핑막을 선택적으로 식각하여 상기 제2 랜딩 플러그를 노출시키는 홀 타입의 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치가 형성된 결과물 상에 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 식각하여 상기 제1 트렌치와 중첩하면서 상기 제1 직선 상에서 연장하는 라인 타입의 제2 트렌치를 형성하는 단계; 및
    상기 제2 트렌치 내에 제1 도전막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 캡핑막은,
    산화막으로 형성된 제1 캡핑막 및 질화막으로 형성된 제2 캡핑막의 적층 구조를 포함하는
    반도체 장치의 제조 방법.
  3. 제1 항 또는 제2 항에 있어서,
    상기 제1 트렌치 형성 단계 후에,
    세정 공정을 수행하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  4. 제1 항 또는 제2 항에 있어서,
    상기 절연막을 형성하는 단계는,
    질화막으로 형성된 식각 정지막 및 산화막으로 형성된 층간 절연막을 순차적으로 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  5. 제4 항에 있어서,
    상기 제2 트렌치 형성 단계는,
    상기 식각 정지막에서 식각이 정지되도록 상기 층간 절연막을 식각하는 단계; 및
    식각된 상기 층간 절연막에 의해 드러나는 상기 식각 정지막을 제거하는 단계를 포함하고,
    상기 식각 정지막 제거 단계는,
    상기 제2 캡핑막은 적어도 일부가 잔류하도록 수행되는
    반도체 장치의 제조 방법.
  6. 제1 항에 있어서,
    상기 제1 직선상에서 하나의 제1 랜딩 플러그와 두 개의 제2 랜딩 플러그는 교대로 배열되고,
    상기 제1 트렌치는, 상기 두 개의 제2 랜딩 플러그 및 그 사이의 영역을 노출시키는
    반도체 장치의 제조 방법.
  7. 제6 항에 있어서,
    상기 제1 도전막 형성 단계 후에,
    상기 제1 도전막 및 상기 절연막을 선택적으로 식각하여, 상기 두 개의 제2 랜딩 플러그 사이에서 상기 제1 도전막을 분리시키면서 상기 제1 직선과 교차하는 제2 직선상에서 연장하는 라인 타입의 제3 트렌치를 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  8. 제7 항에 있어서,
    상기 제3 트렌치는,
    상기 제2 직선상에서 배열되는 제1 랜딩 플러그와 중첩하는
    반도체 장치의 제조 방법.
  9. 제8 항에 있어서,
    상기 캡핑막은, 산화막으로 형성된 제1 캡핑막 및 질화막으로 형성된 제2 캡핑막의 적층 구조를 포함하고,
    상기 절연막은 산화막으로 형성되고,
    상기 제3 트렌치 형성 단계는,
    상기 제2 캡핑막을 식각 정지막으로 하여 상기 절연막을 식각하는 단계; 및
    상기 제1 캡핑막을 식각 정지막으로 하여 상기 제1 도전막을 식각하는 단계를 포함하는
    반도체 장치의 제조 방법.
  10. 제8 항에 있어서,
    상기 제3 트렌치 형성 단계 후에,
    상기 제3 트렌치에 의해 드러나는 상기 캡핑막을 제거하여 상기 제1 랜딩 플러그를 노출시키는 단계; 및
    상기 제3 트렌치 내에 제2 도전막을 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  11. 제1 항에 있어서,
    상기 제1 랜딩 플러그는, 비트라인과 연결될 부분이고,
    상기 제2 랜딩 플러그는, 스토리지 노드와 연결될 부분인
    반도체 장치의 제조 방법.

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* Cited by examiner, † Cited by third party
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KR20140091842A (ko) * 2013-01-14 2014-07-23 삼성전자주식회사 자기정열 추가 패드를 갖는 반도체 및 반도체 제조 방법

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