KR102000169B1 - 서브 게이트를 갖는 개량 매립 트랜지스터 반도체 및 제조 방법 - Google Patents
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Abstract
매립 게이트(BCAT)에 서브(Sub) 게이트를 결합한 복합형 매립 게이트 반도체 소자는 반도체 기판, 상기 반도체 기판에 형성된 다수의 소자 분리막, 상기 소자 분리막 사이 반도체 기판 내에 형성된 다수의 매립 게이트 전극, 상기 매립 게이트 전극의 상부면을 링처럼 감싸며 형성된 서브(Sub) 게이트 전극을 포함한다.
상기 복합형 매립 게이트는 퍼짐(Spreading) 저항이 감소되고 GIDL(Gate Induced Drain Leakage)이 제거되어 전류 특성이 매우 좋은 반도체 소자를 얻는다.
상기 복합형 매립 게이트는 퍼짐(Spreading) 저항이 감소되고 GIDL(Gate Induced Drain Leakage)이 제거되어 전류 특성이 매우 좋은 반도체 소자를 얻는다.
Description
본 발명은 매립 게이트 반도체 소자에 관한 것으로, 보다 자세하게는 주 게이트인 매립 게이트(BCAT)에 서브(Sub) 게이트를 결합하여 서브(Sub) 게이트를 갖는 개량형 매립 게이트(BCAT) 반도체 및 개량형 매립 게이트 반도체를 만드는 제조방법에 관한 것이다.
최근 반도체 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하면서, 패턴의 선폭 및 패턴들의 간격이 현저하게 줄고 있다. 그리고 단위 셀 면적은 점차적으로 줄면서 전기적인 특성은 계속 유지해야하는 문제를 풀기 위해서 다양한 방법으로 디바이스를 구현하고 있다.
이러한 요구에 맞추어 단위 면적은 감소하나 유효 채널 길이는 늘어나는 전극 게이트를 매립하는 BCAT(Buried gate Cell Array Transistor)가 개발되었다.
그러나 점점 줄어드는 단위 면적 때문에 BCAT 또한 GIDL, 채널저항 등의 문제에 부딪쳐 전류특성이 열화 되어 가고 있다. 본 발명은 상기와 같은 문제를 해결하기 위한 새로운 게이트 구조 및 제조방법을 제공한다.
본 발명이 이루고자 하는 기술적인 과제는 매립 게이트(BCAT)에 서브(Sub) 게이트를 결합하여 전기적인 특성이 좋은 개량형 매립 게이트 반도체 소자를 제공하는 데에 있다.
본 발명이 이루고자 하는 기술적 과제는 매립 게이트(BCAT)에 서브(Sub) 게이트를 결합하여 전기적인 특성이 좋은 개량형 매립 게이트 반도체 소자의 형성방법을 제공하는 데에 있다.
상술한 기술적인 과제들을 해결하기 위한 매립 게이트(BCAT)에 서브(Sub) 게이트를 결합하여 전기적인 특성이 좋은 개량형 매립 게이트 반도체 소자를 제공한다. 본 발명의 일 실시예에 따른 주 게이트인 매립 게이트(BCAT)에 서브(Sub) 게이트를 결합한 개량형 매립 게이트 반도체 소자는 반도체 기판, 상기 반도체 기판에 형성된 다수의 소자 분리막, 상기 소자 분리막 사이 반도체 기판 내에 형성된 다수의 매립 게이트 전극, 상기 매립 게이트 전극의 상부면을 링처럼 감싸며 형성된 서브(Sub) 게이트 전극을 포함한다.
본 발명의 실시예에 따르면, 상기 서브(Sub) 게이트 전극은 핀 형태로 형성된 것을 포함 할 수 있다.
본 발명의 실시예에 따르면, 상기 서브 게이트 전극은 매립 게이트 전극 하부 면에서 링 또는 핀 형태로 형성된 것을 포함할 수 있다.
상술한 기술적인 과제들을 해결하기 위한 매립 게이트(BCAT)에 서브(Sub) 게이트를 결합하여 전기적인 특성이 좋은 개량형 매립 게이트 반도체 소자를 제조하는 방법을 제공한다. 본 발명의 일 실시예에 따른 주 게이트인 매립 게이트(BCAT)에 서브(Sub) 게이트를 결합한 개량형 매립 게이트 반도체 소자의 제조방법은 반도체 기판에 소자 분리막을 형성하는 단계, 상기 소자 분리막 일부 및 반도체 기판 활성영역 상부 일부는 서브 게이트 전극 채널로 사용하기 위해 기둥처럼 남겨놓고 링 형태로 식각하여 서브(Sub) 게이트 전극 형성용 리세스 홀을 형성하는 단계, 상기 리세스 홀 내에 서브 게이트 전극 채널용 활성영역에 서브 게이트 유전막을 형성하고 서브 게이트 전극을 형성하는 단계, 상기 소자 분리막 사이 반도체 기판 서브 게이트 리세스 홀 내에 다수의 매립형 게이트 전극을 형성하는 단계, 상기 서브 게이트 전극 상부를 일부 식각하여 서브 게이트 전극 하드막을 형성하는 단계를 포함한다.
본 발명의 실시예에 따르면, 상기 서브 게이트 리세스 홀 형성 단계는 건식식각으로 1차 식각 후 습식식각으로 2차 식각하는 단계를 포함한다.
본 발명의 실시예에 따르면, 상기 매립형 게이트 전극 형성 단계는 반도체 기판의 서브 게이트 전극 리세스 홀 내의 활성영역에 매립 게이트 전극용 트렌치를 형성하는 단계, 상기 매립형 게이트 전극용 트렌치 내에 매립형 게이트 전극 유전막을 형성하는 단계, 상기 매립형 게이트 전극 유전막 상에 매립형 게이트 전극을 형성하는 단계 및 매립형 게이트 전극 하드막을 형성하는 단계를 포함한다.
본 발명의 실시예에 따르면, 상기 서브 게이트 전극 하드막을 형성하는 단계는 서브 게이트 상부면을 식각하는 단계 및 상기 식각된 서브 게이트 상부면에 서브 게이트 하드막을 형성하는 단계를 포함한다.
상기와 같은 본 발명에 따르면, 주 게이트인 매립 게이트(BCAT)에 서브(Sub) 게이트를 결합한 전기적인 특성이 좋은 개량형 매립 게이트 반도체 소자를 얻을 수 있다.
또한 주 게이트인 매립 게이트(BCAT)에 서브(Sub) 게이트를 결합한 전기적인 특성이 좋은 개량형 매립 게이트 반도체 소자를 제조하는 방법을 얻을 수 있다.
도 1은 본 발명의 주 게이트인 매립 게이트(BCAT)에 서브(Sub) 게이트를 결합한 전기적인 특성이 좋은 개량형 매립 게이트 반도체 소자의 개념을 보여주는 입체도이다.
도 2 내지 도 6은 본 발명의 주 게이트인 매립 게이트(BCAT)에 서브(Sub) 게이트를 결합한 전기적인 특성이 좋은 개량형 매립 게이트 반도체 소자를 제조하는 방법을 순서대로 나타내는 공정 단면도이다.
도 7 내지 도 8은 본 발명의 매립 게이트(BCAT)가 핀형 구조에서 서브(Sub) 게이트를 결합한 전기적인 특성이 좋은 개량형 매립 게이트 반도체 소자의 개념을 보여주는 입체도이다.
도 2 내지 도 6은 본 발명의 주 게이트인 매립 게이트(BCAT)에 서브(Sub) 게이트를 결합한 전기적인 특성이 좋은 개량형 매립 게이트 반도체 소자를 제조하는 방법을 순서대로 나타내는 공정 단면도이다.
도 7 내지 도 8은 본 발명의 매립 게이트(BCAT)가 핀형 구조에서 서브(Sub) 게이트를 결합한 전기적인 특성이 좋은 개량형 매립 게이트 반도체 소자의 개념을 보여주는 입체도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 주 게이트인 매립 게이트(BCAT)에 서브(Sub) 게이트를 결합한 전기적인 특성이 좋은 개량형 매립 게이트 반도체 소자의 개념을 보여주는 입체도이다.
도 1을 참조하면, 반도체 기판(100)에 좌측은 매립 게이트 전극 형성용 홀(102)이 형성되어 있고, 우측은 상기 매립 게이트 형성용 홀(102) 안에 매립 게이트 전극 유전막(140) 및 매립 게이트 전극(145) 및 매립 게이트전극 하드막(150)이 형성 되어 있다.
반도체 기판(100)은 소자 분리막(도시되지 않음)에 의해서 활성영역과 비활성영역으로 나누어져 있으며, 매립 게이트 전극(145)이 형성되어 접촉하고 있는 부분은 주 게이트인 매립 게이트 전극 채널이 형성되는 부분이고, 매립 게이트 전극 하드막(150)과 접촉하는 부분, 상기 주 게이트의 채널 상부는, 서브(Sub) 게이트 채널(103)이 형성되는 부분이다.
서브 게이트 채널(103)은 서브 게이트 전극(125) 형태에 따라서 다양한 모양으로 형성 될 수 있지만 본 발명의 실시예는 고리 모양을 하는 서라운드딩(Surrounding) 형태의 서브 게이트 전극(125)을 채용하여 발명의 특성을 설명하고자 한다.
상기 본 발명의 실시예에서 서브 게이트 전극(125)은 서라운드딩(Surrounding) 형태를 하기 때문에 서브 게이트 유전막(120)은 서브 게이트 채널(103)을 감싸는 형태로 형성 되며 그 위에 서브 게이트 전극(125)이 형성되어 있다. 상기 서브 게이트 전극(125) 상에는 서브 게이트 전극 하드막(160)이 형성되어 있다.
도면은 개념을 보여주기 위해서 각 부위별로 나누어 형태를 보여주면서 설명 도시되었으나 완성된 개념은 좌우측의 매립 게이트 형성용 홀(102)안에 매립 게이트 전극 구조체(140, 145, 150)가 완성된 형태에서, 서브 게이트 전극 구조체(125,160)가 서브 게이트 채널(103)과 매립 게이트 전극 하드막(150)을 링처럼 서라운딩(Surrounding)하는 형태를 보여준다. 즉, 서브 게이트 전극 구조체(125, 160)는 서브 게이트 채널(103)의 측벽 및 매립 게이트 전극 하드막(150)의 측벽을 감싸도록 형성될 수 있다.
상기와 같은 개념의 서브 게이트 전극은 매립 게이트 전극 하부에 배치할 수 있고 형태를 바꾸어 핀형 등 다양한 형태로 만들 수 있다.
상기와 같은 주 게이트인 매립 게이트(BCAT)에 서브(Sub) 게이트를 결합한 형태의 본 발명은 퍼짐(Spreading) 저항이 감소되고 GIDL(Gate Induced Drain Leakage)이 제거되어 전류 특성이 매우 좋은 반도체 디바이스를 얻을 수 있다.
도 2 내지 도 10은 도 1의 개념인 본 발명의 주 게이트인 매립 게이트(BCAT)에 서브(Sub) 게이트를 결합하여 전기적인 특성이 좋은 개량형 매립 게이트 반도체 소자를 제조하는 방법을 순서대로 나타내는 공정 단면도이다.
도 2를 참조하면, 상기 반도체 기판(100)에 형성된 소자 분리용 트렌치에 가늘게 폴리 실리콘막(도시되지 않음)을 형성하고, 라이너 산화막(도시되지 않음)을 형성한다. 상기 라이너 산화막(도시되지 않음)은 반도체 기판(100)에 형성된 소자 분리용 트렌치 벽의 실리콘 성분과 반응하지 않는 CVD 산화막으로 형성한다. 가장 바람직하게는 ALD 공정을 이용하여 90Å 내지 100Å 범위 내에서 산화막으로 형성한다. 상기 라이너 산화막(도시되지 않음)은 반도체 기판(100)과 결합하지 않기 때문에 기판에 압력이 적고 물리적인 변화를 주지 않아서 트렌치 내벽에 스트레스를 유발하지 않는다.
상기 라이너 산화막(도시되지 않음) 상에 라이너 질화막(도시되지 않음)을 형성한다. 라이너 질화막(도시되지 않음)은 저압화학기상증착(LPCVD; Low Pressure Chemical Vapor Deposition)법을 이용하여 형성한다.
상기 라이너 질화막(도시되지 않음) 형성 후 갭필 특성이 좋은 소자분리막(105)을 형성 후 평탄화 한다. 상기 소자 분리막으로 사용하는 절연막은 토즈(Tonen Silazene: TOSZ)를 사용하여 형성 한다.
본 발명의 실시예에 사용되는 반도체 소자는 DRAM 용 매립 게이트 전극에 관한 것이므로 소자 분리막을 라이너가 있는 소자 분리막으로 형성하였으나 반도체 일반적인 소자 분리막 공정으로 진행하여도 문제가 없다.
도 3 내지 도 4를 참조하면, 서브 게이트 마스크(110)를 이용하여 링과 같은 서브 게이트 리세스 홀(115)을 형성한다. 상기 서브 게이트 리세스 홀(115) 형성은 건식식각으로 1차 식각 후 습식으로 2차 식각하여 소자 분리막(105) 일부까지 확장 식각한다.
단면 도면에는 링처럼 활성영역 상부가 식각 된 것처럼 표시되어 있지 않으나 도 1 개념 입체도에서 보는 것과 같이 서브 게이트 채널이 될 활성 영역(103)은 상기 링과 같은 리세스 홀(115)을 형성 할 때 홀 안에 기둥처럼 형성 되어 있는 형태가 된다. 그러므로 필요에 따라서는 매립 게이트 전극을 먼저 형성하고 서브 게이트 전극을 추후 형성 할 수 있다.
상기 서브 게이트 전극 마스크(110)를 제거하고 서브 게이트 리세스 홀(115) 안의 반도체 기판 활성영역(103) 상에 서브 게이트 전극 유전막(도시되지 않음)을 형성 한다. 서브 게이트 전극 유전막(도시되지 않음)은 서브 게이트 전극 물질에 따라 다르게 사용할 수 있지만 본 발명에서는 서브 게이트 전극이 폴리실리콘을 사용하기 때문에 실리콘 산화막으로 형성한다.
상기 서브 게이트 전극 유전막(도시되지 않음) 상에 서브 게이트 전극(125)막을 형성 후 평탄화하고 매립 게이트 전극 마스크(130)막을 형성한다. 상기 서브 게이트 전극(125)막은 폴리실리콘을 사용한다. 상기 매립 게이트 전극 마스크(130)를 이용하여 상기 반도체 기판(100) 내에 매립 게이트 전극 홀(135)을 형성한다.
단면 도면에는 상기 매립 게이트 전극 홀(135)이 서브 게이트 전극(125)막을 절단하고 통과한 것 같지만 도 1 개념 입체도에서 보는 것과 같이 링처럼 생긴 서브 게이트 전극(125)막 안에 있는 활성영역을 통과하는 형태이다.
도 5 내지 도 6을 참조하면, 상기 매립 게이트 전극 홀 (135) 내에 매립 게이트 전극 유전막(140)을 형성한다. 상기 매립 게이트 전극 유전막(140)은 하프늄 산화막(HFO2), 탄탈륨 산화막(TA2O5), 또는 기타 금속 게이트 전극과 사용될 수 있는 금속 산화막을 선택 디바이스가 요구하는 특성을 살려서 형성한다.
상기 매립 게이트 유전막(140) 상에 매립 게이트 베리어막(도시되지 않음)을 형성한다. 상기 게이트 베리어막(도시하지 않음) 상에 매립 게이트 전극막(145)을 형성 한다.
상기 매립 게이트 전극막(145)은 도면에서처럼 단일 또는 이중 금속 층으로 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화 텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 및 질화텅스텐실리콘(WSiN) 중의 어느 하나와 게이트 유전막과 결합된 게이트 전극을 CVD, 또는 ALD 공정을 통하여 형성 할 수 있다.
상기 매립 게이트 전극막(145)은 반도체 기판(100) 내부에 매립되는 형태의 BCAT(Buried gate Cell Array Transistor) 구조가 된다.
상기 매립 게이트 전극막(145)을 에치백(etch back) 공정을 진행하여 전극의 높이를 결정한다. 이때 전극의 상부 높이는 바람직하게는 서브 게이트 전극(125) 하부면 아래에 있도록 식각처리 한다.
상기 높이가 조정된 매립 게이트 전극(145) 상에 매립 게이트 전극 하드막(150)을 형성한다. 상기 매립 게이트 전극 하드막(150)은 질화막으로 형성한다. 도1의 개념 입체도에서 보는 것과 같이 매립 게이트 전극 하드막(150)은 서브 게이트 채널면과 접하고 서브 게이트 전극 구조물(125, 160) 안에서 서로 접한다.
상기 매립 게이트 전극 하드막(150)을 평탄화 후 서브 게이트 전극(125) 상부면을 식각하여 서브 게이트 전극 하드막(160)을 형성한다. 상기 서브 게이트 전극 하드막(160) 또한 질화막으로 형성한다.
추후 반도체 일반적인 공정을 진행하여 캐패시터 등을 형성하여 최종 얻고자하는 반도체 디바이스를 만들 수 있다.
도 7 내지 도 8은 본 발명의 매립 게이트(BCAT)가 핀형 구조에서 서브(Sub) 게이트를 결합한 전기적인 특성이 좋은 개량형 매립 게이트 반도체 소자의 개념을 보여주는 입체도이다.
도 7 및 도 8을 참조하면, 주 게이트가 매립 게이트(BCAT) 일반형에서 설명한 것과 같은 개념임으로 동일한 설명은 생략하고 매립 게이트(BCAT)가 어떠한 형태가 되든지 같은 효과를 얻을 수 있다.
앞에서 설명한 매립 게이트(BCAT) 일반형과 같은 공정을 이용하면서 단지 매립 게이트 형성 시 다양한 핀 형태(225, 325)를 갖을 수 있도록 공정을 진행한다. 핀 형태 형성 시 공정이 다르고 모든 기타 공정은 동일하게 진행한다. 상기와 같이 주 게이트에 서브게이트를 결합 합으로써 전기적인 특성이 좋은 개량형 매립 게이트 반도체를 얻을 수 있다.
상기에서 설명한 것처럼 주 게이트인 매립 게이트(BCAT)에 서브(Sub) 게이트를 결합한 구조는 퍼짐(Spreading) 저항이 감소되고 GIDL(Gate Induced Drain Leakage)이 제거되어 전류 특성이 매우 좋은 반도체 디바이스를 얻을 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 서브 게이트의 위치나 모양을 다양하게 배치하거나 만들어 상기의 효과를 얻을 수 있고, 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 300: 반도체 기판 105: 소자분리막
110: 서브 게이트 전극 마스크 115: 서브 게이트 전극 홀
120: 서브 게이트 유전막 125, 260, 360: 서브 게이트 전극
130: 매립 게이트 전극 마스크 135: 매립 게이트 전극 홀
140: 매립 게이트 전극 유전막 145,225,325: 매립 게이트 전극
150: 매립 게이트 전극 하드막
160,265,365: 서브 게이트 전극 하드막
110: 서브 게이트 전극 마스크 115: 서브 게이트 전극 홀
120: 서브 게이트 유전막 125, 260, 360: 서브 게이트 전극
130: 매립 게이트 전극 마스크 135: 매립 게이트 전극 홀
140: 매립 게이트 전극 유전막 145,225,325: 매립 게이트 전극
150: 매립 게이트 전극 하드막
160,265,365: 서브 게이트 전극 하드막
Claims (10)
- 반도체 기판에 소자 분리막을 형성하는 단계;
상기 반도체 기판의 소자 분리막 사이 활성영역을 중심에 두고 링 같은 서브 게이트 전극을 형성하는 단계;
상기 링 같은 서브 게이트 전극 내부의 중심에 있는 활성 영역에 매립 게이트 전극을 형성하는 단계;
상기 매립 게이트 전극 상에 매립 게이트 전극 하드막을 형성하는 단계; 및
상기 서브 게이트 전극 상부에 서브 게이트 전극 하드막을 형성하는 단계를 포함하며,
상기 매립 게이트 전극 상부면은 상기 서브 게이트 전극의 하부면과 동일한 높이 혹은 이보다 아래에 위치하고, 그리고
상기 서브 게이트 전극은 상기 매립 게이트 전극 하드막의 측벽을 감싸도록 형성되는 것이 특징인 반도체 제조방법. - 제 1 항에 있어서, 상기 서브 게이트 전극 형성은 반도체 기판 상부에 형성하는 것이 특징인 반도체 제조방법.
- 제 1 항에 있어서, 상기 서브 게이트 전극 형성은 반도체 기판 하부에 형성하는 것이 특징인 반도체 제조방법.
- 반도체 기판에 소자 분리막을 형성하는 단계;
상기 반도체 기판의 소자 분리막 사이에 활성영역을 중심에 두고 링 같은 서브 게이트 전극을 형성하는 단계;
상기 링 같은 서브 게이트 전극 내부의 중심에 있는 활성 영역에 매립 게이트 전극을 형성하는 단계;
상기 매립 게이트 전극 상에 매립 게이트 전극 하드막을 형성하는 단계; 및
상기 서브 게이트 전극 상부에 서브 게이트 전극 하드막을 형성하는 단계를 포함하며,
상기 매립 게이트 전극의 상부면은 상기 서브 게이트 전극의 하부면과 동일한 높이에 위치하고,
상기 서브 게이트 전극은 상기 매립 게이트 전극 하드막의 측벽을 감싸도록 형성되고, 그리고
상기 매립 게이트 전극 하드막의 상면 및 하면은 상기 서브 게이트 전극의 상면 및 하면과 각각 동일한 높이로 형성되는 것이 특징인 반도체 제조방법.
- 제 1 항에 있어서, 상기 서브 게이트 전극 형성은 소자 분리막 일부를 식각하여 형성하는 것이 특징인 반도체 제조방법.
- 반도체 기판;
상기 반도체 기판에 형성된 다수의 소자 분리막;
상기 소자 분리막 사이 반도체 기판 내에 형성된 다수의 매립 게이트 전극;
상기 매립 게이트 전극 상에 형성된 매립 게이트 전극 하드막; 및
상기 매립 게이트 전극의 하드막의 측벽을 링처럼 감싸며 형성된 서브(Sub) 게이트 전극이 있는 것이 특징인 반도체 소자. - 제 6 항에 있어서, 상기 서브 게이트 전극은 소자 분리막 일부를 식각하여 형성된 것이 특징인 반도체 소자.
- 반도체 기판;
상기 반도체 기판에 형성되어 활성영역 및 비활성 영역을 정의하는 다수의 소자 분리막;
상기 반도체 기판의 활성영역 상에 형성된 다수의 매립 게이트 전극;
상기 매립 게이트 전극 상에 형성된 매립 게이트 전극 하드막; 및
상기 매립 게이트 전극 하드막의 측벽을 링처럼 감싸며 형성된 서브(Sub) 게이트 전극을 포함하고,
상기 매립 게이트 전극의 상부면은 상기 서브 게이트 전극의 하부면과 동일한 높이 혹은 이보다 아래에 위치하고,
상기 매립 게이트 전극 하드막은 상기 서브 게이트 전극 내부에 위치하고, 그리고
상기 서브 게이트 전극은 상기 매립 게이트 전극 하드막의 측벽을 감싸도록 형성되는 것이 특징인 반도체 소자. - 제 6 항에 있어서, 상기 서브 게이트 전극은 폴리 실리콘 또는 금속막으로 형성 된 것이 특징인 반도체 소자.
- 제 6항에 있어서, 상기 매립 게이트 전극은 금속으로 형성된 것이 특징인 반도체 소자.
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|---|---|---|---|
| KR1020130003785A KR102000169B1 (ko) | 2013-01-14 | 2013-01-14 | 서브 게이트를 갖는 개량 매립 트랜지스터 반도체 및 제조 방법 |
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| KR20140091840A KR20140091840A (ko) | 2014-07-23 |
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