JP2932635B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置に関し、特に、容量部にス
タック型キャパシタを用いた１トランジスタ１メモリセ
ル型ダイナミックランダムアクセスメモリに関する。
［従来の技術］ この種従来のダイナミックランダムアクセスメモリの
セル構造を第３図に示す。同図に示されるように、従来
のメモリセルは、ｐ型半導体基体301上の素子分離絶縁
膜302によって区画された能動領域内において、半導体
基体上にはゲート絶縁膜303を介してゲート電極304が設
けられ、ゲート電極304の両側の半導体基体301の表面領
域内にソース、ドレイン領域を構成するn+型拡散層306
が形成されたものである。そして、ｎ＋型拡散層306の
一方は、蓄積電極309、容量絶縁膜311および共通電極31
0から構成されるキャパシタの蓄積電極309と、第１の層
間絶縁膜308に形成されたコンタクト孔を介して接続さ
れ、また、n+型拡散層306の他方は、ディジット線305と
第１、第２の層間絶縁膜308、312に形成されたコンタク
ト孔を介して接続されている。また、ディジット線305
上には第３の層間絶縁膜314を介して配線層313が形成さ
れている。
［発明が解決しようとする課題］ この従来のメモリセルでは、蓄積電極、ゲート電極、
ディジット線が横に並ぶ構造となっているため、横方向
に縮小することが加工上困難であるとともに容量部の容
量が不足する欠点があった。また、縦方向には、蓄積電
極とディジット線が別の層に形成されているため、容量
部の容量を増加させるために第１の層間絶縁膜の膜厚を
厚くすると、ディジット線のコンタクト孔の加工が一層
困難となる。従来例において、横方向に縮小した場合の
もう一つの問題は、パンチスルー耐圧の低下問題であ
る。さらに、従来例の構造では、容量部をディジット線
形成工程よりも前の工程で作る必要があるため、酸化タ
ンタルを容量絶縁膜として使用しても高い容量値を得る
ことが困難である。何故なら、酸化タンタルは熱処理に
より簡単に誘電率が低下する性質があるところ、従来例
では、キャパシタ形成後における熱処理工程数が多いか
らである。
［課題を解決するための手段］ 本発明の半導体記憶装置では、ディジット線とソース
・ドレイン領域の一方を兼ねるｎ型拡散領域が、ｐ型半
導体基体の内部に設けられ、ゲート電極は半導体基体の
表面からこのｎ型拡散領域に達するように設けられた開
口の内部にゲート絶縁膜を介して設けられ、ソース・ド
レイン領域の他方は開口の周囲の半導体基体の表面領域
内に形成されており、その上には前記開口をまたぐコン
タクト配線層が形成されている。さらに、その上には前
記開口上に貫通孔が開設された層間絶縁膜が形成され、
該貫通孔の側面と前記コンタクト配線層上には前記コン
タクト配線層に接続されたキャパシタの下部電極が形成
されている。そして、スタック型キャパシタの蓄積電極
はゲート電極の真上に、その外周がソース・ドレイン領
域の他方の外周とほぼ一致するように形成されている。
［実施例］ 次に、本発明の実施例について、図面を参照して説明
する。
第１図（ａ）は、本発明の一実施例を示す平面図であ
り、第１図（ｂ）は、そのＡ−Ａ′線断面図である。第
１図において、101はｐ型半導体基体、102は能動領域を
区画するための素子分離絶縁膜、103は能動領域の中央
に設けられた開口の内壁を覆うゲート絶縁膜、104は開
口内部に埋め込まれたゲート電極、105はゲート電極を
第１図（ａ）において上下方向に接続するワード線、10
6aはゲート電極104の外側の半導体基体の表面に形成さ
れたn+型拡散層、106bは半導体基体101の内部を横方向
に伸びるｎ型拡散領域、107はn+型拡散層106aとキャパ
シタとを接続するためのコンタクト配線層、108は第１
の層間絶縁膜、109はキャパシタの蓄積電極、110は同じ
く共通電極、111は容量絶縁膜、112は第２の層間絶縁
膜、113はAlからなる配線層である。
ｎ型拡散層106bはソース・ドレイン領域の一方の領域
を構成するとともにディジット線を構成している。本発
明では、このように、ディジット線およびゲート電極が
半導体基体内部に構成されているため、キャパシタの蓄
積電極を半導体基体のほぼ全表面を用いて形成すること
ができる。さらに、ディジット線が、基板内部に埋設さ
れたことにより、第１の層間絶縁膜を厚くすることによ
り蓄積電極の面積を増大させることが可能となり、メモ
リセルを横方向に縮小してもキャパシタ容量を大きく確
保することができる。また、トラジンスタのチャネルが
縦方向に形成されるため、横方向に縮小してもパンチス
ルー耐圧を低下させないようにすることができる。
以下、本実施例の製造方法について簡単に説明する。
まず、ｐ型半導体基体101上に格子状に素子分離絶縁膜1
02を形成し、約１μｍ×１μｍの能動領域を区画する。
次に、この領域のほぼ中央に約0.5μｍ×0.5μｍ、深さ
約２μｍの開口を形成する。この際、シリコンをサイド
エッチすることにより開口形成用マスクを庇状に突出さ
せる。そして、このマスクをイオン注入のマスクとして
用い、このマスクの影を利用した斜めイオン注入によっ
て、不純物濃度1018／cm3程度のｎ型拡散領域106bを形
成する。
次に、熱酸化により開口内壁にゲート絶縁膜103を形
成し、続いて、リンを含んだ多結晶シリコン膜を開口内
に埋め込むことによってゲート電極104を形成する。さ
らに、埋め込んだ多結晶シリコンに電気的に接続した多
結晶シリコン膜を全面に形成し、これをパターンニング
することによりワード線105を形成する。次に、ヒ素を1
019／cm3程度の濃度にイオンを注入することにより、n+
型拡散層106aを形成する。
次に、ワード線105上に絶縁膜を形成し、その後、多
結晶シリコン膜を全面に被着し、これをパターンニング
することにより、n+型拡散層106aに接続されるコンタク
ト配線層107を形成する。次に、CVD法により酸化シリコ
ンを堆積して第１の層間絶縁膜108を形成し、コンタク
ト配線層107上を開孔する。次に、コンタクト配線層107
と接触する多結晶シリコン膜を形成しこれをパターニン
グして蓄積電極109を形成する。次に、酸化タンタル膜
を容量絶縁膜111として蓄積電極109上に形成し、続いて
共通電極110を多結晶シリコン膜によって形成する。最
後に、第２の層間絶縁膜112を、酸化シリコン膜で形成
し、上層の配線層113をAl膜により形成する。
なお、n+型拡散層106aはワード線105の形成前に形成
してもよい。また、ｎ型拡散領域106bは、イオン注入用
マスクを庇状とすることなくｎ型不純物の斜めのイオン
注入とｐ型不純物の斜めのイオン注入とを並用すること
により形成することもできる。さらに、半導体基板表面
に通常の拡散方法によりｎ型拡散領域を形成し、その上
にｐ型エピタキシャル層を堆積することにより、ｎ型拡
散領域が半導体基体内に埋め込まれた構造を作成するよ
うにしてもよい。
第２図は、本発明の他の実施例を示す断面図である。
同図において、第１図の部分と同等の部分には下２桁が
共通する参照番号が付されている。本実施例の先の実施
例と相違する点は、高融点金属シリサイド層214が、ワ
ード線205の裏打ちとして形成されている点である。本
実施例によれば、ワード線の層抵抗を低下させ、回路動
作を高速化させることができる。
［発明の効果］ 以上説明したように、本発明は、ディジット線を兼ね
るソース・ドレイン領域の一方の領域を半導体基体内に
埋め込み、かつ、ゲート電極を開口内に埋め込んだもの
であるので、以下の効果を奏することができる。
半導体基体表面の構造が単純になるので、横方向を縮
小しても比較的容易に製造することができる。
層間絶縁膜および配線層を１層少なくできるので、第
１の層間絶縁膜を厚くすることができ、このことにより
容量部の蓄積電極の増加させることができる。
半導体基体の全表面をキャパシタのために用いること
ができるので、蓄積電極の平面上の面積も大きくとるこ
とができる。
キャパシタ形成後における熱処理工程が少ないので、
熱処理工程により変質し易い酸化タンタルのような高誘
電率材料を容量絶縁膜として使用してもその後にキャパ
シタの特性が変化することがない。
メモリセルトランジスタのチャネルが縦方向になるの
で、横方向に縮小してもパンチスルー耐圧が低下するこ
とがない。
【図面の簡単な説明】
第１図（ａ）は、本発明の一実施例を示す平面図、第１
図（ｂ）は、そのＡ−Ａ′線断面図、第２図は、本発明
の他の実施例を示す断面図、第３図は、従来例の断面図
である。 101、201、301…ｐ型半導体基体、102、202、302…素子
分離絶縁膜、103、203、303…ゲート絶縁膜、104、20
4、304…ゲート電極、105、205…ワード線、305…ディ
ジット線、106a、206a、306…n+型拡散層、106b、206b
…ｎ型拡散領域、107、207…コンタクト配線層、108、2
08、308…第１の層間絶縁膜、109、209、309…蓄積電
極、110、210、310…共通電極、111、211、311…容量絶
縁膜、112、212、312…第２の層間絶縁膜、113、213、3
13…配線層、214…高融点金属シリサイド層、314…第３
の層間絶縁膜。

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】第１導電型の半導体基体内部に帯状に形成
    された第２導電型の第１の拡散領域と、半導体基体の表
    面から前記第１の拡散領域に達するように形成された開
    口と、前記開口の内部にゲート絶縁膜を介して形成され
    たゲート電極と、前記開口の周囲の前記半導体基体の表
    面領域内に形成された第２導電型の第２の拡散領域と、
    前記開口の直上に設けられた、前記第２の拡散領域に接
    続されたコンタクト配線層と、前記開口上に貫通孔が開
    設された層間絶縁膜と、前記コンタクト配線層に接続さ
    れた、該コンタクト配線層上と前記貫通孔の側面とに形
    成された第１の電極と、容量絶縁膜を介して前記第１の
    電極と対向するように形成された第２の電極と、を具備
    する半導体記憶装置。
  2. 【請求項２】複数の第１の拡散領域が互いに並行して設
    けられ、前記半導体基体の表面には複数本のワード線が
    前記第１の拡散領域と直行するように設けられ、前記第
    １の拡散領域と前記ワード線とが交差する位置において
    前記開口は設けられ、開口内に設けられたゲート電極は
    その上を通るワード線と接続されている請求項１記載の
    半導体記憶装置。
  3. 【請求項３】前記第１の電極は、一部が前記層間絶縁膜
    上に延在して形成され、その外周は前記第２の拡散領域
    の外周とほぼ一致している請求項１または２記載の半導
    体記憶装置。
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