JPH0496363A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0496363A JPH0496363A JP2213238A JP21323890A JPH0496363A JP H0496363 A JPH0496363 A JP H0496363A JP 2213238 A JP2213238 A JP 2213238A JP 21323890 A JP21323890 A JP 21323890A JP H0496363 A JPH0496363 A JP H0496363A
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/908—Dram configuration with transistors and capacitors of pairs of cells along a straight line between adjacent bit lines
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体記憶装置に関し、特に、容量部にスタ
ック型キャパシタを用いた１トランジスタ１メモリセル
型ダイナミツクランダムアクセスメモリに関する。
ック型キャパシタを用いた１トランジスタ１メモリセル
型ダイナミツクランダムアクセスメモリに関する。
［従来の技術］
この種従来のダイナミックランダムアクセスメモリのセ
ル構造を第３図に示す、同図に示されるように、従来の
メモリセルは、ｐ型半導体基体３０１上の素子分離絶縁
膜３０２によって区画された能動領域内において、半導
体基体上にはゲート絶縁膜３０３を介してゲート電極３
０４が設けられ、ゲート電極３０４の両側の半導体基体
３０１の表面領域内にソース、ドレイン領域を構成する
ｎ＋型型数散層３０６形成されたものである。そして、
ｎ＋型型数散層３０６一方は、蓄ＭｔＦｉ ３０９、容
量絶縁膜３１１および共通電極３１０から構成されるキ
ャパシタの蓄積電極３０９と、第１の眉間絶縁膜３０８
に形成されたコンタクト孔を介して接続され、また、ｎ
＋型型数散層３０６他方は、デイジット線３０５と第１
、第２の層間絶縁膜３０８．３１２に形成されたコンタ
クト孔を介して接続されている。また、ディジット線３
０５上には第３の眉間絶縁膜３１４を介して配線層３１
３が形成されている。
ル構造を第３図に示す、同図に示されるように、従来の
メモリセルは、ｐ型半導体基体３０１上の素子分離絶縁
膜３０２によって区画された能動領域内において、半導
体基体上にはゲート絶縁膜３０３を介してゲート電極３
０４が設けられ、ゲート電極３０４の両側の半導体基体
３０１の表面領域内にソース、ドレイン領域を構成する
ｎ＋型型数散層３０６形成されたものである。そして、
ｎ＋型型数散層３０６一方は、蓄ＭｔＦｉ ３０９、容
量絶縁膜３１１および共通電極３１０から構成されるキ
ャパシタの蓄積電極３０９と、第１の眉間絶縁膜３０８
に形成されたコンタクト孔を介して接続され、また、ｎ
＋型型数散層３０６他方は、デイジット線３０５と第１
、第２の層間絶縁膜３０８．３１２に形成されたコンタ
クト孔を介して接続されている。また、ディジット線３
０５上には第３の眉間絶縁膜３１４を介して配線層３１
３が形成されている。
［発明が解決しようとする課題］
この従来のメモリセルでは、蓄積電極、ゲート電極、デ
イジット線が横に並ぶ構造となっているため、横方向に
縮小することが加工上困難であるとともに容量部の容量
が不足する欠点があった。
イジット線が横に並ぶ構造となっているため、横方向に
縮小することが加工上困難であるとともに容量部の容量
が不足する欠点があった。
町な、縦方向には、蓄積電極とデイジット線が別の層に
形成されているため、容量部の容量を増加させるために
第１の眉間絶縁膜の膜厚を厚くすると、デイジット線の
コンタクト孔の加工が一層困難となる。従来例において
、横方向に縮小した場合のもう一つの問題は、バンチス
ルー耐圧の低下問題である。さらに、従来例の構造では
、容量部をデイジット線形成工程よりも前の工程で作る
必要があるため、酸化タンタルを容量絶縁膜として使用
しても高い容量値を得ることが困難である。
形成されているため、容量部の容量を増加させるために
第１の眉間絶縁膜の膜厚を厚くすると、デイジット線の
コンタクト孔の加工が一層困難となる。従来例において
、横方向に縮小した場合のもう一つの問題は、バンチス
ルー耐圧の低下問題である。さらに、従来例の構造では
、容量部をデイジット線形成工程よりも前の工程で作る
必要があるため、酸化タンタルを容量絶縁膜として使用
しても高い容量値を得ることが困難である。
何故なら、酸化タンタルは熱処理により簡単に誘電率が
低下する性質があるところ、従来例では、キャパシタ形
成後における熱処理工程数が多いからである。
低下する性質があるところ、従来例では、キャパシタ形
成後における熱処理工程数が多いからである。
［課題を解決するための手段］
本発明の半導体記憶装置では、デイジット線とソース・
ドレイン領域の一方を兼ねるｎ型拡散領域が、ｐ型半導
体基体の内部に設けられ、ゲート電極は半導体基体の表
面からこのｎ型拡散領域に達するように設けられた清の
内部にゲート絶縁膜を介して設けられ、ソース・ドレイ
ン領域の他方は溝の周囲の半導体基体の表面領域内に形
成されている。そして、スタック型キャパシタの蓄積電
極はゲート電極の真上に、その外周がソース・ドレイン
領域の他方の外周とほぼ一致するように形成されている
。
ドレイン領域の一方を兼ねるｎ型拡散領域が、ｐ型半導
体基体の内部に設けられ、ゲート電極は半導体基体の表
面からこのｎ型拡散領域に達するように設けられた清の
内部にゲート絶縁膜を介して設けられ、ソース・ドレイ
ン領域の他方は溝の周囲の半導体基体の表面領域内に形
成されている。そして、スタック型キャパシタの蓄積電
極はゲート電極の真上に、その外周がソース・ドレイン
領域の他方の外周とほぼ一致するように形成されている
。
［実施例〕
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第１図（ａ＞は、本発明の一実施例を示す平面図であり
、第１図（ｂ）は、そのＡ−Ａ’線断面図である。第１
図において、１０１はｐ型半導体基体、１０２は能動領
域を区画するための素子分離絶縁膜、１０３は能動領域
の中央に設けられた渭の内壁を覆うゲート絶縁膜、１０
４は溝内部に埋め込まれたゲート電極、１０５はゲート
電極を第１図（ａ）において上下方向に接続するワード
線、１０６ａはゲート電極１０４の外側の半導体基体の
表面に形成されたｎ＋型型数散層１０６ｂは半導体基体
１０１の内部を横方向に伸びるｎ型拡散領域、１０７は
ｎ１型拡散層１０６ａとキャパシタとを接続するための
コンタクト配線層、１０８は第１の眉間絶縁膜、１０９
はキャパシタの蓄積電極、１１０は同じく共通電極、１
１１は容量絶縁膜、１１２は第２の眉間絶縁膜、１１３
はＡβからなる配線層である。
、第１図（ｂ）は、そのＡ−Ａ’線断面図である。第１
図において、１０１はｐ型半導体基体、１０２は能動領
域を区画するための素子分離絶縁膜、１０３は能動領域
の中央に設けられた渭の内壁を覆うゲート絶縁膜、１０
４は溝内部に埋め込まれたゲート電極、１０５はゲート
電極を第１図（ａ）において上下方向に接続するワード
線、１０６ａはゲート電極１０４の外側の半導体基体の
表面に形成されたｎ＋型型数散層１０６ｂは半導体基体
１０１の内部を横方向に伸びるｎ型拡散領域、１０７は
ｎ１型拡散層１０６ａとキャパシタとを接続するための
コンタクト配線層、１０８は第１の眉間絶縁膜、１０９
はキャパシタの蓄積電極、１１０は同じく共通電極、１
１１は容量絶縁膜、１１２は第２の眉間絶縁膜、１１３
はＡβからなる配線層である。
ｎ型拡散層１０６ｂはソース・ドレイン領域の一方の領
域を構成するとともにデイジット線を構成している０本
発明では、このように、デイジット線およびゲート電極
が半導体基体内部に構成されているため、キャパシタの
蓄ｍ１８ｉを半導体基体のほぼ全表面を用いて形成する
ことができる。
域を構成するとともにデイジット線を構成している０本
発明では、このように、デイジット線およびゲート電極
が半導体基体内部に構成されているため、キャパシタの
蓄ｍ１８ｉを半導体基体のほぼ全表面を用いて形成する
ことができる。
さらに、デイジット線が、基板内部に埋設されたことに
より、第１の眉間絶縁膜を厚くすることにより蓄積電極
の面積を増大させることが可能となり、メモリセルを横
方向に縮小してもキャパシタ容量を大きく確保すること
ができる。また、トランジスタのチャネルが縦方向に形
成されるため、横方向に縮小してもパンチスルー耐圧を
低下させないようにすることができる。
より、第１の眉間絶縁膜を厚くすることにより蓄積電極
の面積を増大させることが可能となり、メモリセルを横
方向に縮小してもキャパシタ容量を大きく確保すること
ができる。また、トランジスタのチャネルが縦方向に形
成されるため、横方向に縮小してもパンチスルー耐圧を
低下させないようにすることができる。
以下、本実施例の製造方法について簡単に説明する。ま
ず、ｐ型半導体基体１０１上に格子状に素子分離絶縁膜
１０２を形成し、約１μｍＸ１μｍの能動領域を区画す
る。次に、この領域のほぼ中央に約０．５μｍＸ０．５
μｍ、深さ約２μｍの清を形成する。この際、シリコン
をサイドエ・ンチすることにより溝形成用マスクを庇状
に突出させる。そして、このマスクをイオン注入のマス
クとして用い、このマスクの影を利用した斜めイオン注
入によって、不純物濃度１０１８／−程度のｎ型拡散領
域１０６ｂを形成する。
ず、ｐ型半導体基体１０１上に格子状に素子分離絶縁膜
１０２を形成し、約１μｍＸ１μｍの能動領域を区画す
る。次に、この領域のほぼ中央に約０．５μｍＸ０．５
μｍ、深さ約２μｍの清を形成する。この際、シリコン
をサイドエ・ンチすることにより溝形成用マスクを庇状
に突出させる。そして、このマスクをイオン注入のマス
クとして用い、このマスクの影を利用した斜めイオン注
入によって、不純物濃度１０１８／−程度のｎ型拡散領
域１０６ｂを形成する。
次に、熱酸化により溝内壁にゲート絶縁膜１０３を形成
し、続いて、リンを含んだ多結晶シリコン膜を溝内に埋
め込むことによってゲート電極１０４を形成する。さら
に、埋め込んだ多結晶シリコンに電気的に接続した多結
晶シリコン膜を全面に形成し、これをパターニングする
ことによりワード線１０５を形成する。次に、ヒ素を１
０１９／ｄ程度の濃度にイオン注入することにより、ｎ
＋型型数散層１０６ａ形成する。
し、続いて、リンを含んだ多結晶シリコン膜を溝内に埋
め込むことによってゲート電極１０４を形成する。さら
に、埋め込んだ多結晶シリコンに電気的に接続した多結
晶シリコン膜を全面に形成し、これをパターニングする
ことによりワード線１０５を形成する。次に、ヒ素を１
０１９／ｄ程度の濃度にイオン注入することにより、ｎ
＋型型数散層１０６ａ形成する。
次に、ワード線１０５上に絶縁膜を形成し、その後、多
結晶シリコン膜を全面に被着し、これをパターニングす
ることにより、ｎ”型拡散層１０６ａに接続されるコン
タクト配線層１０７を形成する０次に、ＣＶＤ法により
酸化シリコンを堆積して第１の眉間絶縁膜１０８を形成
し、コンタクト配線層１０７上を開孔する０次に、コン
タクト配線層１０７と接触する多結晶シリコン膜を形成
しこれをパターニングして蓄積電極１０９を形成する０
次に、酸化タンタル膜を容量絶縁膜１１１として蓄積電
極１０９上に形成し、続いて共通電極１１０を多結晶シ
リコン膜によって形成する。
結晶シリコン膜を全面に被着し、これをパターニングす
ることにより、ｎ”型拡散層１０６ａに接続されるコン
タクト配線層１０７を形成する０次に、ＣＶＤ法により
酸化シリコンを堆積して第１の眉間絶縁膜１０８を形成
し、コンタクト配線層１０７上を開孔する０次に、コン
タクト配線層１０７と接触する多結晶シリコン膜を形成
しこれをパターニングして蓄積電極１０９を形成する０
次に、酸化タンタル膜を容量絶縁膜１１１として蓄積電
極１０９上に形成し、続いて共通電極１１０を多結晶シ
リコン膜によって形成する。
最後に、第２の眉間絶縁膜１１２を、酸化シリコン膜で
形成し、上層の配線層１１３をＡＪ膜により形成する。
形成し、上層の配線層１１３をＡＪ膜により形成する。
なお、−ｎ＋型型数散層１０６ａワード線１０５の形成
前に形成してもよい、また、ｎ型拡散領域１０６ｂは、
イオン注入用マスクを庇状とすることなくｎ型不純物の
斜めのイオン注入とｐ型不純物の斜めのイオン注入とを
並用することにより形成することもできる。さらに、半
導体基板表面に通常の拡散方法によりｎ型拡散領域を形
成し、その上にｐ型エピタキシャル層を堆積することに
より、ｎ型拡散領域が半導体基体内に埋め込まれた構造
を作成するようにしてもよい。
前に形成してもよい、また、ｎ型拡散領域１０６ｂは、
イオン注入用マスクを庇状とすることなくｎ型不純物の
斜めのイオン注入とｐ型不純物の斜めのイオン注入とを
並用することにより形成することもできる。さらに、半
導体基板表面に通常の拡散方法によりｎ型拡散領域を形
成し、その上にｐ型エピタキシャル層を堆積することに
より、ｎ型拡散領域が半導体基体内に埋め込まれた構造
を作成するようにしてもよい。
第２図は、本発明の他の実施例を示す断面図である。同
図において、第１図の部分と同等の部分には下２桁が共
通する参照番号が付されている。
図において、第１図の部分と同等の部分には下２桁が共
通する参照番号が付されている。
本実施例の先の実施例と相違する点は、高融点金属シリ
サイド層２１４が５ワード線２０５の裏打ちとして形成
されている点である０本実施例によれば、ワード線の層
抵抗を低下させ、回路動作を高速化させることができる
。
サイド層２１４が５ワード線２０５の裏打ちとして形成
されている点である０本実施例によれば、ワード線の層
抵抗を低下させ、回路動作を高速化させることができる
。
［発明の効果］
以上説明したように１本発明は、ディジ・ント線を兼ね
るソース・ドレイン領域の一方の領域を半導体基体内に
埋め込み、かつ、ゲート電極を溝内に埋め込んだもので
あるので、以下の効果を奏することができる。
るソース・ドレイン領域の一方の領域を半導体基体内に
埋め込み、かつ、ゲート電極を溝内に埋め込んだもので
あるので、以下の効果を奏することができる。
■ 半導体基体表面の構造が単純になるので、横方向を
縮小しても比較的容易に製造することができる。
縮小しても比較的容易に製造することができる。
■ 層間絶縁膜および配線層を１層少なくできるので、
第１の層間絶縁膜を厚くすることができ、このことによ
り容量部の蓄積電極の面積を増加させることができる。
第１の層間絶縁膜を厚くすることができ、このことによ
り容量部の蓄積電極の面積を増加させることができる。
■ 半導体基体の全表面をキャパシタのために用いるこ
とができるので、蓄積電極の平面上の面積も大きくとる
ことができる。
とができるので、蓄積電極の平面上の面積も大きくとる
ことができる。
■ キャパシタ形成後における熱処理工程が少ないので
、熱処理工程により変質し易い酸化タンタルのような高
誘電率材料を容量絶縁膜として使用してもその後にキャ
パシタの特性が変化することがない。
、熱処理工程により変質し易い酸化タンタルのような高
誘電率材料を容量絶縁膜として使用してもその後にキャ
パシタの特性が変化することがない。
■ メモリセルトランジスタのチャネルが縦方向になる
ので、横方向に縮小してもパンチスルー耐圧が低下する
ことがない。
ので、横方向に縮小してもパンチスルー耐圧が低下する
ことがない。
第１図（ａ）は、本発明の一実施例を示す平面図、第１
図（ｂ）は、そのＡ−Ａ’線断面図、第２図は、本発明
の他の実施例を示す断面図、第３図は、従来例の断面図
である。 １０１．２０１．３０１・・・ｐ型半導体基体、１０２
．２０２．３０２・・・素子分離絶縁膜、１０３．２０
３．３０３・・・ゲート絶縁膜、 １０４．２０４．３
０４・・・ゲート電極、 １０５．２０５・・・ワ
ード線、 ３０５・・・デイジット線、１０６ａ、２
０６ａ、３０６・・・ｎ３型拡散層、１０６ｂ、２０６
ｂ −・−ｎ型拡散領域、 １０７．２０７・・・コ
ンタクト配線層、 １０８．２０８．３０８・・・第
１の眉間絶縁膜、 １０９．２０９．３０９・・・蓄積
電極、 １１０．２１０．３１０・・・共通電極、
１１１．２１１．３１１・・・容量絶縁膜、 １１
２．２１２．３１２・・・第２の眉間絶縁膜、 １１３
．２１３．３１３・・・配線層、２１４・・・高融点金
属シリサイド層、 ３１４・・・第３の眉間絶縁膜。
図（ｂ）は、そのＡ−Ａ’線断面図、第２図は、本発明
の他の実施例を示す断面図、第３図は、従来例の断面図
である。 １０１．２０１．３０１・・・ｐ型半導体基体、１０２
．２０２．３０２・・・素子分離絶縁膜、１０３．２０
３．３０３・・・ゲート絶縁膜、 １０４．２０４．３
０４・・・ゲート電極、 １０５．２０５・・・ワ
ード線、 ３０５・・・デイジット線、１０６ａ、２
０６ａ、３０６・・・ｎ３型拡散層、１０６ｂ、２０６
ｂ −・−ｎ型拡散領域、 １０７．２０７・・・コ
ンタクト配線層、 １０８．２０８．３０８・・・第
１の眉間絶縁膜、 １０９．２０９．３０９・・・蓄積
電極、 １１０．２１０．３１０・・・共通電極、
１１１．２１１．３１１・・・容量絶縁膜、 １１
２．２１２．３１２・・・第２の眉間絶縁膜、 １１３
．２１３．３１３・・・配線層、２１４・・・高融点金
属シリサイド層、 ３１４・・・第３の眉間絶縁膜。
Claims (3)
- （１）第１導電型の半導体基体内部に帯状に形成された
第２導電型の第１の拡散領域と、半導体基体の表面から
前記第１の拡散領域に達するように形成された溝と、前
記溝の内部にゲート絶縁膜を介して形成されたゲート電
極と、前記溝の周囲の前記半導体基体の表面領域内に形
成された第２導電型の第２の拡散領域と、前記第２の拡
散領域に一方の電極が接続されているキャパシタと、を
具備する半導体記憶装置。 - （２）複数の第１の拡散領域が互いに並行して設けられ
、前記半導体基体の表面には複数本のワード線が前記第
１の拡散領域と直行するように設けられ、前記第１の拡
散領域と前記ワード線とが交差する位置において前記溝
は設けられ、溝内に設けられたゲート電極はその上を通
るワード線と接続されている第１項記載の半導体記憶装
置。 - （３）前記キャパシタの前記一方の電極は、前記溝の真
上に形成されており、該一方の電極の外周は前記第２の
拡散領域の外周とほぼ一致している第１項または第２項
記載の半導体記憶装置。
Priority Applications (2)
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