JPS6040707B2 - 半導体メモリ - Google Patents

半導体メモリ

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JPS6040707B2
JPS6040707B2 JP53009200A JP920078A JPS6040707B2 JP S6040707 B2 JPS6040707 B2 JP S6040707B2 JP 53009200 A JP53009200 A JP 53009200A JP 920078 A JP920078 A JP 920078A JP S6040707 B2 JPS6040707 B2 JP S6040707B2
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JP
Japan
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semiconductor
layer
region
memory
semiconductor layer
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JP53009200A
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クルト・ホフマン
ル−ドルフ・ミツテラ−
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Siemens AG
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Siemens AG
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
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Description

【発明の詳細な説明】 本発明は、少なくとも１個のＶ−ＭＯＳトランジスタと
、このＶ−ＭＯＳトランジスタに接続されたメモリコン
デンサとを備え、第一の導電形の不純物でドーピングさ
れた半導体基板内に第一の導電形とは逆の第二の導電形
でドーピングされた領域が設けられており、この領域は
半導体基板上に配置された第一の導電形の第二の半導体
層によって埋込層として形成されており、さらに第二の
半導体層上には埋込層の領域を介して第二の導電形の第
三の半導体層が設けられており、第三の半導体層と第二
の半導体層とは埋込層にまで達する溝によって２つの部
分に分けられている半導体メモＩＪＩこ関する。
１個のトランジスタからなる半導体メモリ素子（単一ト
ランジスタメモリ素子）は、選択トランジスタとも呼ば
れる１個のＭＯＳトランジスタからなり得る。
この選択トランジスタにメモリコンデンサが接続され、
その中に記憶されるべき情報が電荷の形で保持される。
選択トランジスタとメモリコンデンサからなるメモリ素
子は、ワードリードとビットリードの間に存在する。こ
の場合、ワードリードは選択トランジスタの制御入力端
子（ゲート）に接続され、他方選択トランジスタの制御
される１つの電極はビットリードに接続される。他の制
御される電機はメモリコンデンサに接続される。このよ
うな単一トランジスタメモリ素子は、半導体基板上に形
成するためにごく僅かな寸法しか必要としないという利
点を持っている。公知の通り、ＭＯＳトランジスタはい
わゆるＶ−ＭＯＳ技術により製造することができる。こ
の場合ＭＯＳトランジスタの制御電極を設けるため、半
導体基板上に作られたェピタキシヤル層にエッチングに
よりＶ形の溝が形成される。この構内に絶縁層が設けら
れ、次にこの上にＭＯＳトランジスタの制御電極のため
の端子が配置される。ＭＯＳトランジスタのチャネルは
、Ｖ形溝の側面内を延びる。ＭＯＳトランジスタの２つ
の制御される電極は、例えばＶ形溝の近傍に配置される
。制御リードにより制御されるＭＯＳ選択トランジスタ
と該トランジスタに接続されたメモリコンデンサからな
り、選択トランジスタがＶ−ＭＯＳ技術により製造され
る半導体メモリ素子は、一導電形の不純物で高濃度でド
ーピングされた半導体基板内に、他の導電形の不純物で
高濃度でドーピングされた層が埋め込まれて配置され、
埋込層と半導体基板上に、一導電形の不純物で低濃度で
ドーピングされたェピタキシャル層が設けられ、そした
ェピタキシャル層内の、埋込層の上方にＶ−ＭＯＳトラ
ンジスタが選択トランジスタとして配置され、しかも選
択トランジスタを形成するのに必要な溝部が、ェピタキ
シャル層を貫通して埋込層まで達するように構成される
。この単一トランジスタメモリ素子は、非常に高いビッ
ト密度を持ち、そして５ｒｍの分解能を持つ通常の露光
技術を用いて製造される。
しかしェピタキシャル層が必要なために、大量生産が難
しいという欠点を持つ。従って本発明の目的は、最初に
述べた半導体メモリをェピタキシャル層ないこ製造する
ことにある。
この目的は本発明によれば、冒頭に記載した半導体メモ
川こおいて、第二の半導体層と第三の半導体層とはそれ
ぞれ拡散或はイオン注入によってドーピングされた半導
体基板の層であることにより達成される。
本発明を更に発展させて、溝が理込層を２つの部分に分
けるようにしてもよい。
２つの層の１つがビットリードであるようにすると有利
である。
又本発明を更に展開させたものによれば、半導体基板の
表面に接する層がビットリードを形成する。
又、樫込層がビットリードを構成するようにしても有効
である。
本発明による半導体メモリは、ェピタキシャル層がなく
簡単な構造に特徴がある。
この結果きわめて簡単に製造することが可能であり、大
量生産に好適である。以下本発明を図面を参照して一層
詳しく説明する。
第１図において、ｐドーブ半導体材料１中に、約１び６
／泳のドーピング濃度を持つｎ十ドーブ領域２が拡散又
はイオン注入により形成される。
このｎ＋拡散は、埋め込まれたｐｎメモリコンデンサの
一部分をなす。次いで拡散又はイオン注入により、全面
に亘つて拡がるｐ＋形領域３が形成され、これはチャネ
ルストッパとして働きそして埋め込まったメモリコンデ
ンサを構成するために設けられる。最後に拡散又はイオ
ン注入により、ソースないしドレィン領域のために働く
ｎ十形領域４が形成される。領域３は１び８／地のドー
ピング濃度を持つ。領域４は５×１び９／柵のドーピン
グ濃度を持つ。このようにして第１図に示す装置が出来
上がる。
続いて第１図に示す装置の表面内に、ホトレジスト及び
エッチング技法を用いて溝５（第２図）が設けられる。
溝５以外の表面上には厚い酸化膜７が、他方溝５内の表
面上には薄い酸化膜６が形成される。厚い酸化膜７及び
薄い酸化膜６は、これぞれ二酸化シリコンからなる。
第２図に示す装置は、従ってｎ形領域２，４と、ｐ形領
域１，３とを備える。
領域２／４はメモリコンデンサを形成する。領域４はビ
ットリードとして働く。
メモリコンデンサの領域２，４間の領域３は、選択トラ
ンジスタを構成する。第３図に第２図と類似した装置が
示されている。
この半導体メモリは、第２図に示すそれと、溝５が半導
体材料１まで達している点でのみ異なつている。第１図
ないし第３図の実施例の場合、ｐｎメモリコンデンサは
、各々ビットリード４及び転移ゲートの下に設けられて
いる。
しかしながら、例えば上記のようなドーピングから出発
した場合には、面に関するｐｎメモリ容量が面に関する
ビットリード容量より小さくなってしまう。ｐｎメモリ
容量のビット容量に対するこの望ましくない関係を改善
するため、ビットリードをｐｎメモリコンデンサと置換
することができる。
このような実施例を第４図ないし第６図に示す。第４図
において、先ずｐ形半導体材料１１内に１び６／榊のド
ーピング濃度を持つｎ形領域１２が設けられる。
従ってこの領域１２は、第１図の領域２より側方の寸法
が小さい。次いで第１図の実施例におけると同様に、５
×１び７／仇の不純物濃度を持つｐ十形領域１３が作ら
れる。最後に、５×１び９／榊のドーピング濃度を持つ
ｎ＋形領域１４が形成される。領域１２，１３，１４は
、それぞれ拡散又はイオン注入により形成され得る。第
４図に示す装置の表面に、領域１２まで蓬する（第５図
）又は領域１２を貫通して半導体材料１まで達する（第
６図）溝１５が設けられる。溝１５内に二酸化シリコン
からなる薄い酸化膜１６が形成される。溝の外側の表面
上には二酸化シリコンからなる厚い酸化膜１７が生成さ
れる。第５図の実施例の場合、領域１２，１４はｎ形で
あり、他方領域１１はｐ形である。領域１４はメモリコ
ンデンサを構成する。
転移ゲートは領域１４と１２の間に存在する。領域１２
はビットリードを形成する。
【図面の簡単な説明】 第２図、第３図、第５図及び第６図はそれぞれ本発明の
異なる実施例の断面図、第１図は第２図、第３図に示す
実施例の製造工程における一形態を示す説明図、第４図
は第５図、第６図に示す実施例の製造工程における一形
態を示す説明図である。 １，１１・・・・・・ｐ形半導体材料、２，１２，４，
１４……ｎ形領域、３，１３……ｐ十形領域、５，１５
・・・・・・溝、６，１６・・・・・・薄い酸化膜、７
，１７・・・・・・厚い酸化膜。 Ｆｉ９．１ Ｆｉｇ．２ Ｆｉｇ．３ Ｆｉｇ．ム Ｆｉｇ．５ Ｆｉｇ．６

Claims (1)

  1. 【特許請求の範囲】 １ 少なくとも１個のＶ−ＭＯＳトランジスタと、この
    Ｖ−ＭＯＳトランジスタに設続されたメモリコンデンサ
    とを備え、第一の導電形の不純物でドーピングされた半
    導体基板内に第一の導電形とは逆の第二の導電形でドー
    ピングされた領域が設けられており、この領域は半導体
    基板上に配置された第一の導電形の第二の半導体層によ
    つて埋込層として形成されており、さらに第二の半導体
    層上には埋込層の領域を介して第二の導電形の第三の半
    導体層が設けられており、第三の半導体層と第二の半導
    体層とは埋込層にまで達する溝によつて２つの部分に分
    けられている半導体メモリにおいて、第二の半導体層３
    と第三の半導体層４とはそれぞれ拡散或はイオン注入に
    よつてドーピングされた半導体基板の層であることを特
    徴とする半導体メモリ。 ２ 溝５が埋込層２をも２つの部分に分けることを特徴
    とする特許請求の範囲第１項記載の半導体メモリ。 ３ 第三の半導体層４または埋込層３がビツトリードで
    あることを特徴とする特許請求の範囲第１項または第２
    項の半導体メモリ。
JP53009200A 1977-01-31 1978-01-30 半導体メモリ Expired JPS6040707B2 (ja)

Applications Claiming Priority (2)

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DE2703871A DE2703871C2 (de) 1977-01-31 1977-01-31 Halbleiterspeicher mit wenigstens einem V-MOS-Transistor
DE2703871.7 1977-01-31

Publications (2)

Publication Number Publication Date
JPS5396782A JPS5396782A (en) 1978-08-24
JPS6040707B2 true JPS6040707B2 (ja) 1985-09-12

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ID=5999961

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Application Number Title Priority Date Filing Date
JP53009200A Expired JPS6040707B2 (ja) 1977-01-31 1978-01-30 半導体メモリ

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US (1) US4156289A (ja)
JP (1) JPS6040707B2 (ja)
DE (1) DE2703871C2 (ja)
FR (1) FR2379134A1 (ja)
GB (1) GB1568652A (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54154977A (en) * 1978-05-29 1979-12-06 Fujitsu Ltd Semiconductor device and its manufacture
US4296429A (en) * 1978-08-09 1981-10-20 Harris Corporation VMOS Transistor and method of fabrication
US4322822A (en) * 1979-01-02 1982-03-30 Mcpherson Roger K High density VMOS electrically programmable ROM
JPS5827667B2 (ja) * 1979-02-19 1983-06-10 富士通株式会社 半導体装置
DE2909820A1 (de) * 1979-03-13 1980-09-18 Siemens Ag Halbleiterspeicher mit eintransistorzellen in v-mos-technologie
US4255212A (en) * 1979-07-02 1981-03-10 The Regents Of The University Of California Method of fabricating photovoltaic cells
US4272302A (en) * 1979-09-05 1981-06-09 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Method of making V-MOS field effect transistors utilizing a two-step anisotropic etching and ion implantation
US4268537A (en) * 1979-12-03 1981-05-19 Rca Corporation Method for manufacturing a self-aligned contact in a grooved semiconductor surface
NL8005673A (nl) * 1980-10-15 1982-05-03 Philips Nv Veldeffecttransistor en werkwijze ter vervaardiging van een dergelijke veldeffecttransistor.
JPH0695566B2 (ja) * 1986-09-12 1994-11-24 日本電気株式会社 半導体メモリセル
US4763180A (en) * 1986-12-22 1988-08-09 International Business Machines Corporation Method and structure for a high density VMOS dynamic ram array
US6900091B2 (en) * 2002-08-14 2005-05-31 Advanced Analogic Technologies, Inc. Isolated complementary MOS devices in epi-less substrate

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4003036A (en) * 1975-10-23 1977-01-11 American Micro-Systems, Inc. Single IGFET memory cell with buried storage element

Also Published As

Publication number Publication date
US4156289A (en) 1979-05-22
GB1568652A (en) 1980-06-04
DE2703871A1 (de) 1978-08-03
FR2379134A1 (fr) 1978-08-25
JPS5396782A (en) 1978-08-24
DE2703871C2 (de) 1985-06-13
FR2379134B1 (ja) 1983-11-10

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