JPH0695566B2 - 半導体メモリセル - Google Patents
半導体メモリセルInfo
- Publication number
- JPH0695566B2 JPH0695566B2 JP61216508A JP21650886A JPH0695566B2 JP H0695566 B2 JPH0695566 B2 JP H0695566B2 JP 61216508 A JP61216508 A JP 61216508A JP 21650886 A JP21650886 A JP 21650886A JP H0695566 B2 JPH0695566 B2 JP H0695566B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- memory cell
- conductor
- type
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は高集積化に適し、且つα粒子などの放射性粒子
によって引き起こされるソフトエラーの発生が少ない半
導体メモリセルに関するものである。
によって引き起こされるソフトエラーの発生が少ない半
導体メモリセルに関するものである。
（従来の技術） 高集積半導体メモリ用メモリセルとして１つのトランジ
スタと１つのコンデンサから構成されるメモリセル（以
下1T1Cセルと略す）は、構成要素が少なく、メモリセル
面積の微小化が容易なため広く使われている。
スタと１つのコンデンサから構成されるメモリセル（以
下1T1Cセルと略す）は、構成要素が少なく、メモリセル
面積の微小化が容易なため広く使われている。
1T1Cセルから出力電圧はメモリセルにある容量（以下セ
ル容量と呼ぶ）に比例するため、高集積化しても安定な
動作を保証するためには、そのセル容量を十分に大きく
する必要がある。さらに高集積化を図るためには、メモ
リセル自体の面積を小さくする必要がある。そのため、
1T1Cセルを高集積化するためには小面積で十分な容量値
をもったセル容量を必要とする。従来このようなセル容
量として、溝部に形成した容量とが積層構造の容量が提
案されていた。
ル容量と呼ぶ）に比例するため、高集積化しても安定な
動作を保証するためには、そのセル容量を十分に大きく
する必要がある。さらに高集積化を図るためには、メモ
リセル自体の面積を小さくする必要がある。そのため、
1T1Cセルを高集積化するためには小面積で十分な容量値
をもったセル容量を必要とする。従来このようなセル容
量として、溝部に形成した容量とが積層構造の容量が提
案されていた。
溝部に形成したセル容量の例として、例えば1985年国際
電子デバイス会議（1985International Electon Device
Meeting）予稿集710ページの論文“Buried Storage El
ectrode（BSE）Cell for Megabit DRAMs"で提案されて
いるものがある。このBSEセルは、シリコン基板上に形
成した溝内部に絶縁体膜をはさんで導電体を埋め込んだ
形のセル容量をもち、溝内に埋め込んだ導電体を電荷
を、貯蔵する電極（情報保持時には電気的に浮いた状態
になる、以下記憶ノードと呼ぶ）としてシリコン基板を
反対電極（一定電位電源に接続される、以下セルプレー
トと呼ぶ）として用いる。溝内に埋め込んだ導電体はシ
リコン基板表面に形成されたスイッチング用MOSFETの一
方の通電電極に接続されている。BSEセルは次のような
長所を持つ。（１）隣り合う複数のメモリセルの記憶ノ
ード間の絶縁が容易なため、それらのメモリセルの間隔
を十分に小さくできる。（２）記憶ノードが絶縁体膜に
囲まれているため、α粒子などの放射性粒子が入射して
シリコン基板内に多量の少数キャリアが注入されても、
それらを記憶ノードに収集する確率が低い。すなわち、
α粒子などの放射性粒子によるソフトエラーが起こりに
くい。
電子デバイス会議（1985International Electon Device
Meeting）予稿集710ページの論文“Buried Storage El
ectrode（BSE）Cell for Megabit DRAMs"で提案されて
いるものがある。このBSEセルは、シリコン基板上に形
成した溝内部に絶縁体膜をはさんで導電体を埋め込んだ
形のセル容量をもち、溝内に埋め込んだ導電体を電荷
を、貯蔵する電極（情報保持時には電気的に浮いた状態
になる、以下記憶ノードと呼ぶ）としてシリコン基板を
反対電極（一定電位電源に接続される、以下セルプレー
トと呼ぶ）として用いる。溝内に埋め込んだ導電体はシ
リコン基板表面に形成されたスイッチング用MOSFETの一
方の通電電極に接続されている。BSEセルは次のような
長所を持つ。（１）隣り合う複数のメモリセルの記憶ノ
ード間の絶縁が容易なため、それらのメモリセルの間隔
を十分に小さくできる。（２）記憶ノードが絶縁体膜に
囲まれているため、α粒子などの放射性粒子が入射して
シリコン基板内に多量の少数キャリアが注入されても、
それらを記憶ノードに収集する確率が低い。すなわち、
α粒子などの放射性粒子によるソフトエラーが起こりに
くい。
（発明が解決しようとする問題点） しかしながらBESセルには次のような問題点がある。BSE
セルでは、記憶ノードである導電体が接続されたスイッ
チング用MOSFETとセルプレートであるシリコン基板とで
は導電型が異なる。このためセル容量は導電体をゲート
電極、シリコン基板を基板とするMOSダイオードを構成
し、且つそこに印加される電圧が、シリコン基板表面を
空乏または反転させる方向となる。このため、セル容量
を十分大きい値に保つためには、シリコン基板の濃度を
十分高くして、MOSダイオードの表面空乏層の広がりを
小さくする必要がある。しかしシリコン基板の不純物濃
度を高くすることは、そのシリコン基板に形成する各種
デバイスの自由度を制限する。例えば、シリコン基板表
面に反対導電型の低不純物濃度ウェルを形成する必要の
あるCMOSデバイスを形成することは困難である。また、
シリコン基板表面が空乏または反転するということは、
この表面にシリコン基板中の少数キャリアが集められ易
いことである。シリコン基板表面に集められた少数キャ
リアはこの表面の伝わって記憶ノードに流入する。その
ためBSEセルの「α粒子などの放射性粒子によるソフト
エラーが起こりにくい」という特徴にも限界が生じる。
セルでは、記憶ノードである導電体が接続されたスイッ
チング用MOSFETとセルプレートであるシリコン基板とで
は導電型が異なる。このためセル容量は導電体をゲート
電極、シリコン基板を基板とするMOSダイオードを構成
し、且つそこに印加される電圧が、シリコン基板表面を
空乏または反転させる方向となる。このため、セル容量
を十分大きい値に保つためには、シリコン基板の濃度を
十分高くして、MOSダイオードの表面空乏層の広がりを
小さくする必要がある。しかしシリコン基板の不純物濃
度を高くすることは、そのシリコン基板に形成する各種
デバイスの自由度を制限する。例えば、シリコン基板表
面に反対導電型の低不純物濃度ウェルを形成する必要の
あるCMOSデバイスを形成することは困難である。また、
シリコン基板表面が空乏または反転するということは、
この表面にシリコン基板中の少数キャリアが集められ易
いことである。シリコン基板表面に集められた少数キャ
リアはこの表面の伝わって記憶ノードに流入する。その
ためBSEセルの「α粒子などの放射性粒子によるソフト
エラーが起こりにくい」という特徴にも限界が生じる。
BSEセルがもっている「記憶ノードである導電体が接続
されたスイッチング用MOSFETとセルプレートであるシリ
コン基板とでは導電型が異なる」という問題点を解決す
る一つの方法として、スイッチングトランジスタをシリ
コン膜上あるいはシリコン基板とは反対導電型のウェル
の中に形成したMOSFETとする方法がある。しかしこの場
合には、スイッチング用MOSFETの基板を一定電位電源に
接続することが困難となる。シリコン膜上のMOSFETを使
う場合にはシリコン膜に対する電源配線が、反対導電型
のウェルの中のMOSFETを使う場合にはウェルに対する電
源配線が必要となる。しかしこのような配線はメモリセ
ルの面積を大きくしてしまい、高集積化に適さない。そ
の結果、これらの場合には基板が電気的に浮いた不安定
なMOSFETをスイッチングトランジスタとして使わなけれ
ばならなかった。
されたスイッチング用MOSFETとセルプレートであるシリ
コン基板とでは導電型が異なる」という問題点を解決す
る一つの方法として、スイッチングトランジスタをシリ
コン膜上あるいはシリコン基板とは反対導電型のウェル
の中に形成したMOSFETとする方法がある。しかしこの場
合には、スイッチング用MOSFETの基板を一定電位電源に
接続することが困難となる。シリコン膜上のMOSFETを使
う場合にはシリコン膜に対する電源配線が、反対導電型
のウェルの中のMOSFETを使う場合にはウェルに対する電
源配線が必要となる。しかしこのような配線はメモリセ
ルの面積を大きくしてしまい、高集積化に適さない。そ
の結果、これらの場合には基板が電気的に浮いた不安定
なMOSFETをスイッチングトランジスタとして使わなけれ
ばならなかった。
本発明の目的は、高集積化に適し、α粒子などの放射性
粒子によるソフトエラーが起こりにくく、さらに基板の
不純物濃度を高くしなければならないというような制限
もない半導体メモリセルを与えることである。
粒子によるソフトエラーが起こりにくく、さらに基板の
不純物濃度を高くしなければならないというような制限
もない半導体メモリセルを与えることである。
（問題点を解決するための手段） 本発明によれば、第１導電型半導体基板、該半導体基板
内部に形成され基準電位の供給された第２導電型埋め込
み領域、該埋め込み領域まで到達するように前記半導体
基板に形成され表面が第２導電型の溝、該溝表面に形成
された絶縁体膜、該絶縁体膜上に形成された導電体によ
って構成される容量と基板領域を前記第１導電型半導体
基板に接続し一方の通電電極が前記導電体に接続された
第２導電型薄膜トランジスタによって構成されることを
特徴とする半導体メモリセルが得られる。
内部に形成され基準電位の供給された第２導電型埋め込
み領域、該埋め込み領域まで到達するように前記半導体
基板に形成され表面が第２導電型の溝、該溝表面に形成
された絶縁体膜、該絶縁体膜上に形成された導電体によ
って構成される容量と基板領域を前記第１導電型半導体
基板に接続し一方の通電電極が前記導電体に接続された
第２導電型薄膜トランジスタによって構成されることを
特徴とする半導体メモリセルが得られる。
（実施例） 以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）および（ｂ）はそれぞれ本発明の半導体メ
モリセルの他の実施例の構造を示す平面図および断面図
で、第１図（ｂ）は第１図（ａ）のA-A′で切り開いた
場合の断面図である。本図の101はＰ型シリコン結晶基
板、102はＮ型埋め込み領域、103は溝形成部、104はＮ
型領域、105は絶縁体膜、106は導電体、107,107′は導
電体、108はゲート酸化膜、109,110はシリコン膜で109
はそのＮ型領域でMOSFETのソース・ドレインとなる。11
0はそのＰ型領域でMOSFETのチャネル領域となる。111は
導電体、112はコンタクト孔、113はＰ型シリコン、114
はＰ型領域、115,116,117は絶縁分離用絶縁体膜、118は
活性領域と素子分離領域の境界、をそれぞれ示す。な
お、第１図（ａ）の平面図は、わかりにくくなるのを避
けるため、一部の線を省略して示している。
モリセルの他の実施例の構造を示す平面図および断面図
で、第１図（ｂ）は第１図（ａ）のA-A′で切り開いた
場合の断面図である。本図の101はＰ型シリコン結晶基
板、102はＮ型埋め込み領域、103は溝形成部、104はＮ
型領域、105は絶縁体膜、106は導電体、107,107′は導
電体、108はゲート酸化膜、109,110はシリコン膜で109
はそのＮ型領域でMOSFETのソース・ドレインとなる。11
0はそのＰ型領域でMOSFETのチャネル領域となる。111は
導電体、112はコンタクト孔、113はＰ型シリコン、114
はＰ型領域、115,116,117は絶縁分離用絶縁体膜、118は
活性領域と素子分離領域の境界、をそれぞれ示す。な
お、第１図（ａ）の平面図は、わかりにくくなるのを避
けるため、一部の線を省略して示している。
本図の102,104,105,106はセル容量を構成する。Ｎ型領
域102,104はセルプレートてして使われ、102を通して一
定電位が供給される。導電体106は記憶ノードとして使
われる。110,107,108,109はＮ型チャネル薄膜MOSFETを
構成する。導電体107はこのMOSFETのゲート電極および
ワード線として使われる。Ｎ型領域109は通電電極とし
て使われ、一方はビット線として使われる導電体111
に、他方は記憶ノードとして使われる導電体106に、そ
れぞれ接続されている。導電体107′は本メモリセルを
折り返しビット線構成で配列した場合の隣のメモリセル
のワード線を示す。
域102,104はセルプレートてして使われ、102を通して一
定電位が供給される。導電体106は記憶ノードとして使
われる。110,107,108,109はＮ型チャネル薄膜MOSFETを
構成する。導電体107はこのMOSFETのゲート電極および
ワード線として使われる。Ｎ型領域109は通電電極とし
て使われ、一方はビット線として使われる導電体111
に、他方は記憶ノードとして使われる導電体106に、そ
れぞれ接続されている。導電体107′は本メモリセルを
折り返しビット線構成で配列した場合の隣のメモリセル
のワード線を示す。
第１図のメモリセルではセルプレートと記憶ノードの接
続されたMOSFETの導電型がともにＮ型と同じである。そ
のため、セル容量が構成するMOSダイオードに印加され
る電圧は常にシリコン基板表面を蓄積させる方向であ
る。そのためセル容量値は、Ｎ型領域102,104の不純物
濃度にはほとんど関係なく、大きな値である。さらに、
Ｎ型領域102,104は一定電位電源に接続されているた
め、この領域に流入した少数キャリアは速やかに電源へ
と流れ去り、セル容量に貯蔵された電荷を壊すことが少
ない。
続されたMOSFETの導電型がともにＮ型と同じである。そ
のため、セル容量が構成するMOSダイオードに印加され
る電圧は常にシリコン基板表面を蓄積させる方向であ
る。そのためセル容量値は、Ｎ型領域102,104の不純物
濃度にはほとんど関係なく、大きな値である。さらに、
Ｎ型領域102,104は一定電位電源に接続されているた
め、この領域に流入した少数キャリアは速やかに電源へ
と流れ去り、セル容量に貯蔵された電荷を壊すことが少
ない。
さらに第１図の実施例では、シリコン膜上の薄膜MOSFET
をスイッチングトランジスタとして用いているが、この
MOSFETの基板110とシリコン基板101が同じ導電型のため
（このことは、スイッチング用MOSFETとセルプレートの
導電型が同じであることと対応する）、MOSFETの基板11
0をシリコン基板101に接続することにより、容易にMOSF
ETの基板に一定電位電源に接続することができる。
をスイッチングトランジスタとして用いているが、この
MOSFETの基板110とシリコン基板101が同じ導電型のため
（このことは、スイッチング用MOSFETとセルプレートの
導電型が同じであることと対応する）、MOSFETの基板11
0をシリコン基板101に接続することにより、容易にMOSF
ETの基板に一定電位電源に接続することができる。
以上のように、本発明の半導体メモリセルでは、溝の中
にセル容量値を形成するため、小面積で十分な容量値を
得ることができ高集積化に適している。さらに、α粒子
などの放射性粒子によるソフトエラーが起こりにくく、
BSEセルのように基板の不純物濃度を高くしなければな
らないという制限もない。
にセル容量値を形成するため、小面積で十分な容量値を
得ることができ高集積化に適している。さらに、α粒子
などの放射性粒子によるソフトエラーが起こりにくく、
BSEセルのように基板の不純物濃度を高くしなければな
らないという制限もない。
以上説明の便宜上、第１図に示される構造の実施例を用
いたが、本発明はこれに限るものではない。トランジス
タの種類、導電型は他の適当なものでも構わない。
いたが、本発明はこれに限るものではない。トランジス
タの種類、導電型は他の適当なものでも構わない。
（発明の効果） 以上説明してきたように、本発明のメモリセルは、高集
積化に適し、α粒子などの放射性粒子によるソフトエラ
ーが起こりにくく、さらに基板の不純物濃度を高くしな
ければならないというような制限もない、などの効果を
もつ。
積化に適し、α粒子などの放射性粒子によるソフトエラ
ーが起こりにくく、さらに基板の不純物濃度を高くしな
ければならないというような制限もない、などの効果を
もつ。
第１図は本発明の半導体メモリセルの一実施例の構造を
示す平面図（ａ）と断面図（ｂ）である。
示す平面図（ａ）と断面図（ｂ）である。
Claims (1)
- 【請求項１】第１導電型半導体基板、該半導体基板内部
に形成され基準電位の供給された第２導電型埋め込み領
域、該埋め込み領域まで到達するように前記半導体基板
に形成され表面が第２導電型の溝、該溝表面に形成され
た絶縁体膜、該絶縁体膜上に形成された導電体によって
構成される容量と、基板領域を前記第１導電型半導体基
板に接続し一方の通電電極が、前記導電体に接続された
第２導電型薄膜トランジスタによって構成されることを
特徴とする半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61216508A JPH0695566B2 (ja) | 1986-09-12 | 1986-09-12 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61216508A JPH0695566B2 (ja) | 1986-09-12 | 1986-09-12 | 半導体メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6370560A JPS6370560A (ja) | 1988-03-30 |
| JPH0695566B2 true JPH0695566B2 (ja) | 1994-11-24 |
Family
ID=16689525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61216508A Expired - Lifetime JPH0695566B2 (ja) | 1986-09-12 | 1986-09-12 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695566B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3311205B2 (ja) * | 1995-07-13 | 2002-08-05 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2703871C2 (de) * | 1977-01-31 | 1985-06-13 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterspeicher mit wenigstens einem V-MOS-Transistor |
| US4214312A (en) * | 1979-01-08 | 1980-07-22 | American Microsystems, Inc. | VMOS Field aligned dynamic ram cell |
| JPS6047458A (ja) * | 1983-08-26 | 1985-03-14 | Hitachi Ltd | Ｓｏｉ形ｍｏｓダイナミツクメモリ |
| JPS61199657A (ja) * | 1985-03-01 | 1986-09-04 | Fujitsu Ltd | 半導体記憶装置 |
-
1986
- 1986-09-12 JP JP61216508A patent/JPH0695566B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6370560A (ja) | 1988-03-30 |
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