KR890004461B1 - 반도체 기억장치 - Google Patents
반도체 기억장치 Download PDFInfo
- Publication number
- KR890004461B1 KR890004461B1 KR1019850002831A KR850002831A KR890004461B1 KR 890004461 B1 KR890004461 B1 KR 890004461B1 KR 1019850002831 A KR1019850002831 A KR 1019850002831A KR 850002831 A KR850002831 A KR 850002831A KR 890004461 B1 KR890004461 B1 KR 890004461B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- memory device
- semiconductor
- semiconductor memory
- electrically
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 26
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000002844 melting Methods 0.000 claims abstract description 8
- 230000008018 melting Effects 0.000 claims abstract description 8
- 229910052751 metal Inorganic materials 0.000 claims abstract description 7
- 239000002184 metal Substances 0.000 claims abstract description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 6
- 239000004020 conductor Substances 0.000 claims description 2
- 239000013078 crystal Substances 0.000 claims 1
- 230000005685 electric field effect Effects 0.000 claims 1
- 230000005669 field effect Effects 0.000 claims 1
- 230000000149 penetrating effect Effects 0.000 claims 1
- 239000003990 capacitor Substances 0.000 abstract description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 19
- 229920005591 polysilicon Polymers 0.000 abstract description 19
- 239000012212 insulator Substances 0.000 abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- 229910052782 aluminium Inorganic materials 0.000 abstract description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 2
- 238000001953 recrystallisation Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 238000009825 accumulation Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000012772 electrical insulation material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
Landscapes
- Semiconductor Memories (AREA)
- Recrystallisation Techniques (AREA)
Abstract
내용 없음.
Description
제1a도는 종래의 다이나믹형 메모리의 패턴도.
제1b도는 제1a도의 I-I선에서의 단면도.
제2도는 제1b도에 제시된 메모리셀 등가회로.
제3a도는 발명의 일 실시예에 의한 메모리셀의 패턴도.
제3b도는 제3a도의 II-II선에서의 단면도.
제4a도는 발명의 다른 실시예 에서의 패턴도.
제4b도는 제4a도의 III-III선에서의 단면도.
제5도는 제4b도에 제시된 메모리셀의 등가 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 엷은 산화막
3 : 분리용 피일드 산화막 4 : 제1의 도전층
5 : 두터운절연층 6 : 콘택트 홀을 메운 고융점 금속실리사이드
7 : 제2의 반도체로서 형성된 트랜지스터
8 : 비트선 9 : 트랜지스터(7)의 게이트전극
10 : 워드선 22 : 엷은 산화막
24 : 신호선 25 : 제1의 폴리실리콘
26 : 제2의 폴리실리콘 31 : 엷은 절연물층
32 : 도전층
도면중 동일한 부호는 동일 또는 상당 부분을 나타낸것이다.
본 발명은 반도체 기억장치에 관한 것으로서 특히 다이나믹형 동작의 메모리소자의 용량증가를 가져오는 기본회로의 구조 개량에 관한 것이다.
종래의 기술로서 제1a도는 종래의 다이나믹형 동작의 메모리 소자의 배열 패턴도이다. 제1b도는 제1a도의 1점쇄선 1-1선에 있어서절단한 단면도이다. 이하 제1a도 및 제1b도를 참조하여 구성에 관해서 설명키로 한다.
그림에 있어서 P형 실리콘기판(21)에 신호선이 되는 고농도에 n형에 도우프된 n＋확산층 24가 형성된다.
이 P형 기판(21)의 표면은 두터운 산화막(23)으로서 분리된 엷은 산화막(22)으로 피복되어 있다.
그후 커패시터 전극이 되는 제1폴리실리콘층(25) 및 트랜지스터의 게이트가 되는 제2폴리실리콘층(26)이 형성된다.
이 제2폴리실리콘층(26)은 알루미늄 배선(28)과 콘택트홀(29)을 통하여 전기적으로접속된다.
제2도는 제1a도 및 제1b도에 제시된 구조를 갖는 메모리소자의 등가회로도이다. 제2도와 제1a도 또는 제1b도와의 대응에 관해서 아래에 설명한다.
트랜지스터 30의 게이트는 제2폴리실리콘(26)으로서 형성되고 있으며 드레인 확산 영역은 신호선 24와 공유되고 있다. 그리고 커패시터(35)는 제1의 폴리실리콘(25)과 이 제1의 폴리실리콘(25)을 적당한 전위로서 유지함으로서 P형 실리콘기판(21)속에 형성되는 반전층을 양전극으로 하고 이 반전층과 제1폴리실리콘(25)과의 사이에 존재하는 엷은 산화막(22)을 유전체로 하여 형성된다. 이때 전기 반전층과 트랜지스터(30)의 소오스의 기능도 아울러 가지고 있다.
이하 제1a도 및 제1b도 및 제2도를 참조하여 동작원리에 관해 설명한다. 트랜지스터(30)의 게이트(26)에 이 트랜지스터 30의 드레시홀드치 전압 이상의 전위가 부여되면 이 트랜지스터(30)는 도통상태가 된다. 이때 신호선(24)이 어떠한 일정 전위로 유지되면 신호선(24)은 트랜지스터(30)의 드레인이므로 신호선(24)으로부터 트랜지스터(30)를 통하여 커패시터(35)가 충전된다. 이 커패시터(35)가 충전된 상태에서 트랜지스터(30)를 차단상태로 하면 커래시터(35)는 충전된 상태 그대로 유지된다.
이상이 이른바 기입(記入)의 동작이다.
다음에 신호선(24)의 전위를 0로 하여 트랜지스터(30)를 도통상태로하면 커패시터(35)로부터 신호선(24)이 충전되어 적당한 전위가 된다. 이 전위를 검출함으로써 이 소자가 어떠한 일정상태를 예컨대"1"의 상태를 기억하고 있었다는 것이 판별된다. 그리고 커패시터(35)가 충전되고 있지 않을 경우에는 상술한 검출 동작을 하면 신호선(24)은 전위 0그대로 임의로 "0"의 상태를 이 소자가 기억하고 있었다는 것이 판별된다.
종래의 기억장치는 제1a도 및 제1b도에 제시된 것과 같은 구성을 가지고 있으며 그 단순한 구조 및 구성으로 인하여 실리콘 집적회로(LSI)의 중심적존재인 다이나믹형 메모리의 기본소자로서 널리 사용되고 있다. 그러나 전기 메모리소자의 미세화가 진전함에 따라 커패시터에서의 전화 축전 용량이 검출회로의 한개를 밑돌게 되어 LSI의 칩사이즈를 그대로 하여 소자의 미세화 즉 대규모 집적화를 추진하는 것이 곤란하다는 것이 명백하다.
본 발명은 전술한바와같이 종래의 장치가 갖는 결점을 제거하기 위하여서 된 것이며 커패시터가 장치의 고집적화에도 감당할수있는 용량을 가진 반도체 기억 장치를 제공하는 것이 목적으로 하고 있다.
본 발명은 요약하면 커패시터 부분만을 기판실리콘상에 형성하고 이 커패시터의 상층에 두터운 절연물층을 개재케 하여 트랜지스터, 신호선을 설치하고 또한 전기 커패시터와 전기 트랜지스터의 드레인부와의 전기 절연물충의 일부를 관통하는 도전체에 의하여 전기적으로 접속케한 구조를 가지며 커패시터의 전하 축적 용량의 증대화를 도모한 다이나믹형 메모리 소자로된 반도체 기억장치이다.
본 발명의 목적 및 특징은 도면을 참조하여 이래의 상세한 설명에 의하여 한층 더 명확하게 될 것이다.
제3a도는 본 발명의 일 실시예인 반도체 기억장치의 패턴도이다.
제3b도는 제3a도의 II-II선에서의 단면도이며 전기 기억장치의 구성을 나타내는 그림이다. 이하 제3a도 및 제3b도를 참조하여 전기 기억장치의 구성 및 동작에 관해서 설명한다. 실리콘기판 1상에 두터운 산화막(3)으로서 전기적으로 분리된 엷은 절연산화막(2) 및 커패시터 전극용 도전층 예컨대 폴리실리콘층(4)의 순서로 형성되고 있다. 이 도전층(4)은 다결정반도체, 고융점금속, 고융점금속 실리사이드 또는 그들의 조합된것의 어느쪽 인가에 의하여 형성되어 있으면되고 폴리실리콘에 한정되는 것이 아니다. 이 기판과 엷은 산화막(2)과 폴리실리콘층(4)에 의하여 커패시터가 형성된다. 이 폴리실리콘층(4)위에는 두터운 절연물층(5)이 형성되고 이 절연물층(5)위에는 폴리실리콘을 재결정화함으로써 얻어진 단결정실리콘으로된 MOS 트랜지스터 7이 마련된다.
이 트랜지스터(7)의 드레인 영역과 전기 폴리실리콘층은 두터운 절연물층(5)을 관통하는 콘택트홀에 충전된 고융점금속 실리사이드(6)에 의하여 전기적으로 접속되고 있다. 그리고 트랜지스터(7)의 소오스 영역에 신호를 부여하는 비트선(8)과 트랜지스터(7)의 게이트전극(9)에 신호를 부여하는 Al워드선 10이 형성된다. 게이트전극(9)과 Al워드선(10)을 두루홀(through hole)을 통하여 전기적으로 접속된다. 비트(bit)선(8)과 Al워드선(10)은 절연물층(33)(34)에 의하여 전기적으로 절연되고 있으며 동일하게 비트선(8)과 게이트전극(9)도 절연물층(33)(34)에 의하여 전기적으로 절연되고 있다. 이상의 구성을 갖는 기억장치는 제3a도에 제시된 바와 같이 정연하게 정열 되고 집적화 된다.
다음에 동작에 관해서 설명 한다.
비트선(8)으로부터 신호예컨대 "1"이 부여되고 Al워드선(10)으로부터 게이트 전극(9)에 일정한 전위가 인가되면 트랜지스터(7)는 온 상태가 되고 비트선(8)으로부터 트랜지스터(7)의 소오스 영역, 드레인 영역, 고융점 실리사이드(6)를 순차로 거쳐서 커패시터에 전하가 축적된다. 이때에 본 기억장치는 "1"을 써넣은 것으로 되어 종래의 이 종류의 기억장치와 동일한 기능을 가지고 있다. 그리고 읽어 내는 경우도 종래와 전혀 같으며 비트선(8)의 전위를 "0"로 하여 트랜지스터(7)를 온으로 하면 커패시터에 축적된 전하가 상술한 써넣은 경우와 역의 경로를 거쳐서 비트선(8)으로 이동하고 비트선(8)이 어떠한 일정 전위가 된다. 이 전위를 검출함으로써 본 기억장치는 "1"의 상태를 기억하고 있었음을 알수 있다. 현재"1"의 상태에 관해서 기술했는데 "0"의 상태의 경우도 종래와 전혀 같다.
제4a도는 본 발명의 다른 실시예에서의 기억장치의 패턴도이다.
제4b도는 제4a도의 III-III선에서의 단면도이다. 제4b도에 있어서 전기 발명의 일 실시예의 구조에서의 두터운 절연물층(5)속에 폴리실리콘층(4)과 접하여 엷은 절연물층(31)이 다시금 이 절연물층(31)위에 도전층(31)이 형성되고 있다. 기판 1과 도전층(32)을 적당한 전위로 유지함으로써 엷은 절연물층(31)을 유전체로 하는 커패시터가 새로이 부가되게 된다.
제5도는 전기 다른 실시예에서의 기억장치의 등가회로도이다. 제5도에서 보듯이 전기 다른 실시예에서의 기억장치의 전하 축적량은 전기 발명의 일 실시예에서의 기억장치의 것이 거의 2배로 증가 하고 있다.
상기 2실시예에 보여진 구성에 있어서는 두터운 절연물층(3)에 의해 분리 영역을 제외하고 기관 1위의 거의 대부분의 영역이 기억장치의 커패시터로서 이용이 가능하다. 그리고 간단한 구조를 형성한 후 두터운 절연물층(5)에 의하여 전면이 피복되고 있음으로 높은 효율의 기대가 가능하다.
그리고 상기 2실시예 모두가 트랜지스터(7)와 커패시터 전극(4)과의 접속은 트랜지스터(7)의 드레인 영역 하부로부터 직접 행하고 있는데 콘택트홀의 위치를 이동케 하는 등의 별개의 접속 방법을 취해도 기본적인 구조의 변화는 없다고 하는 것은 말할 여지가 없다. 그리고 기판(1)이라던가 트랜지스터(7)에 실리콘을 사용하고 있는데 실리콘에 한정되지 않음은 물론이다.
이상과 같이 본 발명에 의하면 제1의 반도체 기판위에 메모리 커패시터를 형성하고 다시금 이 커패시터의 상부에 두터운 절연물층을 개재하여 제2의 반도체층을 마련하여 스위치용 트랜지스터로 함으로써 커패시터 부분의 면적을 크게할수가 있으며 기억장치의 미세화에 따르는 전하 축적 용량의 저하를 방지하고 정도가 높은 기억장치를 얻을 수 있다.
Claims (7)
- 복수개의 반도체 기억 기본 소자로된 반도체 기억 장치로서 각각의 저기 기본 소자는 주면이 있는 반도체 기판(1)과 전기 반도체 기판(1)의 전기 주면상에 형성되는 비교적 엷은 제1의 절연물층(2)과 전기 제1의 절연물층(2)상에 형성되는 제1도 및 제2도통 영역(4)(32)이 있는 반도체 장치로 구성되고 전기 제2의 도통 영역(32)은 전기 제1의 도전층(4)과 전기적으로 접속되는 구조가 있는 반도체 기억장치.
- 제1항에 있어서 전기 제1의 도전층(4)과 전기 제1의 절연물층(2)의 사이에 있어서 전기 제1의 도전층(4)상에 형성되는 비교적 엷은 제3의 절연물층(31)과 전기 제3의 절연물층상(31)에 형성되는 제2의 도전층(52)을 가진 반도체 기억장치.
- 제1항에 있어서 전기 제1 및 제2의 도통 영역(4)(32)이 있는 반도체 장치의 전기제 2의 도통 영역(32)과 전기 제1의 도전층(4)은 전기 제2의 절연층(5)을 관통하는 도전재료(6)에 의히여 접속되는 반도체 기억장치.
- 제1항에 있어서 전기 제1 및 제2의 도통 영역(4)(32)이 있는 반도체 장치는 게이트 영역(9)이 있는 전계 효과형 트랜지스터(7)이며 전기 기본소자의 각각은 전기 제1의 도통 영역(4)에 접속되는 제3의 도전층(8)과 전기 전계효과형 트랜지스터(7)의 전기 게이트 전극(9)에 접속되는 제4의 도전층(10)을 가진 반도체 기억장치.
- 제1항에 있어서, 전기 제1의 도전층(4)은 다 결정 반도체층 고융점금속층 고융점 금속 실리사이드층 또는 그들의 조합으로된것중 어느하나에 의하여 형성된 반도체 기억장치.
- 제1항에 있어서 전기 반도체 기판은 단결정 기판으로된 반도체 기억장치.
- 제4항에 있어서 전기 제3의 도전층(8)은 비트선이고 전계 제4의 도전층(10)은 워드선으로된 반도체 기억장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59-106838 | 1984-05-25 | ||
| JP59106838A JPS60250665A (ja) | 1984-05-25 | 1984-05-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR850008055A KR850008055A (ko) | 1985-12-11 |
| KR890004461B1 true KR890004461B1 (ko) | 1989-11-04 |
Family
ID=14443840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019850002831A KR890004461B1 (ko) | 1984-05-25 | 1985-04-26 | 반도체 기억장치 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS60250665A (ko) |
| KR (1) | KR890004461B1 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165971A (ja) * | 1986-01-17 | 1987-07-22 | Sharp Corp | ダイナミツク型半導体記憶素子 |
| JPS63265464A (ja) * | 1987-04-23 | 1988-11-01 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| JPH01264256A (ja) * | 1988-04-15 | 1989-10-20 | Agency Of Ind Science & Technol | 半導体装置 |
| JPH03218666A (ja) * | 1989-08-31 | 1991-09-26 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| US5270242A (en) * | 1989-08-31 | 1993-12-14 | Mitsubishi Denki Kabushiki Kaisha | Method for fabricatins dynamic random access memory device having a capacitor for storing impact ionization charges |
| KR0135067B1 (ko) * | 1993-03-22 | 1998-04-20 | 문정환 | 반도체 장치의 메모리셀 제조방법 및 구조 |
| JP3251778B2 (ja) * | 1993-09-27 | 2002-01-28 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51114075A (en) * | 1975-03-31 | 1976-10-07 | Fujitsu Ltd | Construction of field effect transistor |
| JPS5927562A (ja) * | 1982-08-06 | 1984-02-14 | Nec Corp | 半導体装置 |
| JPS59129461A (ja) * | 1983-01-13 | 1984-07-25 | Fujitsu Ltd | 半導体装置とその製造方法 |
-
1984
- 1984-05-25 JP JP59106838A patent/JPS60250665A/ja active Pending
-
1985
- 1985-04-26 KR KR1019850002831A patent/KR890004461B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60250665A (ja) | 1985-12-11 |
| KR850008055A (ko) | 1985-12-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR910020904A (ko) | 반도체기억장치 및 그 제조 방법 | |
| KR920020729A (ko) | 누설 전류 억제에 효과가 있는 구조를 갖는 메모리 셀을 구비하는 반도체 집적 회로 장치 및 그의 제조 방법 | |
| KR850007719A (ko) | 콘덴서 내장형 메모리셀을 갖춘 반도체 메모리장치 및 그 제조방법 | |
| KR890702254A (ko) | 집적회로 트랜치 셀 | |
| KR840007312A (ko) | 적층 캐패시터형 메모리셀을 갖춘 반도체 기억장치 | |
| KR860000716A (ko) | 다이내믹형 메모리셀과 그 제조방법 | |
| KR890013777A (ko) | 반도체 집적회로장치 및 그 제조방법 | |
| US4084108A (en) | Integrated circuit device | |
| KR850007718A (ko) | 반도체 장치 | |
| KR950015789A (ko) | 증가된 정보저장용량을 갖는 메모리셀을 구비한 메모리장치를 포함하는 반도체 집적회로장치 및 그 제조방법 | |
| KR960009182A (ko) | 반도체 메모리장치 및 그의 제조방법 | |
| KR890004461B1 (ko) | 반도체 기억장치 | |
| KR920022534A (ko) | 스태틱(static)형 반도체 기억 장치, 전계 효과 트랜지스터 및 그의 제조 방법 | |
| US3965481A (en) | Charge transfer device with J FET isolation and means to drain stray charge | |
| US4704625A (en) | Capacitor with reduced voltage variability | |
| KR850005172A (ko) | 직렬접속한 misfet와 캐파시터를 가진 반도체 집적회로 장치 | |
| US4602170A (en) | Resistive gate field effect transistor logic family | |
| US4123300A (en) | Integrated circuit process utilizing lift-off techniques | |
| JPS61220371A (ja) | 絶縁基板上ｍｏｓ形集積回路装置 | |
| KR950010087A (ko) | 하부 전극과 상부 전극 사이에 전류 노출이 없는 반도체 동작 랜덤 엑세스 메모리 셀 | |
| JPS6138620B2 (ko) | ||
| KR840000082A (ko) | 반도체 기억장치와 그 제조법 | |
| KR860007742A (ko) | 반도체기억장치 | |
| JPS60236260A (ja) | 半導体記憶装置 | |
| JPS6395657A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20001025 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |