KR950015789A - 증가된 정보저장용량을 갖는 메모리셀을 구비한 메모리장치를 포함하는 반도체 집적회로장치 및 그 제조방법 - Google Patents

증가된 정보저장용량을 갖는 메모리셀을 구비한 메모리장치를 포함하는 반도체 집적회로장치 및 그 제조방법 Download PDF

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KR950015789A
KR950015789A KR1019940030133A KR19940030133A KR950015789A KR 950015789 A KR950015789 A KR 950015789A KR 1019940030133 A KR1019940030133 A KR 1019940030133A KR 19940030133 A KR19940030133 A KR 19940030133A KR 950015789 A KR950015789 A KR 950015789A
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요시따까 다다끼
쥰 무라따
도시히로 세끼구찌
히데오 아오끼
게이조 가와끼따
히로유끼 우찌야마
미찌오 니시무라
미찌오 다나까
유지 에자끼
가즈히꼬 사이또
가쯔오 유하라
조송수
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가나이 쯔또무
가부시끼가이샤 히다찌세이사꾸쇼
윌리엄 E. 힐러
텍사스 인스트루먼츠 인코포레이티드
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Abstract

DRAM을 갖는 반도체 집적회로장치에 효율적으로 적용되는 기술에 관한 것으로서, 메모리셀 어레이의 전체영역에 있어서 과잉의 증가를 일으키지 않고 증가되어야 할 메모리셀을 구성하는 캐패시터의 영역을 가능하게 하는 기술을 제공하기 위해, 각각의 비트선도체용의 인접한2개의 메모리셀은 메모리셀 쌍 유닛구조를 형성하고, 메모리셀 쌍 유닛구조의 각각은 제1의 정보저장 캐패시터, 제1의 스위칭 트랜지스터, 제2의 스위칭 트랜지스터 및 제2의 정보저장 캐패시터를 포함하고 이들은 상기 순서대로 비트선도체의 세로방향의 비트선도체의 하나 아래에 배열되고, 트랜지스터의 각각은 기판에 형성된 한쌍의 반도체영역과 기판상의 반도체영역의 쌍 사이에 형성된 제어전극을 갖고, 제1의 트랜지스터의 반도체영역의 쌍의 하나와 제2의 트랜지스터의 반도체영역의 쌍의 하나는 그들의 경계에서 단일의 영역내에 결합되고 비트선 접속도체를 거쳐 비트선도체의 하나에 접속되고, 제1 및 제2의 트랜지스터의 게이트전극은 서로 인접한 워드선도체에 각각 접속되고, 제1 및 제2의 트랜지스터의 반도체영역 쌍의 다른 하나는 제1 및 제2의 정보저장 캐패시터에 각각 접속되어 있고, 제1의 정보저장 캐패시터와 제1의 스위칭 트랜지스터는 인접한 2개의 메모리셀중 하나늘 형성하고, 제2의 정보저장 캐패시터와 제2의 스위칭 트랜지스터는 인접한 2개의 메모리셀중 다른 하나를 형성하는 구성으로 한다.
이러한 반도체 집적회로장치 및 그 제조방법을 이용하는 것에 의해, 메모리셀의 a선 저항을 개선할 수 있고 메모리셀로 부터 출력 신호를 증가할 수 있다.

Description

증가된 정보저장용량을 갖는 메모리셀을 구비한 메모리장치를 포함하는 반도체 집적회로장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1 실시예에 따른 반도체 집적회로장치의 주요부를 도시한 평면도,
제2도A 및 제2도B는 각각 제1도의 선ⅡA-ⅡA 및 선 ⅡB-Ⅱ에 따른 단면도,
제3도는 제1도에 나타낸 반도체 집적회로장치의 주변회로영역을 도시한 부분단면도.

Claims (12)

  1. 반도체기판, 상기 기판상에 형성된 여러개의 워드선 도체와 여러개의 비트선 도체 및 상기 워드선 도체의 하나와 상기 비트선도체의 하나사이의 교차점에 각각 마련된 여러개의 메모리셀을 포함하는 반도체 메모리장치에 있어서, 각각의 비트선 도체용의 인접한 2개의 메모리셀은 메모리셀 쌍 유닛구조를 형성하고, 상기 메모리셀 쌍 유닛구조의 각각은 제1의 정보저장 캐패시터, 제1의 스위칭 트랜지스터, 제2의 스위칭 트랜지스터 및 제2의 정보저장 캐패시터를 포함하고, 이들은 상기 순서대로 상기 비트선 도체의 세로방향의 상기 비트선 도체의 하나 아래에 배열되고, 상기 트랜지스터의 각각은 상기 기판에 형성된 한쌍의 반도체영역과 상기 기판상의 반도체영역의 상기 쌍사이에 형성된 제어전극을 갖고, 전류는 트랜지스터가 상기 제어전극에 인가된 제어 신호에 응답하여 도체로 될 때 반도체영역의 상기 쌍 사이를 흐르고, 상기 제1의 트랜지스터의 반도체영역의 쌍의 하나와 상기 제2의 트랜지스터의 반도체영역의 쌍의 하나는 그들의 경계에서 단일의 영역내에 결합되고 비트선 접속도체를 거쳐 상기 비트선 도체의 하나에 접속되고, 상기 제1 및 제2의 트랜지스터의 게이트전극은 서로 인접한 워드선도체에 각각 접속되고, 상기 제1 및 제2의 트랜지스터의 반도체영역 쌍의 다른하나는 상기 제1 및 제2의 정보저장 캐패시터에 각각 접속되어 있고, 상기 제1의 정보저장 캐패시터와 상기 제1의 스위칭 트랜지스터는 상기 인접한 2개의 메모리셀중 하나를 형성하고, 상기 제2의 정보저장 캐패시터와 상기 제2의 스위칭 트랜지스터는 상기 인접한 2개의 메모리셀중 다른 하나를 형성하고, 하나의 비트선 도체 아래에 형성된 일련의 메모리셀 쌍 유닛구조는 상기 하나의 비트선 도체의 대향측의 인접한 제1 및 제2의 비트선 도체 아래에 형성된 일련의 메모리셀 쌍 유닛구조에 대해 상기 기판에 수직방향에서 본 경우 상기 인접한 제1의 비트선 도체 아래에 형성된 메모리 셀 쌍 유닛구조의 제2의 정보저장 캐패시터와 상기 인접한 제2의 비트선 도체 아래에 형성된 메모리셀 쌍 유닛구조의 제1의 정보저장 캐패시터가 상기 하나의 비트선 도체 아래에 형성된 메모리셀 쌍 유닛구조의 비트선 접속도체에 인접하게 위치되도록, 상기 비트선과 평행한 방향으로 시프트되는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 인접한 제1의 비트선 콘더터 아래에 형성된 상기 메모리셀 쌍 유닛구조의 제2의 정보 캐패시터와 상기 하나의 비트선 도체 아래에 형성된 상기 메모리셀 쌍 유닛구조의 제2의 캐패시터 사이의 간격 및 상기 인접한 제2의 비트선 도체 아래에 형성된 상기 메모리셀 쌍 유닛구조의 제1의 캐패시터와 상기 하나의 비트선도체 아래에 형성된 상기 메모리셀 쌍 유닛구조의 상기 제1의 캐패시터 사이의 간격은 설계한계에 의해 규정되는 반도체 메모리장치.
  3. 반도체기판, 상기 기판상에 형성된 여러개의 워드선 도체와 여러개의 비트선 도체 및 상기 워드선 도체의 하나와 상기 비트선도체의 하나 사이의 교차점에 각각 마련된 여러개의 메모리셀을 포함하는 반도체 메모리장치에 있어서, 각각의 비트선 도체용의 인접한 2개의 메모리셀은 메모리셀 쌍 유닛구조를 형성하고, 상기 메모리셀 쌍 유닛구조의 각각은 제1의 정보저장 캐패시터, 제1의 스위칭 트랜지스터, 제2의 스위칭 트랜지스터 및 제2의 정보저장 캐패시터를 포함하고 이들은 상기 순서대로 상기 비트선 도체의 세로방향의 상기 비트선 도체의 하나 아래에 배열되고, 상기 트랜지스터의 각각은 상기 기판에 형성된 한쌍의 반도체영역과 상기 기판상의 반도체영역의 상기 쌍 사이에 형성된 제어전극을 갖고, 전류는 트랜지스터가 상기 제어전극에 인가된 제어신호에 응답하여 도통될 때 반도체영역의 상기 쌍 사이를 흐르고, 상기 제1의 트랜지스터의 반도체영역의 쌍의 하나와 상기 제2의 트랜지스터의 반도체영역의 쌍의 하나는 그들의 경계에서 단일의 영역내에 결합되고 비트선 접속도체를 거쳐 상기 비트선 콘턱터의 하나에 접속되고, 상기 제1 및 제2의 트랜지스터의 상기 제1의 정보저장 캐패시터와 상기 제1의 스위칭 트랜지스터는 상기 인접한 2개의 메모리셀중 하나를 형성하고, 상기 제2의 정보저장 캐패시터와 상기 제2의 스위칭 트랜지스터는 상기 인접한 2개의 메모리셀중 다른 하나를 형성하고, 하나의 비트선 도체 아래에 형성된 일련의 메모리셀 쌍 유닛구조는 상기 하나의 비트선 도체의 대향측의 인접한 제1 및 제2의 비트선 도체 아래에 형성된 일련의 메모리셀 쌍 유닛구조에 대해 시프트되어, GK나의 비트선 도체 아래에 형성된 하나의 메모리셀쌍 유닛구조에 있어서의 제1의 트랜치스터의 제어전극에 접속된 상기 인접한 워드선 도체의 하나는 상기 인접한 제1의 비트선 도체 아래에 형성된 하나의 메모리셀 쌍 유닛구조에 있어서의 제2의 트랜지스터의 제어전극에 또한 접속되고, 상기 하나의 비트선 도체 아래에 형성된 하나의 메모리셀쌍 유닛구조에 있어서의 제2의 트랜지스터의 제어전극에 접속된 상기 인접한 워드선 도체의 다른 하나는 상기 인접한 제2의 비트선 도체 아래에 형성된 하나의 메모리셀 쌍 유닛구조에 있어서의 제1의 트랜지스터의 제어전극에 또한 접속되는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 제1 및 제2의 트랜지스터의 각각의 상기 반도체영역의 쌍은 상기 기판의 소자형성영역에 형성되고, 상기 제1 및 제2의 정보저장 캐패시터는 상기 메모리셀 쌍 유닛구조의 각각의 상기 제1 및 제2의 스위칭 트랜지스터 상에 각각 형성되고, 메모리셀 쌍 유닛구조의 제1 및 제2의 스위칭 트랜지스터의 제1 및 제2의 반도체영역에 있어서 상기 기판의 소자의 형성영역의 각각의 세로방향은 소정의 기울기 방향으로 대응하는 비트선 도체와 평행하지 않온 반도체 메모리장치.
  5. 주면을 갖는 반도체기판을 마련하는 스텝, 소자형성영역을 규정하기 위해 반도체기판의 상기 주면에 전계분리막을 형성하는 스텝, 반도체기판의 주면에서 상기 전계분리막 아래로 연장하는 채널스토퍼를 형성하도록 상기 반도체기판의 상기 주면으로 분순물을 선택적으로 주입하는 스텝 및 반도체기판의 상기 주면의 상기 소자형성영역에 회로소자를 형성하는 스텝을 포함하는 반도체장치의 제조방법.
  6. 반도체 메모리셀 어레이 및 상기 메모리셀 어레이에 대해 주변회로를 포함하고, 상기 메모리셀 어레이는 반도체기판상에 형성된 여러개의 워드선 도체와 여러개의 비트선 도체를 갖고, 여러개의 메모리셀은 각각 상기 워드선 도체의 하나와 상기 비트선 도체의 하나 사이의 교차점에 마련되고, 메모리셀의 각각은 비트선 도체의 하나아래에 형성된 정보저장 캐패시터와 스위칭 트랜지스터를 포함하고, 상기 트랜지스터는 상기 저장 캐패시터의 하나와 상기 비트선 도체의 하나에 접속된 반도체영역 및 상기 워드선 도체의 하나에 접속된 제어전극을 갖는 반도체장치의 제조방법에 있어서, 주면을 갖는 반도체기판을 마련하는 스텝, 소자형성영역을 규정하기 위해 반도체기판의 상기 주면에 전계분리막을 형성하는 스텝, 반도체기판의 주면에서 상기 전계분리막 아래로 연장하는 채널스토퍼를 형성하도록 상기 반도체기판의 상기 주면으로 불순물을 선택적으로 주입하는 스텝, 반도체기판의 상기 주면의 소자형성영역중 제1의 영역에 스위칭 트랜지스터를 형성하고 메모리셀을 완성하기 위해 상기 제1의소자형성영역상에 정보저장 캐패시터를 형성하는 스텝, 반도체기판의 상기 주면의 상기 소자형성영역중 제2의 영역에 상기 주변회로용의 소자를 형성하는 스텝, 상기 주변회로용의 상기 소자와 상기 스위칭 트랜지스터를 덮는 제1의 절연막을 형성하는 스텝, 각각의 스위칭 트랜지스터의 반도체영역의 하나를 노출하도록 상기 제1의 절연막에 제1의 접촉홀을 형성하고 상기 제1의 접촉홀에 도프된 반도체막의 도프된 반도체로 충진되도록 상기 기판상에 도프된 반도체막을 형성하는 스텝, 상기 도프된 막이 상기 제1의 접촉홀에만 남도록 상기 도프된 반도체막을 백 에칭하는 스텝, 상기 제1의 접촉홀내의 상기 도프된 반도체에서 각각의 스위칭 트랜지스터의 상기 하나의 반도체영역으로 불순물을 확산하는 스텝, 상기 제1의 절연막, 상기 제1의 접촉홀내의 상기 도프된 반도체와 상기 주변 회로용의 상기 소자가 금속막으로 덮히도록 상기 주변회로용의 상기 소자가노출되게 상기 제1의 절연막내에 제2의 접촉홀로 형성하고 상기 기판상에 금속막을 형성하는 스텝 및 상기 제1의 접촉홀내의 상기 도프된 반도체를 거쳐 상기 스위칭 트랜지스터에 전기적으로 접속된 상기 비트선 도체를 형성하고 상기 주변회로용의 상기 소자에 대해 제1의 레벨배선 도체를 형성하도록, 상기 금속막을 패터닝하는 스텝을 포함하는 반도체장치의 제조방법.
  7. 반도체 메모리셀 어레이 및 상기 메모리셀 어레이에 대해 주변회로를 포함하고, 상기 메모리셀 어레이는 반도체기판상에 형성된 여러개의 워드선 도체와 여러개의 비트선 도체를 갖고, 여러개의 메모리셀은 각각 상기 워드선 도체의 하나와 상기 비트선 도체의 하나 사이의 교차점에 마련되고, 메모리셀의 각각은 비트선 도체의 하나 아래에 형성된 정보저장 캐패시터와 스위칭 트랜지스터를 포함하고, 상기 트랜지스터는 상기 저장 캐패시터의 하나와 상기 비트선 도체의 하나에 접속된 반도체영역 및 상기 워드선 도체의 하나에 접속된 제어전극을 각각 갖는 반도체장치의 제조방법에 있어서, 주면을 갖는 반도체기판을 마련하는 스텝, 소자형성영역을 규정하기 위해 반도체기판의 상기 주면에 전계분리막을 형성하는 스텝, 반도체기판의 주면에서 상기 전계분리막 아래로 연장하는 채널스토피를 형성하도록 상기 반도체기판의 상기 주면으로 불순물을 선택적으로 주입하는 스텝, 반도체기판의 상기 주면의 상기 소자형성영역중 제1의 영역에 스위칭 트랜지스터를 형성하고 메모리셀을 완성하기 위해 상기 제1의 소자형성영역상에 정보저장 캐패시터를 형성하는 스텝, 반도체기판의 상기 주면의 상기 소자형성영역중 제2의 영역에 상기 주변회로용의 소자를 형성하는 스텝, 상기 주변회로용의 상기 소자와 상기 스위칭 트랜지스터를 덮은 제1의 질연막을 형성하는 스텝, 각각의 스위칭 트랜지스터의 반도체영역의 하나를 노출하도톡 상기 제1의 절연막에 제1의 접촉홀을 형성하고 상기 제1의 접촉홀에 도프된 반도체막의 도프된 반도체로 충진되도록 상기 제1의 접촉홀로 상기 기판상에 도프된 반도체막을 형성하는 스텝, 상기 제1의 접촉홀내의 상기 도프된 반도체에서 각각의 스위칭 트랜지스터의 상기 하나의 반도체영역으로 불순물을 확산하는 스텝, 상기 도프된 반도체막과 상기 주변회로용의 상기 소자가 금속막으로 덮히도록, 상기 주변회로용의 상기 소자가노출되게 상기 제1의 절연막내에 제2의 접촉홀로 형성하고 상기 기판상에 금속막을 형성하는 스텝 및 상기 스위칭 트랜지스터에 전기적으로 접속된 상기 비트선 도체를 형성하고 상기 주변회로용의 상기 소자에 대해 제1의 레벨배선 도체를 형성하도록, 상기 금속막과 상기 도프된 반도체막을 패터닝하는 스텝을 포함하는 반도체장치의 제조방법.
  8. 반도체 메모리셀 어레이를 포함하고, 상기 메모리셀 어레이는 반도체기판상에 형성된 여러개의 워드선 도체와 여러개의 비트선 도체를 갖고, 여러개의 메모리셀은 각각 상기 워드선 도체의 하나와 상기 비트선 도체의 하나 사이의 교차점에 마련되고, 메모리셀의 각각은 비트선 도체의 하나 아래에 형성된 적층의 흰구조의 정보지장 캐패시터와 스위칭 트랜지스터를 포함하고, 상기 트랜지스터는 상기 저장 캐패시터의 하나와 상기 비트선 도체의 하나에 접속된 반도체 영역 및 상기 워드선 도체의 하나에 접속된 제어전극을 각각 갖는 반도체장의 제조방법에 있어서, 주면을 갖는 반도체기판을 마련하는 스텝. 소자형성영역을 규정하기 위해 반도체기판의 상기 주면에 전계분리막을 형성하는 스텝, 반도체기판의 주면에서 상기 전계분리막 아래로 연장하는 채널스토퍼를 형성하도록 상기 반도체기판의 상기 주면으로 불순물을 선택적으로 주입하는 스텝, 반도체기판의 상기 주면의 상기 소자형성 영역중 제1의 영역에 스위칭 트랜지스터를 형성하는 스텝, 상기 스위칭 트랜지스터를 덮는 제1의 절연막을 형성하는 스텝 각각의 스위칭 트랜지스터의 반도체 영역의 하나를 노출하도록 상기 제1의 절연막내에 제1의 접촉홀을 형성하고 상기 제1의 접촉홀에 상기 제1의 도전막의 도체로 충진되도록, 상기 기판상에제1의 도전막을 형성하는 스텝, 상기 제1의 도전막을 패터닝하여 적층된 흰구조의 상기 정보저장 캐패시터의 제1의 휜을 형성하는 스텝, 상기 제1의 휜이 상기 절연베이스막으로 덮혀지게 상기 기판상에 절연막을 형성하는 스텝, 상기 절연베이스막의 상면을 평탄화하는 스텝, 상기 평탄화된 절연베이스막상에 적어도 하나의 제2의 도전막을 형성하는 스텝, 상기 제1의 휜의 부분이 노출하도록 상기 제2의 도전막에 접촉홀을 형성하는 스텝, 상기 제2의 도전막내에 상기 접촉홀의 벽이 제3의 도전막의 도체로 덮혀지게 상기 도전막상에 상기 제3의 도전막을 형성하는 스텝, 제2 및 제3의 도전막은 패터닝하여 상기 제1의 휜에 전기적으로 접속된 다른 휜을 형성하는 스텝, 상기 제1, 제2 및 제3의 휜의 표면이 상기 캐패시터의 제1의 플레이트로서 기능하는 상기 캐패시터 질연막 상기 제1 및 다른 휜으로 덮여지게 상기 기판상에 캐패시터 절연막을 형성하는 스텝, 상기 캐폐시터 절연막을 패터닝하는 스텝, 상기 패턴된 캐패시터 절연막의 제4의 도체로 덮혀지게 상기 기판상에 제4의 도체를 형성하는 스텝 및 상기 캐패시터의 제2의 캐패시터 플레이트를 형성하도록 상기 제4의 도체를 패터닝하는 스텝을 포함하는 반도체장치의 제조방법.
  9. 제8항에 있어서, 상기 제1의 도전막은 도프된 실리콘으로 이루어지고, 도프된 실리콘의 상기 제1의 도전막이 형성된 후 상기 제1의 도전막의 상기 패터닝전에 도프된 실리콘의 상기 제1의 도전막에 불순물을 발생시켜 각각의 스위칭 트랜지스터의 상기 반도체영역의 상기 하나로 확산하도록 반도체기판은 어닐링되는 반도체장치의 제조방법.
  10. 반도체 메모리셀 어레이를 포함하고, 상기 메모리셀 어레이는 반도체기판상에 형성된 여러개의 워드선 도체와 여러개의 비트선 도체를 갖고, 여러개의 메모리셀은 각각 상기 워드선 도체의 하나와 상기 비트선 도체의 하나 사이의 교차점에 마련되고, 메모리셀의 각각은 비트선 도체의 하나 아래에 형성된 적층의 휜구조의 정보저장 캐패시터와 스위칭 트랜지스터를 포함하고, 상기 트랜지스터는 상기 저장 캐패시터의 하나와 상기 비트선 도체의 하나에 접속된 반도체 영역 및 상기워드선 도체의 하나에 접속된 게이트전극을 각각 갖는 반도체장치의 제조방법에 있어서, 주면을 갖는 반도체기판을 마련하는 스텝, 소자형성영역을 규정하기 위해 반도체기판의 상기 주면에 전계분리막을 형성하는 스텝, 반도체기판의 주면에서 상기 전계분리막 아래로 연장하는 채널스토퍼를 형성하도록 상기 반도체기판의 상기 주면으로 불순물을 선택적으로 주입하는 스텝, 반도체기판의 상기 주면에 소자형성영역의 제1의 영역에 스위칭 트랜지스터를 형성하는 스텝, 상기 스위칭 트랜지스터들 덮은 제1의 절연막을 형성하는 스텝, 상기 제1의 절연막상에 보호막을 형성하는 스텝, 상기 보호막상에 상기 보호막과 다른 에칭레이트를 갖는 제2의 절연막을 형성하는 스텝, 각각의 스위칭 트랜지스터의 반도체영역의 하나를 노출하도록 상기 제1의 절연막, 상기 보호막 및 상기 제2의 절연막에 제1의 접촉홀을 형성하고 상기 제1의 접촉홀이 상기 제1의 도전막의 도체로 충진되게 상기 기판상에 제1의 도전막을 형성하는 스텝, 상기 제1의 도전막의 상면을 평탄화하는 스텝, 상기 평탄화된 제1의 도전막상에 적어도 하나의 제2의 도전막을 형성하는 스텝, 각각의 스위칭 트랜지스터의 상가 반도체영역의 상기 하나상에 상기 제1의 도전막의 일부분을 노출하도록 상기 제2의 도전막에 제2의 접촉홀을 형성하는 스텝, 상기 제2의 도전막내에 상기 제2의 접촉홀의 벽이 제3의 도전막의 도체로 덮혀지게 상기 제2의 도전막상에 제3의 도전막을 형성하는 스텝, 상기 보호막이 에칭스토퍼로서 사용되어 상기 제2의 절연막, 상기 제1의 도전막, 상기 제2의 도전막 및 상기 제3의 도전막을 패터닝하여, 적층된 휜구조의 상기 캐패시터의 상기 제1의 휜에 전기적으로 접속되는 제1의 휜과 다른 휜을 형성하는 스텝, 상기 제1, 제2 및 제3의 휜의 표면이 상기 캐패시터의 제1의 플레이트로서 기능하는 상기 캐패시터 절연막, 상기 제1 및 다른 휜으로 덮혀지게 상기 기판상에 캐패시터 절연막을 형성하는 스텝, 상기 캐패시터 절연막을 패터닝하는 스텝, 상기 패터닝된 캐패시터 절연막이 상기 제4의 도체로 덮혀지게 상기 기판상에 제4의 도체를 형성하는 스텝 및 상기 캐패시터의 제2의 플리이트를 형성하도록 상기 제4의 도체를 패터닝하는 스텝을 포함하는 반도체장치의 제조방법.
  11. 제1O항에 있어서, 상기 제1의 도전막은 도프된 실리콘으로 이루어지고, 도프된 실리콘의 상기 제1의 도전막이 형성된 후 상기 제1의 도전막의 상기 평탄화전에 도프된 실리콘의 상기 제1의 도전막에 불순물을 발생시켜 각각의 스위칭 트랜지스터의 상기 반도체영역의 상기 하나로 확산하도록 반도체기판은 어닐링되는 반도체장치의 제조방법.
  12. 반도체 메모리셀 어레이를 포함하고, 상기 메모리셀 어레이는 반도체기판상에 형성된 여러개의 워드선 체제와 여러개의 비트선 도체를 갖고, 여러개의 메모리셀은 각각 상기 워드선 도체의 하나와 상기 비트선 도체의 하나 사이의 교차점에 마련되고, 메모리셀의 각각은 비트선 도체의 하나 아래에 형성된 적층의 휜구조의 정보저장 캐패시터와 스위칭 트랜지스터를 포함하고, 상기 트랜지스터는 상기 저장 캐패시터의 하나와 상기 비트선 도체의 하나에 접속된 반도체 영역 및 상기 워드선 도체의 하나에 접속된 게이트전극을 각각 갖는 반도체장치의 제조방법에 있어서, 주면을 갖는 반도체기판을 마련하는 스텝 소자형성영역을 분리하기 위해 반도체기판의 상기 주면에 전계분리막을 형성하는 스텝, 반도체기판의 주면예서 상기 전계분리막 아래로 연장하는 채널스토퍼를 형성하도록 상기 반도체기판의 상기 주면으로 불순물을 선택적으로 주입하는 스탬, 반도체기판의 상기 주면에 소자형성영역의 제1의 영역에 스위칭 트랜지스터를 형성하는 스텝 상기 스위칭 트랜지스터를 덮은 제1의 절연막을 형성하는 스텝 각각의 스위칭 트랜지스터의 반도체영역의 하나를 노출하도록 상기 제1의 절연막내에 제1의 접촉홀을 형성하고 상기 제1의 접촉홀이 상기 제1의 도전막의 도체로 충진되게 상기 기판상에 제1의 도전막을 형성하는 스텝, 상기 제1의 도전막의 상면을 평탄화하는 스텝, 상기 평탄화된 제1의 도전막상에 적어도 하나의 제2의 도전막을 형성하는 스텝, 각 스위칭 트랜지스터의 상기 반도체영역중 상기 하나상에 상기 제1의 도전막의 일부분을 노출하도록 상기 제2의 도전막에 제2의 접촉홀을 형성하는 스텝, 상기 제2의 도전막내에 상기 제2의 접촉홀의 벽이 제3의 도전막의 도체로 덮혀지게 상기 제2의 도전막상에 제3의 도전막을 형성하는 스텝, 상기 제1의 도전막이 에칭스토퍼로서 사용되어 상기 제2 및 제3의 도전막을 패터닝하여 적층된 휜구조의 상기 캐패시터의 제1의 휜이외의 휜을 형성하는 스텝, 상기 제1의 휜 이외의 상기 휜에 전기적으로 접속된 상기 제1의 휜을 형성하도록 상기 제1의 도전막을 폐터닝하는 스텝, 상기 제1, 제2 및 제3의 휜의 표면이 상기 캐패시터의 제1의 플레이트로서 기능하는 상기 캐패시터 절연막, 상기 제1 및 다른 휜으로 덮혀지게 상기 기판상에 캐패시터 절연막을 형성하는 스텝, 상기 캐패시터 절연막을 패터닝하는 스텝, 상기 패터닝된 캐패시터 절연막이 제4의 도체로 덮혀지게 상기 기판상에 제4의 도체를 형성하는 스텝 및 상기 캐패시터의 제2의 플리이트를 형성하도록 상기 제4의 도체를 패터닝하는 스텝을 포함하는 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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