JP2003332466A - 半導体装置 - Google Patents

半導体装置

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JP2003332466A
JP2003332466A JP2002143242A JP2002143242A JP2003332466A JP 2003332466 A JP2003332466 A JP 2003332466A JP 2002143242 A JP2002143242 A JP 2002143242A JP 2002143242 A JP2002143242 A JP 2002143242A JP 2003332466 A JP2003332466 A JP 2003332466A
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Japan
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region
semiconductor
insulating film
type
semiconductor device
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JP2002143242A
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Shunji Kubo
俊次 久保
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】 【課題】 周辺回路領域でトランジスタの駆動能力が高
い半導体装置を得る。 【解決手段】 周辺回路領域６３は、半導体基板５０に
形成された第２半導体領域９と、第１のゲート絶縁膜１
３よりも薄い厚みを有する第２のゲート絶縁膜１２と、
第２のゲート絶縁膜１２上に形成された第２のゲート電
極１５と、第２のゲート電極１５の両側で第２半導体領
域９に形成され、第１導電型の不純物がドープされたソ
ースおよびドレイン領域３１とを含む。ソースおよびド
レイン領域３１は、相対的に第１導電型の不純物濃度が
小さいｐ型低濃度不純物領域２９と、相対的にｐ型不純
物濃度が大きいｐ型高濃度不純物領域３０とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に、メモリセル領域を有する半導体装置に関する
ものである。
【０００２】
【従来の技術】従来、高集積化が可能な半導体装置とし
て、ＤＲＡＭ（Dynamic Random Access Memory）が知ら
れている。このＤＲＡＭの構成は、たとえば特開２００
１−１８５７０５号に記載されている。図２４は、上記
公報に開示された、従来のＤＲＡＭの断面図である。図
２４を参照して、従来のＤＲＡＭでは、メモリセル領域
１３１と周辺回路領域１３２とを有する半導体基板１０
１の表面にフィールド酸化膜１０２が形成されている。
フィールド酸化膜１０２に囲まれた領域が能動領域であ
り、この能動領域にソースおよびドレイン領域１０８が
形成されている。ソースおよびドレイン領域１０８の間
には、ゲート酸化膜１０３および１０４を介在させてゲ
ート電極１０５および１０６が形成されている。
【０００３】ゲート電極１０５および１０６を覆うよう
に層間絶縁膜１０９が形成されている。層間絶縁膜１０
９には、ソースおよびドレイン領域１０８に達するコン
タクトホール１１０が形成されている。コンタクトホー
ル１１０を埋込むようにキャパシタの下部電極１１１が
形成されている。キャパシタの下部電極１１１上に誘電
体膜１１２が形成されている。誘電体膜１１２上にキャ
パシタの上部電極１１３が形成されている。
【０００４】層間絶縁膜１０９上には上部電極１１３を
覆うように別の層間絶縁膜１１４が形成されている。層
間絶縁膜１１４および１０９には、ソースおよびドレイ
ン領域１０７に達するコンタクトホール１１５が形成さ
れている。コンタクトホール１１５を充填するように層
間絶縁膜１１４上にビット線１１６が形成されている。
【０００５】層間絶縁膜１１４上には、別の層間絶縁膜
１１７が形成されている。層間絶縁膜１１７、１１４お
よび１０９には、ソースおよびドレイン領域１０８に達
するコンタクトホール１１８が形成されている。コンタ
クトホール１１８にはタングステンポリサイドのような
プラグ１１９が埋込まれている。プラグ１１９に接触す
るように層間絶縁膜１１７上に配線層１２０が形成され
ている。配線層１２０を覆うように層間絶縁膜１１７上
に層間絶縁膜１２１が形成されている。
【０００６】メモリセル領域１３１では、電界効果型ト
ランジスタとキャパシタが設けられており、周辺回路領
域１３２では、電界効果型トランジスタが設けられてい
る。メモリセルトランジスタでのゲート酸化膜１０３の
厚みは周辺回路領域１３２のゲート酸化膜１０４の厚み
よりも厚い。これにより、メモリセル領域１３１のカッ
トオフリークなどの性能を向上させるとともに、周辺回
路領域１３２のトランジスタの駆動力を高めることがで
きる。
【０００７】
【発明が解決しようとする課題】近年、ＤＲＡＭにおい
ても、周辺回路領域でのトランジスタの駆動能力の向上
が求められている。しかしながら、従来のＤＲＡＭで
は、周辺回路領域でのトランジスタの高速化が困難であ
るという問題があった。
【０００８】そこで、この発明は上述のような問題点を
解決するためになされたものであり、周辺回路領域で駆
動能力が高いトランジスタが形成された半導体装置を提
供することを目的とする。
【０００９】
【課題を解決するための手段】この発明に従った半導体
装置は、主表面を有する半導体基板と、半導体基板の上
に形成されたメモリセル領域と、半導体基板の上に形成
された周辺回路領域とを備える。メモリセル領域は、半
導体基板に形成された第１導電型の第１半導体領域と、
第１半導体領域上に位置するように主表面の上に形成さ
れた第１のゲート絶縁膜と、第１のゲート絶縁膜上に形
成された第１のゲート電極とを含む。周辺回路領域は、
半導体基板に形成された第２導電型の第２半導体領域
と、第２半導体領域上に位置するように主表面の上に形
成され、第１のゲート絶縁膜よりも薄い厚みを有する第
２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成
された第２のゲート電極と、第２のゲート電極の両側で
第２半導体領域に形成され、第１導電型の不純物がドー
プされたソースおよびドレイン領域とを含む。ソースお
よびドレイン領域は、相対的に第１導電型の不純物濃度
が小さい低濃度不純物領域と、相対的に第１導電型の不
純物濃度が大きい高濃度不純物領域とを含む。
【００１０】このように構成された、この発明に従った
半導体装置では、周辺回路領域において、ソースおよび
ドレイン領域が、いわゆるＬＤＤ（ライトドープトドレ
イン）構造となることにより、周辺回路領域でのトラン
ジスタの駆動能力を高めることができる。
【００１１】また好ましくは、周辺回路領域は、第１導
電型の第３半導体領域をさらに備える。第１導電型の第
１および第３半導体領域の各々は、半導体基板に第１導
電型の不純物を同一工程で注入することにより形成され
る。この場合、周辺回路領域の第３半導体領域上にさら
に別のトランジスタを形成することができる。さらに、
その第３半導体領域を製造する工程は、第１半導体領域
を製造する工程と同一工程で製造されるため、製造工程
を増加させることなく第３半導体領域を得ることができ
る。
【００１２】また好ましくは、半導体装置は、第１半導
体領域に接触するように形成された第２導電型のボトム
ウェル領域をさらに備える。この場合、ボトムウェル領
域が存在することで半導体基板と第１導電型の第１半導
体領域とを分離することができる。
【００１３】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照して説明する。なお、以下の説明にお
いて同一または相当する部分には同一の参照番号を付
し、その説明を繰返さない。
【００１４】（実施の形態１）図１は、この発明の実施
の形態１に従った半導体装置の断面図である。図１を参
照して、この発明に従った半導体装置（ＤＲＡＭ）６０
は、主表面５０ｆを有する半導体基板５０と、半導体基
板５０上に形成されたメモリセル領域６４と、半導体基
板５０の上に形成された周辺回路領域６３とを備える。
メモリセル領域６４は、半導体基板５０に形成された第
１導電型としてのｐ型の第１半導体領域５と、第１半導
体領域５上に位置するように主表面５０ｆの上に形成さ
れた第１のゲート絶縁膜１３と、第１のゲート絶縁膜１
３上に形成された第１のゲート電極１４とを含む。周辺
回路領域６３は、半導体基板５０に形成された第２導電
型としてのｎ型の第２半導体領域９と、第２半導体領域
９上に位置するように主表面５０ｆの上に形成され、第
１のゲート絶縁膜１３よりも薄い厚みを有する第２のゲ
ート絶縁膜１２と、第２のゲート絶縁膜１２上に形成さ
れた第２のゲート電極１５と、第２のゲート電極１５の
両側で第２半導体領域９に形成され、第１導電型の不純
物がドープされたソースおよびドレイン領域３１を含
む。ソースおよびドレイン領域３１は、相対的に第１導
電型の不純物濃度が小さいｐ型低濃度不純物領域２９
と、相対的に第１導電型の不純物濃度が大きいｐ型高濃
度不純物領域３０とを含む。
【００１５】半導体装置６０は、第１半導体領域５に接
触するように形成された第２導電型のボトムウェル領域
３をさらに備える。
【００１６】半導体基板５０は、シリコン基板により構
成され、主表面５０ｆを有する。半導体基板５０上に
は、メモリセル領域６４と、そのメモリセル領域６４を
制御する周辺回路領域６３とが形成されている。周辺回
路領域６３は、ｎ型のＭＯＳ（金属酸化物半導体）トラ
ンジスタが形成されるＮＭＯＳ領域６１と、ｐ型のＭＯ
Ｓトランジスタが形成されるＰＭＯＳ領域６２とを含
む。
【００１７】半導体基板５０内には、ｎ型不純物である
リンなどがドープされたボトムウェル領域３が形成され
ている。ボトムウェル領域３に接触するようにｐ型ウェ
ル領域である第１半導体領域５が形成されている。
【００１８】半導体基板５０の主表面５０ｆには、互い
に距離を隔てて複数個の分離酸化膜１が形成されてい
る。複数の分離酸化膜１の間には第１半導体領域５、第
２半導体領域９および第３半導体領域７および第４半導
体領域５９がそれぞれ形成されている。第１半導体領域
５は、ｐ型不純物が深く注入されることにより形成され
たｐ型ウェル領域であり、ボトムウェル領域３に接触す
る。
【００１９】第２半導体領域９は、半導体基板５０にｎ
型不純物が注入されて形成されたｎ型ウェル領域であ
る。第３半導体領域７は、ｐ型不純物が半導体基板５０
に浅く注入することにより形成されたｐ型ウェル領域で
ある。第４半導体領域５９は、半導体基板５０にｎ型不
純物が注入されて形成されたｎ型ウェル領域である。
【００２０】第１および第４半導体領域５および５９は
メモリセル領域６４に形成される。第２半導体領域９は
ＰＭＯＳ領域６２に形成され、第３半導体領域７はＮＭ
ＯＳ領域６１に形成される。
【００２１】主表面５０ｆ上にはメモリセル領域６４に
おいてシリコン酸化膜により構成される第１のゲート絶
縁膜１３が形成されている。第１のゲート絶縁膜１３上
には第１のゲート電極１４が形成されている。第１のゲ
ート電極１４はドープトポリシリコン層１４ａと、タン
グステンシリサイド層１４ｂとにより構成される。タン
グステンシリサイド層１４ｂ上にはシリコン酸化膜１６
とシリコン窒化膜１７とが積層されている。
【００２２】第１のゲート絶縁膜１３、第１のゲート電
極１４、シリコン酸化膜１６およびシリコン窒化膜１７
の側面には、シリコン窒化膜により形成されるサイドウ
ォールスペーサ１８が設けられている。
【００２３】隣り合う第１のゲート電極１４の間にはｎ
型低濃度不純物領域２７が形成されている。ｎ型低濃度
不純物領域２７と、第１ゲート電極１４とが電界効果型
トランジスタを構成している。
【００２４】第１のゲート電極１４を覆うように層間絶
縁膜３５が形成されている。層間絶縁膜３５にはｎ型低
濃度不純物領域２７に達するコンタクトホール３５ｈが
形成されている。コンタクトホール３５ｈを充填するよ
うにドープトポリシリコンからなるプラグ１９が設けら
れている。プラグ１９はｎ型低濃度不純物領域２７に接
触している。
【００２５】周辺回路領域６３のうちＮＭＯＳ領域６１
およびＰＭＯＳ領域６２では第２のゲート絶縁膜１２が
形成されている。第２のゲート絶縁膜１２上には、第２
のゲート電極１５が形成されている。第２のゲート電極
１５は、ドープトポリシリコン層１５ａと、タングステ
ンシリサイド層１５ｂとにより構成される。第２のゲー
ト電極１５上には、シリコン酸化膜１６およびシリコン
窒化膜１７が積層されており、これらの側壁にはサイド
ウォールスペーサ１８が形成されている。第２のゲート
絶縁膜の厚みは、第１のゲート絶縁膜の厚みより薄い。
【００２６】ＮＭＯＳ領域６１では、ゲート電極１５の
両側で第３半導体領域７に１対のｎ型ソースおよびドレ
イン領域３２が形成されている。ソースおよびドレイン
領域３２はｎ型不純物の濃度が相対的に小さいｎ型低濃
度不純物領域２７と、ｎ型不純物の濃度が相対的に高い
ｎ型高濃度不純物領域２８とを有する。半導体基板５０
の主表面５０ｆ上には層間絶縁膜３５および３６が堆積
されている。
【００２７】ＰＭＯＳ領域６２ではゲート電極１５の両
側で第２半導体領域９にｐ型のソースおよびドレイン領
域３１が形成されている。ソースおよびドレイン領域３
１は、ｐ型不純物の濃度が相対的に低いｐ型低濃度不純
物領域２９と、ｐ型不純物濃度が相対的に大きいｐ型高
濃度不純物領域３０とを備える。
【００２８】コンタクトホール３６ｈはソースおよびド
レイン領域３１および３２に達している。層間絶縁膜３
５上に別の層間絶縁膜３６が形成されている。層間絶縁
膜３６のメモリセル領域ではコンタクトホール３６ｉが
形成されている。コンタクトホール３６ｉはプラグ１９
に達している。コンタクトホール３６ｉを充填するよう
に層間絶縁膜３６上にビット線２０ａが形成されてい
る。ビット線２０ａを覆うようにさらに別の層間絶縁膜
３７が形成されている。
【００２９】層間絶縁膜３７および３６には、プラグ１
９に達するコンタクトホール３７ｈが形成されている。
コンタクトホール３７ｈを充填するようにドープトポリ
シリコンからなるプラグ２１が設けられている。
【００３０】層間絶縁膜３７上にはエッチングストッパ
としてのシリコン窒化膜３８が設けられている。シリコ
ン窒化膜３８上には、層間絶縁膜３９が形成されてい
る。層間絶縁膜３９およびシリコン窒化膜３８にはコン
タクトホール３９ｈが形成されている。コンタクトホー
ル３９ｈはプラグ２１、層間絶縁膜３８および３７に達
するようにコンタクトホール３９ｈが設けられている。
【００３１】コンタクトホール３９ｈの壁面に沿うよう
にキャパシタの下部電極２２が設けられている。下部電
極２２はドープトポリシリコンからなるプラグ２１に直
接接触している。下部電極２２上にはタンタルオキサイ
ドからなる誘電体膜２３が形成されている。誘電体膜２
３上にはキャパシタの上部電極２４が形成されている。
上部電極２４は窒化チタンを含む。
【００３２】周辺回路領域６３では層間絶縁膜３６およ
び３５にコンタクトホール３６ｈが形成されている。コ
ンタクトホール３６ｈを充填するようにビット線２０ｂ
が設けられている。また層間絶縁膜４０、３９および３
７ならびにシリコン窒化膜３８にはコンタクトホール４
０ｈが設けられる。コンタクトホール４０ｈを充填する
ようにタングステンなどの高融点金属からなるプラグ２
５が設けられる。プラグ２５に接触するように層間絶縁
膜４０上に配線２６が形成されている。配線２６は窒化
チタンとアルミニウムと窒化チタンとの積層構造とさ
れ、アルミニウムの上下が窒化チタンで挟まれた構造と
なっている。
【００３３】次に、図１に示す半導体装置６０の製造方
法について説明する。図２〜図２０は、図１で示す半導
体装置の製造方法を説明する断面図である。図２を参照
して、半導体基板５０の主表面５０ｆを部分的にトレン
チ溝を形成後、絶縁膜を充填することにより分離酸化膜
１を形成する。主表面５０ｆ上にレジストパターン２を
形成し、レジストパターン２をマスクとしてメモリセル
領域６４に矢印７１で示す方向にリンなどのｎ型不純物
を高エネルギで注入する。これにより、下面分離層とし
てのｎ型のボトムウェル領域３を形成する。
【００３４】図３を参照して、主表面５０ｆ上にレジス
トパターン４を形成する。レジストパターン４は、メモ
リセル領域６４のうちトランジスタが形成される領域の
みを露出させる。このレジストパターン４をマスクとし
て矢印７２で示す方向からボロンなどのｐ型不純物を半
導体基板５０に注入する。このとき、リフレッシュ特性
向上のために比較的高いエネルギで注入する。これによ
りｐ型ウェル領域である第１半導体領域５を形成する。
【００３５】図４を参照して、ＮＭＯＳ領域６１を露出
させるレジストパターン６を主表面５０ｆ上に形成す
る。レジストパターン６をマスクとして半導体基板５０
に矢印７３で示す方向からボロンなどのｐ型不純物を注
入する。このとき、トランジスタ特性向上のため、具体
的には寄生容量を低減するため、比較的低いエネルギで
注入する。これによりｐ型ウェル領域である第３半導体
領域７を形成する。
【００３６】図５を参照して、メモリセル領域６４の一
部分とＰＭＯＳ領域６２とを露出させるようにレジスト
パターン８を形成する。レジストパターン８が露出させ
るメモリセル領域６４の部分は、メモリセルのバックバ
イアスのための固定領域である。このレジストパターン
８をマスクとして矢印７４で示す方向からリン、砒素な
どのｎ型不純物を半導体基板５０に注入する。これによ
り第２および第４半導体領域９および５９を形成する。
第２および第４半導体領域９および５９はｎ型ウェル領
域により構成される。
【００３７】図６を参照して、主表面５０ｆ全体に所定
の厚みを有するシリコン酸化膜１０を形成する。
【００３８】図７を参照して、メモリセル領域６４を覆
うようにレジストパターン１１を形成する。レジストパ
ターン１１でメモリセル領域６４を覆った状態で、フッ
酸などを用いてそれ以外の領域でのシリコン酸化膜１０
を除去する。
【００３９】図８を参照して、主表面５０ｆ全面に、新
たなシリコン酸化膜を形成することにより、メモリセル
領域６４では、２つの酸化膜の複合膜である第１のゲー
ト絶縁膜１３が形成される。これに対して、周辺回路領
域６３では、１枚のシリコン酸化膜により構成される第
２のゲート絶縁膜１２が形成される。第１のゲート絶縁
膜１３は第２のゲート絶縁膜１２に比べて厚みが厚い。
【００４０】図９を参照して、第１および第２のゲート
絶縁膜１３および１２上にドープトポリシリコン層、タ
ングステンシリサイド層、シリコン酸化膜(TEOS:tetra
etyle ortho silicate)、およびシリコン窒化膜を形成
する。これらの上にレジストパターンを形成し、レジス
トパターンに従ってこれらをエッチングすることにより
ドープトポリシリコン層１４ａおよび１５ａ、タングス
テンシリサイド層１４ｂおよび１５ｂ、シリコン酸化膜
１６ならびにシリコン窒化膜１７を形成する。
【００４１】図１０を参照して、リンなどのｎ型不純物
を矢印７５で示す方向から半導体基板５０に比較的低濃
度でマスクレスで注入する。これによりｎ型不純物領域
により構成されるｎ型低濃度不純物領域２７が形成され
る。
【００４２】図１１を参照して、ＰＭＯＳ領域６２を露
出させるようにレジストパターン８３を形成する。レジ
ストパターン８３をマスクとして矢印７６で示す方向か
ら半導体基板５０にボロンなどのｐ型不純物を注入す
る。これにより、ｐ型低濃度不純物領域２９を形成す
る。なお、図１０で示す工程では、ＰＭＯＳ領域６２に
おいてｎ型低濃度不純物領域２７が形成されているが、
ｎ型低濃度不純物領域２７中のｎ型不純物を超える濃度
のボロンを注入することにより、ｐ型低濃度不純物領域
２９が形成される。
【００４３】図１２を参照して、主表面５０ｆ上にシリ
コン窒化膜を成膜してこのシリコン窒化膜を異方性エッ
チングする。これにより、第１および第２のゲート電極
１４および１５の側壁にシリコン窒化膜からなるサイド
ウォールスペーサ１８を形成する。
【００４４】図１３を参照して、メモリセル領域６４に
形成されたトランジスタとＰＭＯＳ領域６２とを覆うよ
うにレジストパターン８１を形成する。レジストパター
ン８１をマスクとして矢印７７で示す方向から半導体基
板５０に砒素などのｎ型不純物を比較的高濃度で注入す
ることにより、ｎ型高濃度不純物領域２８を形成する。
【００４５】図１４を参照して、ＰＭＯＳ領域６２だけ
を露出させるレジストパターン８２を形成する。レジス
トパターン８２をマスクとして矢印７８で示す方向から
ボロンなどのｐ型不純物を比較的高濃度で注入すること
により、ｐ型高濃度不純物領域３０を形成する。
【００４６】図１５を参照して、主表面５０ｆ上に薄い
シリコン窒化膜（図示せず）を形成した後に、ＢＰＴＥ
ＯＳ(boro phospo tetra etyle ortho silicate)などか
らなる層間絶縁膜３５を形成する。層間絶縁膜３５上に
レジストパターンを形成し、レジストパターンをマスク
として層間絶縁膜３５をエッチングすることにより、コ
ンタクトホール３５ｈを形成する。コンタクトホール３
５ｈにドープトポリシリコンを充填することでプラグ１
９を形成する。
【００４７】図１６を参照して、層間絶縁膜３５上にＴ
ＥＯＳなどからなる層間絶縁膜３６を堆積する。層間絶
縁膜３６上にレジストパターンを形成し、このレジスト
パターンに従って層間絶縁膜３６および３５をエッチン
グすることによりコンタクトホール３６ｈおよび３６ｉ
を形成する。その後コンタクトホール３６ｈおよび３６
ｉを窒化チタンとタングステンからなる導電層で充填
し、この導電層をパターニングしてビット線２０ａおよ
び２０ｂを形成する。
【００４８】図１７を参照して、ＴＥＯＳなどからなる
層間絶縁膜３７を層間絶縁膜３６上に形成する。層間絶
縁膜３７上にレジストパターンを形成し、このレジスト
パターンをマスクとして層間絶縁膜３７および３６をエ
ッチングする。これによりコンタクトホール３７ｈを形
成する。コンタクトホール３７ｈの側壁にシリコン窒化
膜（図示せず）を形成し、さらにコンタクトホール３７
ｈをドープトポリシリコンで充填してプラグ２１を形成
する。
【００４９】図１８を参照して、エッチングストッパと
しての役割を担うシリコン窒化膜３８を層間絶縁膜３７
上に形成する。さらに、シリコン窒化膜３８上にＢＰＴ
ＥＯＳからなる層間絶縁膜３９を形成する。この層間絶
縁膜３９に、ＣＭＰ（化学的機械的研磨）により平坦化
処理を行なう。層間絶縁膜３９にレジストパターンを形
成し、このレジストパターンをマスクとして層間絶縁膜
３９およびシリコン窒化膜３８をエッチングする。この
とき、１回目のエッチングは、シリコン窒化膜３８で止
まるように設定されており、２回目のエッチングでシリ
コン窒化膜３８に開口を形成する。抜き円筒キャパシタ
開口部表面を含む表面にドープトポリシリコン膜を成膜
する。さらに必要に応じて表面処理を行なって表面積を
増大させる。なお、この工程は図示していない。そし
て、コンタクトホール３９ｈ内をレジストで覆った後レ
ジストから露出したドープトポリシリコンを異方性エッ
チングすることにより、コンタクトホール３９ｈ内のみ
にキャパシタの下部電極２２を形成する。
【００５０】図１９を参照して、下部電極２２上にタン
タルオキサイド（五酸化タンタル）からなる誘電体膜と
たとえば窒化チタン膜を形成する。この２つの膜上にレ
ジストパターンを形成し、レジストパターンに従ってこ
れらの膜をエッチングすることにより、タンタルオキサ
イドからなる誘電体膜２３と、窒化チタンからなるキャ
パシタの上部電極２４とを形成する。
【００５１】図２０を参照して、上部電極２４上にプラ
ズマＴＥＯＳなどからなる層間絶縁膜４０を成膜する。
その後、周辺回路領域６３において、レジストパターン
を形成し、レジストパターンに従って層間絶縁膜４０お
よび３９をエッチングする。
【００５２】これによりコンタクトホール４０ｈを形成
する。コンタクトホール４０ｈを充填するように窒化チ
タンとタングステンからなるプラグ２５を形成する。な
お、窒化チタンはバリアメタルとして作用する。
【００５３】その後、図１で示すように上下を窒化チタ
ンで挟まれたアルミニウムからなる配線２６を形成する
ことにより、図１で示す半導体装置６０が完成する。
【００５４】このように構成された、この発明の実施の
形態１に従った半導体装置では、ＰＭＯＳ領域６２にお
いて、トランジスタのソースおよびドレイン領域３１
が、ｐ型低濃度不純物領域２９と、ｐ型高濃度不純物領
域３０とを含むＬＤＤ構造とされている。これにより、
ショートチャネル効果が抑制されるとともに、駆動能力
が向上する。
【００５５】さらに、図８で示す工程に従い、周辺回路
領域６３のトランジスタの第２のゲート絶縁膜１２が、
メモリセル領域６４のトランジスタの第１のゲート絶縁
膜１３に比べて薄く設定される。これにより、各々のデ
バイス特性を劣化させることなく単一電源でメモリセル
領域６４と周辺回路領域６３とを制御することが可能に
なり、チップ面積の縮小化に繋がる。その結果、半導体
基板５０の１枚当りのチップの数が増加し、フォトレジ
ストマスク１枚の追加による製造コストの増大を補って
余りあるものとなる。
【００５６】（実施の形態２）図２１は、この発明の実
施の形態２に従った半導体装置の断面図である。図２１
を参照して、この発明の実施の形態２に従った半導体装
置６０では、第１半導体領域５と第３半導体領域７がほ
ぼ同じ深さに形成されている点で、実施の形態１に従っ
た半導体装置と異なる。第１および第３半導体領域５お
よび７は、共にｐ型ウェル領域により構成され、ほぼ同
一の不純物濃度分布を有する。
【００５７】周辺回路領域６３は、第１導電型の第３半
導体領域７をさらに備える。第１導電型の第１および第
３半導体領域５および７の各々は、半導体基板５０に第
１導電型の不純物を同一工程で注入することにより形成
される。
【００５８】図２２は、図２１で示す半導体装置の製造
方法を説明するための断面図である。図２２を参照し
て、図２１で示す半導体装置を製造する場合には、実施
の形態１の図３に対応する工程において、レジストパタ
ーン４が、メモリセル領域の一部分とＮＭＯＳ領域６１
を露出させるようにする。その後矢印７７で示す方向か
らボロンなどのｐ型不純物を、周辺ＮＭＯＳトランジス
タの性能をより重視して、比較的低いエネルギで注入す
ることにより、第１および第３半導体領域５および７を
形成する。
【００５９】その後の工程は、実施の形態１と同様であ
る。このように構成された実施の形態２に従った半導体
装置では、まず、実施の形態１に従った半導体装置と同
様の効果がある。さらに、ＤＲＡＭメモリセルの電荷保
持（リフレッシュ）特性に対する製品スペックが緩い場
合には、実施の形態１に対してフォトレジストマスクを
１枚省略することにより、製造工期およびコストを低減
することが可能である。
【００６０】（実施の形態３）図２３は、この発明の実
施の形態３に従った半導体装置の断面図である。図２３
を参照して、この発明の実施の形態３に従った半導体装
置では、ｎ型のボトムウェル領域が存在しない点で、実
施の形態１に従った半導体装置と異なる。このような半
導体装置を製造する場合には、実施の形態１の図２で示
す工程において、ｎ型のボトムウェル領域３を形成する
工程を省略することで得られる。
【００６１】このように構成された、この発明の実施の
形態３に従った半導体装置では、実施の形態１に従った
半導体装置と同様の効果がある。さらに、ＤＲＡＭメモ
リセルの電荷保持（リフレッシュ）特性に対する製品ス
ペックがさらに緩い場合には、フォトレジストマスクを
さらに１枚省略することが可能であり、製造工期および
コストを低減することが可能である。また、バックバイ
アス供給領域が不要となり、この領域もメモリセルトラ
ンジスタとして使用することが可能となるため、さらな
るチップ面積の縮小が期待できる。
【００６２】
【発明の効果】この発明に従えば、周辺回路領域の動作
能力が向上した半導体装置を提供することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従った半導体装置
の断面図である。
【図２】 図１で示す半導体装置の製造方法の第１工程
を示す断面図である。
【図３】 図１で示す半導体装置の製造方法の第２工程
を示す断面図である。
【図４】 図１で示す半導体装置の製造方法の第３工程
を示す断面図である。
【図５】 図１で示す半導体装置の製造方法の第４工程
を示す断面図である。
【図６】 図１で示す半導体装置の製造方法の第５工程
を示す断面図である。
【図７】 図１で示す半導体装置の製造方法の第６工程
を示す断面図である。
【図８】 図１で示す半導体装置の製造方法の第７工程
を示す断面図である。
【図９】 図１で示す半導体装置の製造方法の第８工程
を示す断面図である。
【図１０】 図１で示す半導体装置の製造方法の第９工
程を示す断面図である。
【図１１】 図１で示す半導体装置の製造方法の第１０
工程を示す断面図である。
【図１２】 図１で示す半導体装置の製造方法の第１１
工程を示す断面図である。
【図１３】 図１で示す半導体装置の製造方法の第１２
工程を示す断面図である。
【図１４】 図１で示す半導体装置の製造方法の第１３
工程を示す断面図である。
【図１５】 図１で示す半導体装置の製造方法の第１４
工程を示す断面図である。
【図１６】 図１で示す半導体装置の製造方法の第１５
工程を示す断面図である。
【図１７】 図１で示す半導体装置の製造方法の第１６
工程を示す断面図である。
【図１８】 図１で示す半導体装置の製造方法の第１７
工程を示す断面図である。
【図１９】 図１で示す半導体装置の製造方法の第１８
工程を示す断面図である。
【図２０】 図１で示す半導体装置の製造方法の第１９
工程を示す断面図である。
【図２１】 この発明の実施の形態２に従った半導体装
置の断面図である。
【図２２】 図２１で示す半導体装置の製造方法を示す
断面図である。
【図２３】 この発明の実施の形態３に従った半導体装
置の断面図である。
【図２４】 従来の半導体装置の断面図である。
【符号の説明】
１ 分離酸化膜、２，４，６，８，１１，２８，３２，
３４，３６ レジストパターン、３ ボトムウェル領
域、５ 第１半導体領域、７ 第３半導体領域、９ 第
２半導体領域、１２ 第２のゲート絶縁膜、１３ 第１
のゲート絶縁膜、１４ 第１のゲート電極、１５ 第２
のゲート電極、２７ ｎ型低濃度不純物領域、２８ ｎ
型高濃度不純物領域、２９ ｐ型低濃度不純物領域、３
０ ｐ型高濃度不純物領域、３１，３２ ソースおよび
ドレイン領域、６０ 半導体装置、６１ ＮＭＯＳ領
域、６２ ＰＭＯＳ領域、６３ 周辺回路領域、６４
メモリセル領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３２１Ｅ Ｆターム(参考） 5F048 AB01 BA01 BB05 BB08 BB12 BB16 BC06 BE03 BF11 BF16 BG01 BG13 DA27 5F083 AD21 AD48 GA09 JA06 JA35 JA36 JA40 MA06 MA16 MA17 MA19 NA01 NA08 PR46 PR56

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の上に形成されたメモリセル領域と、 前記半導体基板の上に形成された周辺回路領域とを備
    え、 前記メモリセル領域は、前記半導体基板に形成された第
    １導電型の第１半導体領域と、 前記第１半導体領域上に位置するように前記主表面の上
    に形成された第１のゲート絶縁膜と、 前記第１のゲート絶縁膜上に形成された第１のゲート電
    極とを含み、 前記周辺回路領域は、前記半導体基板に形成された第２
    導電型の第２半導体領域と、 前記第２半導体領域上に位置するように前記主表面の上
    に形成され、前記第１のゲート絶縁膜よりも薄い厚みを
    有する第２のゲート絶縁膜と、 前記第２のゲート絶縁膜上に形成された第２のゲート電
    極と、 前記第２のゲート電極の両側で前記第２半導体領域に形
    成され、第１導電型の不純物がドープされたソースおよ
    びドレイン領域とを含み、 前記ソースおよびドレイン領域は、相対的に第１導電型
    の不純物濃度が小さい低濃度不純物領域と、相対的に第
    １導電型の不純物濃度が大きい高濃度不純物領域とを含
    む、半導体装置。
  2. 【請求項２】 前記周辺回路領域は、第１導電型の第３
    半導体領域をさらに備え、前記第１導電型の前記第１お
    よび第３半導体領域の各々は、前記半導体基板に第１導
    電型の不純物を同一工程で注入することにより形成され
    る、請求項１に記載の半導体装置。
  3. 【請求項３】 前記第１半導体領域に接触するように形
    成された第２導電型のボトムウェル領域をさらに備え
    た、請求項１または２に記載の半導体装置。
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