TW202327032A - 具有減少洩漏的字元線的記憶體元件 - Google Patents
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Abstract
本申請提供一種具有多個字元線(WL)並減少洩漏的記憶體元件及其製備方法。該記憶體元件包括一半導體基底，其定義有一主動區並包括延伸至該半導體基底的一凹槽；以及設置在該凹槽內的一字元線，其中該字元線包括設置在該凹槽內的一絕緣層、由該絕緣層包圍的一導電層以及由該導電層包圍的一導電構件，並且該絕緣層包括與該凹槽共形的一襯層部分和設置在該導電層之上的一突出部分。本申請還揭露一種該記憶體元件的製備方法。
Description
本申請案主張美國第17/552,882號及第17/552,736號專利申請案之優先權（即優先權日為「2021年12月16日」），其內容以全文引用之方式併入本文中。
本揭露關於一種記憶體元件及其製備造方法，特別是關於一種具有減少洩漏的字元線的記憶體元件及其製備方法。
動態隨機存取記憶體(DRAM)是一種半導體配置，用於將資料位元儲存在積體電路(IC)內的獨立電容中。DRAM通常被形成為溝槽式電容DRAM單元。一種製備埋入式閘極電極的先進方法涉及在包括淺溝隔離(STI)結構的主動區(AA)的溝槽中構建電晶體的閘極和字元線。
在過去的幾十年裏，隨著半導體製造技術的不斷提升，電子元件的尺寸也相應地縮小。當單元電晶體的尺寸減少到幾奈米的長度時，可能會發生電流洩漏。而漏電流可能導致單元電晶體的性能大幅下降。因此，期望開發出能解決相關製造難題的改進措施。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露的一個實施例提供一種記憶體元件。該記憶體元件包括一半導體基底，其定義有一主動區並包括延伸至該半導體基底中的一凹槽；以及設置在該凹槽內的一字元線，其中該字元線包括設置在該凹槽內的一絕緣層、由該絕緣層包圍的一導電層，以及由該導電層包圍的一導電構件，並且該絕緣層包括與該凹槽共形的一襯層部分和設置在該導電層之上的一突出部分。
在一些實施例中，該襯層部分的一頂面和該突出部分的一頂面透過該半導體基底曝露。
在一些實施例中，該突出部分與該導電層的一頂面接觸。
在一些實施例中，該突出部分設置在該導電構件之上。
在一些實施例中，該襯層部分和該突出部分包括一相同材料。
在一些實施例中，該襯層部分和該突出部分是整體形成。
在一些實施例中，該絕緣層包括氧化物。
在一些實施例中，該導電層包括氮化鈦(TiN)。
在一些實施例中，該導電構件包括鎢(W)。
在一些實施例中，該字元線包括設置在該導電層和該導電構件上方的一功函數構件，以及設置在該功函數構件上方的一閘極絕緣構件。
在一些實施例中，該功函數構件和該閘極絕緣構件由該絕緣層包圍。
在一些實施例中，該功函數構件和該閘極絕緣構件與該突出部分接觸。
在一些實施例中，該導電層和該導電構件的一總寬度實質上等於該突出部分和該功函數構件的一總寬度。
在一些實施例中，該導電層和該導電構件的一總寬度實質上等於該突出部分和該閘極絕緣構件的一總寬度。
在一些實施例中，該功函數構件包括多晶矽。
在一些實施例中，該閘極絕緣構件包括氮化物。
本揭露的另一個實施例提供一種記憶體元件。該記憶體元件包括一半導體基底，其定義有一主動區並包括延伸至該半導體基底中的一第一凹槽；以及設置在該第一凹槽內的一字元線，其中該字元線包括設置在該第一凹槽內的一第一絕緣層，由該第一絕緣層包圍的一第一導電層，以及由該第一導電層包圍的一第一導電構件，並且該第一絕緣層至少部分地設置在該第一導電層之上。
在一些實施例中，該第一絕緣層與該第一導電層的一頂面接觸。
在一些實施例中，該第一導電層之上的該第一絕緣層的一寬度實質上大於該第一導電層和該第一導電構件周圍的該第一絕緣層的一寬度。
在一些實施例中，該記憶體元件更包括與該字元線相鄰並延伸至半導體基底中的一隔離結構、由該隔離結構包圍的一第二導電層，以及由該第二導電層包圍的一第二導電構件。
在一些實施例中，該第二導電層之上的該隔離結構的一寬度實質上大於圍繞該第二導電層和該第二導電構件的該隔離結構的一寬度。
在一些實施例中，該第二導電層包括氮化鈦(TiN)。
在一些實施例中，該第二導電構件包括鎢(W)。
在一些實施例中，該第一導電層和該第二導電層包括一相同材料。
在一些實施例中，該第一導電構件和該第二導電構件包括一相同材料。
本揭露的另一個實施例提供一種記憶體元件的製備方法。該製備方法包括以下步驟：提供一半導體基底，其定義有一主動區並包括圍繞該主動區的一隔離層；形成延伸至半導體基底中並穿過該主動區的一第一凹槽；形成與該第一凹槽共形的一第一絕緣層的一第一襯墊部分；將一第一導電材料共形設置到該第一襯墊部分；形成由該第一導電材料包圍的一第一導電構件；在該第一導電構件上方設置一第二導電材料，以形成包圍該第一導電構件的一第一導電層；以及在該第一導電層和該第一導電構件之上形成該第一絕緣層的一第一突出部分。
在一些實施例中，該第一襯層部分的形成是在該第一突出部分的形成之前執行。
在一些實施例中，該製備方法更包括在設置該第二導電材料後，去除設置在該第一導電構件之上的該第一導電材料的一部分。
在一些實施例中，該第一突出部分的形成包括在該半導體基底、該第一襯層部分、該第一導電層和該第一導電構件上方設置一絕緣材料。
在一些實施例中，該絕緣材料是藉由原子層沉積(ALD)來設置。
在一些實施例中，該第一突出部分的形成包括去除設置在該半導體基底和該第一襯層部分上方的該絕緣材料的一部分。
在一些實施例中，該絕緣材料的該部分是藉由非等向性蝕刻而去除的。
在一些實施例中，該製備方法更包括形成延伸至該隔離物的一第二凹槽，以形成一隔離結構的一第二襯層部分；形成由該第二襯層部分包圍的一第二導電層；形成由該第二導電層包圍的一第二導電構件；以及在該第二導電層和該第二導電構件之上形成該隔離結構的一第二突出部分。
在一些實施例中，該第一突出部分和該第二突出部分是同時形成。
在一些實施例中，該製備方法更包括在該第一導電層上方形成一第一功函數構件並由該第一突出部分包圍；以及在該第一功函數構件上方形成一第一閘極絕緣構件並由該第一突出部分包圍。
總之，由於圍繞功函數構件的字元線的絕緣層與圍繞功函數構件下的導電構件的絕緣層相比具有更大的厚度，因此可以抑制閘極引發汲極漏電流(GIDL)。此外，圍繞導電構件的絕緣層具有較小的厚度，因此可以改善對字元線的操作控制。因此，記憶體元件的性能和記憶體元件的製造過程獲得了改善。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下揭露內容提供許多不同的實施例，或實例，用於實現所提供主題的不同特徵。為了簡化本揭露內容，下面描述了元件和安排的具體例子。當然，這些只是例子，並不意旨是限制性的。例如，在接下來的描述中，第一特徵在第二特徵上的形成可以包括第一和第二特徵直接接觸的實施例，也可以包括在第一和第二特徵之間形成附加特徵的實施例，這樣第一和第二特徵可以不直接接觸。
此外，本揭露內容可能會在各實施例中重複參考數字和/或字母。這種重複是為了簡單明瞭，其本身並不決定所討論的各種實施例和/或設置之間的關係。
此外，空間相對用語，如"下"、"下方"、"之下"、"上"、"上方"、"之上"等，為了便於描述，在此可用於描述一個元素或特徵與圖中所示的另一個(些)元素或特徵的關係。空間上的相對用語旨在包括元件在使用或操作中的不同方向，以及圖中描述的方向。該元件可以有其他方向(旋轉90度或其他方向)，這裡使用的空間相對描述詞也同樣可以相應地解釋。
圖1是剖面側視圖，例示本揭露一些實施例之記憶體元件100。在一些實施例中，記憶體元件100包括以列(row)和行(column)排列的一些單元胞(unit cell)。
在一些實施例中，記憶體元件100包括半導體基底101。在一些實施例中，半導體基底101包括半導體材料，如矽、鍺、鎵、砷，或其組合。在一些實施例中，半導體基底101包括塊狀(bulk)半導體材料。在一些實施例中，半導體基底101是一半導體晶圓(例如，一矽晶圓)或一絕緣體上的半導體(semiconductor-on-insulator，SOI)晶圓(例如，一絕緣體上的矽晶圓)。在一些實施例中，半導體基底101是一矽基底。在一些實施例中，半導體基底101包括輕度摻雜的單晶矽。在一些實施例中，半導體基底101是一p型基底。
在一些實施例中，半導體基底101包括多個主動區(active area，AA)101a。主動區101a是半導體基底101中的一摻雜區域。在一些實施例中，主動區101a在半導體基底101的一頂面上方或下方水平延伸。在一些實施例中，每個主動區101a包括一相同類型的摻雜物。在一些實施例中，每個主動區101a包括的摻雜物類型與包括在其他主動區101a中的摻雜物類型不同。在一些實施例中，每個主動區101a具有一相同的導電類型。在一些實施例中，主動區101a包括一N型摻雜物。
在一些實施例中，半導體基底101包括第一表面101b和與第一表面101b相對的第二表面101c。在一些實施例中，第一表面101b是半導體基底101的一正(front)面，其中電子元件或組件(component)隨後在第一表面101b上方形成並經設置以與外部電路電連接。在一些實施例中，第二表面101c是半導體基底101的一背(back)面，其中沒有電子元件或組件。
在一些實施例中，半導體基底101包括延伸至半導體基底101的凹槽103a。在一些實施例中，凹槽103a從第一表面101b向半導體基底101的第二表面101c延伸。在一些實施例中，凹槽103a從第一表面101b向半導體基底101的第二表面101c逐漸變細。在一些實施例中，凹槽103a的一深度實質上大於主動區101a的一深度。
在一些實施例中，記憶體元件100包括設置在凹槽103a內的字元線120。在一些實施例中，字元線120包括第一絕緣層104、第一導電層105和第一導電構件107。在一些實施例中，第一絕緣層104與凹槽103a共形並設置於其中。在一些實施例中，第一導電層105由第一絕緣層104包圍。在一些實施例中，第一導電構件107由第一導電層105包圍。
在一些實施例中，第一絕緣層104沿著凹槽103a的整個側壁設置。在一些實施例中，第一絕緣層104包括一介電質材料，如氧化物。在一些實施例中，第一絕緣層104的製作技術是一絕緣材料，如氧化矽、氮化矽、氮氧化矽(silicon oxynitride)等，或其組合。在一些實施例中，第一絕緣層104包括具有一低介電常數(低k)的絕緣材料。
在一些實施例中，第一絕緣層104包括與凹槽103a共形的第一襯層部分104a和設置在第一導電層105之上的第一突出部分104b。在一些實施例中，第一襯層部分104a沿凹槽103a的整個側壁設置。在一些實施例中，第一襯層部分104a與第一突出部分104b耦合。在一些實施例中，第一突出部分104b從第一襯層部分104a中突出。
在一些實施例中，第一突出部分104b的厚度在大約2微米至大約3微米的範圍內。在一些實施例中，第一突出部分104b包括一低K介電質材料。在一些實施例中，第一襯層部分104a在大約4微米至6微米的範圍內。在一些實施例中，第一襯層部分104a的一厚度實質上大於第一突出部分104b的一厚度。
在一些實施例中，第一襯層部分104a的一頂面104c和第一突出部分104b的一頂面104d透過半導體基底101曝露。在一些實施例中，第一襯層部分104a和第一突出部分104b包括一相同材料或一不同材料。在一些實施例中，第一襯層部分104a和第一突出部分104b是整體(integrally)形成。
在一些實施例中，第一導電層105設置在凹槽103a內並由第一絕緣層104包圍。在一些實施例中，第一導電層105由第一襯層部分104a包圍，並設置在第一突出部分104b下方。在一些實施例中，第一導電層105的頂面105a與第一突出部分104b接觸。在一些實施例中，第一導電層105的頂面105a實質上低於第一襯層部分104a的頂面104c和第一突出部分104b的頂面104d。在一些實施例中，第一導電層105包括一導電材料，如氮化鈦(TiN)。
在一些實施例中，第一導電構件107經設置在第一導電層105內。第一導電構件107由第一襯層部分104a包圍。在一些實施例中，第一導電構件107經設置在半導體基底101的主動區101a下方。在一些實施例中，第一突出部分104b設置在第一導電構件107之上。在一些實施例中，第一導電構件107包括一導電材料，如鎢(W)。
在一些實施例中，字元線120更包括設置在第一導電層105和第一導電構件107上方的第一功函數構件111，以及設置在第一功函數構件111上方的第一閘極絕緣構件113。在一些實施例中，第一功函數構件111和第一閘極絕緣構件113由第一絕緣層104包圍。在一些實施例中，第一功函數構件111和第一閘極絕緣構件113由第一突出部分104b包圍並與之接觸。在一些實施例中，第一功函數構件111與第一導電層105的頂面105a接觸。
在一些實施例中，第一導電層105和第一導電構件107的總寬度W1實質上等於第一突出部分104b和第一功函數構件111的總寬度W2。在一些實施例中，總寬度W1實質上等於第一突出部分104b和第一閘極絕緣構件113的總寬度W2。在一些實施例中，第一功函數構件111包括多晶矽(polysilicon)或多晶體矽(polycrystalline silicon)。在一些實施例中，第一功函數構件111具有一低功函數。在一些實施例中，第一功函數構件111具有雙重功函數，包括金屬和多晶矽。在一些實施例中，第一功函數構件111做為一閘極電極。
在一些實施例中，第一閘極絕緣構件113包括介電質材料，如氮化物。在一些實施例中，第一閘極絕緣構件113做為一閘極介電質。在一些實施例中，第一閘極絕緣構件113的一頂面與第一襯層部分104a的頂面104c和第一突出部分104b的頂面104d實質上共面。
在一些實施例中，記憶體元件100更包括鄰近字元線120的隔離結構102。在一些實施例中，隔離結構102從第一表面101b向第二表面101c延伸至半導體基底101中。在一些實施例中，隔離結構102是一淺溝隔離(shallow trench isolation，STI)。在一些實施例中，隔離結構102定義主動區101a的一邊界。
在一些實施例中，隔離結構102包括第二襯層部分102a和從第二襯層部分102a橫向突出的第二突出部分102b。在一些實施例中，第二突出部分102b的厚度在大約2微米至大約3微米的範圍內。在一些實施例中，第二襯層部分102a和第二突出部分102b包括一相同材料或一不同材料。在一些實施例中，第二襯層部分102a和第二突出部分102b是整體形成。
在一些實施例中，隔離結構102的製作技術是一絕緣材料，如氧化矽、氮化矽、氮氧化矽等，或其組合。在一些實施例中，隔離結構102和第一絕緣層104包括一相同材料或一不同材料。在一些實施例中，隔離結構102的一寬度實質上大於字元線120的一寬度。在一些實施例中，隔離結構102的一深度實質上大於字元線120的一深度。
在一些實施例中，第二導電層106和第二導電構件108由隔離結構102的第二襯層部分102a包圍。在一些實施例中，第二導電構件108由第二導電層106包圍。在一些實施例中，第二導電層106和第二導電構件108經設置在第二突出部分102b下方。在一些實施例中，第二突出部分102b與第二導電層106接觸。
在一些實施例中，第二導電層106包括一導電材料，如氮化鈦(TiN)。在一些實施例中，第二導電構件108包括一導電材料，如鎢(W)。在一些實施例中，第一導電層105和第二導電層106包括一相同材料或一不同材料。在一些實施例中，第一導電構件107和第二導電構件108包括一相同材料或一不同材料。
在一些實施例中，在第二導電層106和第二導電構件108上方設置第二功函數構件112，在第二功函數構件112上方設置第二閘極絕緣構件114。在一些實施例中，第二功函數構件112和第二閘極絕緣構件114由隔離結構102包圍。在一些實施例中，第二功函數構件112和第二閘極絕緣構件114由第二突出部分102b包圍並與之接觸。在一些實施例中，第二功函數構件112與第二導電層106的頂面106a接觸。
在一些實施例中，第二功函數構件112包括多晶矽或多晶體矽。在一些實施例中，第二功函數構件112具有一低功函數。在一些實施例中，第二功函數構件112具有雙重功函數，包括金屬和多晶矽。在一些實施例中，第二閘極絕緣構件114包括一介電質材料，如氮化物。
在一些實施例中，第一功函數構件111和第二功函數構件112包括一相同材料或一不同材料。在一些實施例中，第一閘極絕緣構件113和第二閘極絕緣構件114包括一相同材料或一不同材料。在一些實施例中，第二閘極絕緣構件114的一頂面與第二襯層部分102a的頂面102c和第二突出部分102b的頂面102d實質上共面。
由於第一絕緣層104的上部(圍繞第一功函數構件111的字元線120)與第一絕緣層104的下部(圍繞第一導電層105和第一功函數構件111下方的第一導電構件107)相比具有更大的厚度，因此可以抑制閘極引發汲極漏電流(gate-induced drain leakage，GIDL)。此外，圍繞第一導電層105和第一導電構件107的第一絕緣層104具有較小的厚度，因此可以改善對字元線120的操作控制。因此，記憶體元件100的性能可以獲得改善。
圖2是剖面側視圖，例示本揭露一些實施例之記憶體元件200。記憶體元件200與記憶體元件100相似，只是在圖2中第一絕緣層104和隔離結構102內沒有介面。換句話說，如圖1所示的第一襯層部分104a和第一突出部分104b被整體形成，分別成為圖2所示的第一絕緣層104和隔離結構102。在一些實施例中，第一絕緣層104至少部分地設置在第一導電層105之上。
在一些實施例中，第一導電層105之上的第一絕緣層104的寬度W3實質上大於第一導電層105和第一導電構件107周圍的第一絕緣層104的寬度W4。在一些實施例中，第二導電層106之上的隔離結構102的寬度W5實質上大於第二導電層106和第二導電構件108周圍的隔離結構102的寬度W6。
圖3是流程圖，例示本揭露一些實施例之記憶體元件100或200的製備方法S300，圖4至圖20是剖視圖，例示本揭露一些實施例之記憶體元件100或200的形成中間階段。
在圖4至圖20例示的階段也可在圖3的流程圖中得到說明。在下面的討論中，圖4至圖20例示的製備階段為參照圖3之製程步驟進行討論。製備方法S300包括一些操作，描述和說明不旨為對操作順序的限制。製備方法S300包括一些步驟(S301、S302、S303、S304、S305、S306和S307)。
參照圖4和圖5，根據圖3中的步驟S301提供半導體基底101。圖4是例示半導體基底101的剖視俯視圖，圖5是例示沿圖4中A-A'線拍攝的半導體基底101的剖視圖。在一些實施例中，半導體基底101經定義以具有主動區101a，並包括圍繞主動區101a的隔離層102e。在一些實施例中，隔離層102e從半導體基底101的第一表面101b向第二表面101c延伸。在一些實施例中，隔離層102e包括一介電質材料，如氧化物或類似物。
參照圖6和圖7，根據圖3中的步驟S302，形成延伸至半導體基底101的第一凹槽103a。圖6是例示半導體基底101的剖視俯視圖，圖7是例示沿圖6中B-B'線拍攝的半導體基底101的剖視圖。在一些實施例中，在半導體基底101的第一表面101b上形成一些溝槽103。溝槽103穿過主動區101a或隔離區102e(如圖4和圖5所示)延伸。
在一些實施例中，溝槽103的形成包括第一凹槽103a的形成和第二凹槽103b的形成。在一些實施例中，第一凹槽103a的形成和第二凹槽103b的形成分別或同時進行。在一些實施例中，第一凹槽103a的形成包括去除半導體基底101的一些部分。在一些實施例中，第二凹槽103b的形成包括去除隔離層102e的一些部分。
在一些實施例中，第一凹槽103a穿過主動區101a延伸，而第二凹槽103b穿過隔離層102e延伸。在一些實施例中，第一凹槽103a和第二凹槽103b從第一表面101b向半導體基底101的第二表面101c延伸。在一些實施例中，在形成第二凹槽103b之後形成第二襯層部分102a。
參照圖8，根據圖3中的步驟S303，形成與第一凹槽103a共形的第一絕緣層104的第一襯層部分104a。在一些實施例中，第一襯層部分104a經設置在第一凹槽103a內。在一些實施例中，第一襯層部分104a是藉由沉積、氧化或任何其他合適的製程形成。在一些實施例中，第一襯層部分104a包括氧化物。
參照圖9和圖10，根據圖3中的步驟S304，設置與第一襯層部分104a共形的第一導電材料105b。在一些實施例中，如圖9所示，在半導體基底101上方設置導電材料125，並由第一襯層部分104a和第二襯層部分102a包圍，然後去除導電材料125的一些部分，以形成第一導電材料105b和第二導電材料106b，如圖10所示。
在一些實施例中，第一導電材料105b和第二導電材料106b是藉由沉積或任何其他合適的製程分別或同時設置。在一些實施例中，第一導電材料105b和第二導電材料106b包括氮化鈦(TiN)。在一些實施例中，第一導電材料105b和第二導電材料106b分別與第一襯層部分104a和第二襯層部分102a共形。
參照圖11和圖12，根據圖3中的步驟S305，形成由第一導電材料105b包圍的第一導電構件107。第一導電構件107設置在第一凹槽103a內，並由第一襯層部分104a和第一導電材料105b包圍。在一些實施例中，第一導電構件107是藉由設置被第一導電材料105b包圍的第三導電材料107a而形成，如圖11所示，然後去除第三導電材料107a的一部分，成為第一導電構件107，如圖12所示。
在一些實施例中，第三導電材料107a是藉由沉積或任何其他合適的製程來設置。在一些實施例中，第三導電材料107a的該部分是藉由蝕刻或任何其他合適的製程而去除。在一些實施例中，第三導電材料107a包括鎢(W)。
在一些實施例中，還形成由第二導電材料106b包圍的第二導電構件108。第二導電構件108設置在第二凹槽103b內，並由第二襯層部分102a和第二導電材料106b包圍。在一些實施例中，第二導電構件108是藉由設置被第二導電材料106b包圍的第四導電材料108a而形成，如圖11所示，然後去除第四導電材料108a的一部分，成為第二導電構件108，如圖12所示。
在一些實施例中，第四導電材料108a是藉由沉積或任何其他合適的製程來設置。在一些實施例中，第四導電材料108a的該部分是藉由蝕刻或任何其他合適的製程而去除。在一些實施例中，第四導電材料108a包括鎢(W)。在一些實施例中，第一導電構件107的形成和第二導電構件108的形成分別或同時進行。
參照圖13和圖14，根據圖3中的步驟S306，第五導電材料105c經設置在第一導電構件107上方，以形成包圍第一導電構件107的第一導電層105。在一些實施例中，第五導電材料105c藉由沉積或任何其他合適的製程來設置在第一導電構件107上。在一些實施例中，第五導電材料105c和第一導電材料105b是一相同材料。在一些實施例中，第五導電材料105c包括氮化鈦(TiN)。
在一些實施例中，在設置如圖13所示的第五導電材料105c後，第一導電材料105b的一部分被移除，以形成如圖14所示的第一導電層105。在一些實施例中，第一導電材料105b的該部分是藉由蝕刻、清洗或任何其他合適的製程而去除。
在一些實施例中，第六導電材料106c藉由沉積或任何其他合適的製程來設置在第二導電構件108上。在一些實施例中，第六導電材料106c和第二導電材料106b是一相同材料。在一些實施例中，第六導電材料106c包括氮化鈦(TiN)。在一些實施例中，第一導電材料105b、第五導電材料105c、第二導電材料106b和第六導電材料106c是相同的材料。在一些實施例中，第五導電材料105c的設置和第六導電材料106c的設置分別或同時執行。
在一些實施例中，在設置如圖13所示的第六導電材料106c後，第二導電材料106b的一部分被移除，以形成如圖14所示的第二導電層106。在一些實施例中，第二導電材料106b的該部分是藉由蝕刻、清洗或任何其他合適的製程而去除。在一些實施例中，第一導電材料105b的該部分的去除和第二導電材料106b的該部分的去除是分別或同時執行。
參照圖15和圖16，根據圖3中的步驟S307，在第一導電層105和第一導電構件107之上的第一絕緣層104的第一突出部分104b被形成。在一些實施例中，第一突出部分104b的形成包括在半導體基底101、第一襯層部分104a、第一導電層105和第一導電構件107上方設置絕緣材料124。在一些實施例中，絕緣材料124是藉由原子層沉積(ALD)或任何其他合適的製程來設置。
在一些實施例中，在如圖15所示的設置絕緣材料124之後，設置在半導體基底101和第一襯層部分104a上方的絕緣材料124的一部分被移除，以形成第一突出部分104b。在一些實施例中，絕緣材料124的該部分是藉由非等向性蝕刻、平坦化或任何其他合適的製程而去除。第一突出部分104b設置在第一導電層105上和第一導電構件107之上。
在一些實施例中，還形成隔離結構102在第二導電層106和第二導電構件108之上的第二突出部分102b。在一些實施例中，第二突出部分102b的形成包括將絕緣材料124設置在半導體基底101、第二襯層部分102a、第二導電層106和第二導電構件108上方，如圖15所示，然後去除設置在半導體基底101和第二襯層部分102a上方的絕緣材料124的一部分，以形成第二突出部分102b，如圖16所示。第二突出部分102b設置在第二導電層106上並在第二導電構件108之上。在一些實施例中，第一突出部分104b的形成和第二突出部分102b的形成分別或同時執行。
參照圖17和圖18，在第一導電層105上方並由第一突出部分104b包圍的第一功函數構件111被形成。在一些實施例中，如圖17所示，第一功函數構件111是藉由設置被第一突出部分104b包圍的第一功函數材料111a，然後去除第一功函數材料111a的一部分以形成如圖18所示的第一功函數構件111。在一些實施例中，第一功函數材料111a是藉由沉積、CVD或任何其他合適的製程來設置。在一些實施例中，第一功函數材料111a的該部分是藉由蝕刻或任何其他合適的製程而去除。
在一些實施例中，第二功函數構件112是藉由設置被第二突出部分102b包圍的第二功函數材料112a而形成，如圖17所示，然後去除第二功函數材料112a的一部分以形成第二功函數構件112，如圖18所示。在一些實施例中，第二功函數材料112a是藉由沉積、CVD或任何其他合適的製程來設置。在一些實施例中，第二功函數材料112a的該部分是藉由蝕刻或任何其他合適的製程而去除。
在一些實施例中，第一功函數材料111a的設置和第二功函數材料112a的設置分別或同時執行。在一些實施例中，第一功函數材料111a和第二功函數材料112a是相同的材料。在一些實施例中，第一功函數材料111a和第二功函數材料112a包括多晶矽。
參照圖19，在第一功函數構件111上方形成第一閘極絕緣構件113，並由第一突出部分104b包圍。在一些實施例中，第一閘極絕緣構件113的形成包括藉由沉積或任何其他合適的製程來設置一閘極絕緣材料。在一些實施例中，在第二功函數構件112上方形成第二閘極絕緣構件114，並由第二突出部分102b包圍。在一些實施例中，第一閘極絕緣構件113的形成和第二閘極絕緣構件114的形成分別或同時執行。在一些實施例中，圖1的記憶體元件100如圖19所示形成。在一些實施例中，圖2的記憶體元件200如圖20所示形成。
在本揭露的一個實施例提供一種記憶體元件。該記憶體元件包括一半導體基底，其定義有一主動區並包括延伸至該半導體基底中的一凹槽；以及設置在該凹槽內的一字元線，其中該字元線包括設置在該凹槽內的一絕緣層、由該絕緣層包圍的一導電層，以及由該導電層包圍的一導電構件，並且該絕緣層包括與該凹槽共形的一襯層部分和設置在該導電層之上的一突出部分。
在本揭露的另一個實施例提供一種記憶體元件。該記憶體元件包括一半導體基底，其定義有一主動區並包括延伸至該半導體基底中的一第一凹槽；以及設置在該第一凹槽內的一字元線，其中該字元線包括設置在該第一凹槽內的一第一絕緣層，由該第一絕緣層包圍的一第一導電層，以及由該第一導電層包圍的一第一導電構件，並且該第一絕緣層至少部分地設置在該第一導電層之上。
在本揭露的另一個實施例提供一種記憶體元件的製備方法。該製備方法包括以下步驟：提供一半導體基底，其定義有一主動區並包括圍繞該主動區的一隔離層；形成延伸至半導體基底中並穿過該主動區的一第一凹槽；形成與該第一凹槽共形的一第一絕緣層的一第一襯墊部分；將一第一導電材料共形設置到該第一襯墊部分；形成由該第一導電材料包圍的一第一導電構件；在該第一導電構件上方設置一第二導電材料，以形成包圍該第一導電構件的一第一導電層；以及在該第一導電層和該第一導電構件之上形成該第一絕緣層的一第一突出部分。
總之，由於圍繞功函數構件的字元線的絕緣層與圍繞功函數構件下的導電構件的絕緣層相比具有更大的厚度，因此可以抑制閘極引發汲極漏電流(GIDL)。此外，圍繞導電構件的絕緣層具有較小的厚度，因此可以改善對字元線的操作控制。因此，記憶體元件的性能和記憶體元件的製造過程獲得了改善。雖然已詳述本揭露及其優點，然而應理解可以進行其他變化、取代與替代而不脫離揭露專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本揭露案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解以根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包括於本揭露案之揭露專利範圍內。
100:記憶體元件
101:半導體基底
101a:主動區
101b:第一表面
101c:第二表面
102:隔離結構
102a:第二襯層部分
102b:第二突出部分
102c:頂面
102d:頂面
102e:隔離層
103:溝槽
103a:凹槽(第一凹槽)
103b:第二凹槽
104:第一絕緣層
104a:第一襯層部分
104b:第一突出部分
104c:頂面
104d:頂面
105:第一導電層
105a:頂面
105b:第一導電材料
105c:第五導電材料
106:第二導電層
106a:頂面
106b:第二導電材料
106c:第六導電材料
107:第一導電構件
107a:第三導電材料
108:第二導電構件
108a:第四導電材料
111:第一功函數構件
111a:第一功函數材料
112:第二功函數構件
112a:第一功函數材料
113:第一閘極絕緣構件
114:第二閘極絕緣構件
120:字元線
124:絕緣材料
125:導電材料
200:記憶體元件
A-A':線
B-B':線
S300:製備方法
S301:步驟
S302:步驟
S303:步驟
S304:步驟
S305:步驟
S306:步驟
S307:步驟
W1:總寬度
W2:總寬度
W3:寬度
W4:寬度
W5:寬度
W6:寬度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1是剖面側視圖，例示本揭露一些實施例之記憶體元件。
圖2是剖面側視圖，例示本揭露其他實施例之記憶體元件。
圖3是流程圖，例示本揭露一些實施例之記憶體元件的製備方法。
圖4至圖20是剖視圖，例示本揭露一些實施例之記憶體元件的形成中間階段。
100:記憶體元件
101:半導體基底
101a:主動區
101b:第一表面
101c:第二表面
102:隔離結構
102a:第二襯層部分
102b:第二突出部分
102c:頂面
102d:頂面
103a:凹槽(第一凹槽)
104:第一絕緣層
104a:第一襯層部分
104b:第一突出部分
104c:頂面
104d:頂面
105:第一導電層
105a:頂面
106:第二導電層
106a:頂面
107:第一導電構件
108:第二導電構件
111:第一功函數構件
112:第二功函數構件
113:第一閘極絕緣構件
114:第二閘極絕緣構件
120:字元線
W1:總寬度
W2:總寬度
Claims (40)
- 一種記憶體元件，包括： 一半導體基底，其定義有一主動區並包括延伸至該半導體基底中的一凹槽；以及 一字元線，設置在該凹槽內； 其中該字元線包括設置在該凹槽內的一絕緣層、由該絕緣層包圍的一導電層，以及由該導電層包圍的一導電構件，並且該絕緣層包括與該凹槽共形的一襯層部分和設置在該導電層上方的一突出部分。
- 如請求項1所述的記憶體元件，其中該襯層部分的一頂面和該突出部分的一頂面透過該半導體基底曝露。
- 如請求項1所述的記憶體元件，其中該突出部分與該導電層的一頂面接觸。
- 如請求項1所述的記憶體元件，其中該突出部分設置在該導電構件之上。
- 如請求項1所述的記憶體元件，其中該襯層部分和該突出部分是整體形成，並且該襯層部分和該突出部分包括一相同材料。
- 如請求項1所述的記憶體元件，其中該絕緣層包括氧化物。
- 如請求項1所述的記憶體元件，其中該導電層包括氮化鈦(TiN)或該導電構件包括鎢(W)。
- 如請求項1所述的記憶體元件，其中該字元線包括設置在該導電層和該導電構件上方的一功函數構件，以及設置在該功函數構件上方的一閘極絕緣構件。
- 如請求項8所述的記憶體元件，其中該功函數構件和該閘極絕緣構件由該絕緣層包圍。
- 如請求項8所述的記憶體元件，其中該功函數構件和該閘極絕緣構件與該突出部分接觸。
- 如請求項8所述的記憶體元件，其中該導電層和該導電構件的一總寬度實質上等於該突出部分和該功函數構件的一總寬度。
- 如請求項8所述的記憶體元件，其中該導電層和該導電構件的一總寬度實質上等於該突出部分和該閘極絕緣構件的一總寬度。
- 如請求項8所述的的記憶體元件，其中該功函數構件包括多晶矽，而閘極絕緣構件包括氮化物。
- 一種記憶體元件，包括： 一半導體基底，其定義有一主動區並包括延伸至該半導體基底中的一第一凹槽；以及 一字元線，設置在該第一凹槽內； 其中該字元線包括設置在該第一凹槽內的一第一絕緣層、由該第一絕緣層包圍的一第一導電層，以及由該第一導電層包圍的一第一導電構件，並且該第一絕緣層至少部分地設置在該第一導電層之上。
- 如請求項14所述的記憶體元件，其中該第一絕緣層與該第一導電層的一頂面接觸。
- 如請求項14所述的記憶體元件，其中該第一導電層之上的該第一絕緣層的一寬度實質上大於該第一導電層和該第一導電構件周圍的該第一絕緣層的一寬度。
- 如請求項14所述的記憶體元件，更包括與該字元線相鄰並延伸至該半導體基底中的一隔離結構、由該隔離結構包圍的一第二導電層，以及由該第二導電層包圍的一第二導電構件。
- 如請求項17所述的記憶體元件，其中該第二導電層之上的該隔離結構的一寬度實質上大於圍繞該第二導電層和該第二導電構件的該隔離結構的一寬度。
- 如請求項17所述的記憶體元件，其中該第二導電層包括氮化鈦(TiN)或鎢(W)。
- 如請求項17所述的記憶體元件，其中該第一導電層和該第二導電層包括一相同材料。
- 一種記憶體元件的製備方法，包括： 提供一半導體基底，其定義有一主動區並包括圍繞該主動區的一隔離層； 形成延伸至該半導體基底中並穿過該主動區的一第一凹槽； 形成與該第一凹槽共形的一第一絕緣層的一第一襯層部分； 將一第一導電材料共形設置到該第一襯層部分； 形成由該第一導電材料包圍的一第一導電構件； 在該第一導電構件上方設置一第二導電材料，以形成包圍該第一導電構件的一第一導電層；以及 在該第一導電層和該第一導電構件之上形成該第一絕緣層的一第一突出部分。
- 如請求項21所述的製備方法，其中該第一襯層部分的形成是在該第一突出部分的形成之前執行。
- 如請求項21所述的製備方法，更包括在設置該第二導電材料後，去除設置在該第一導電構件之上的該第一導電材料的一部分。
- 如請求項21所述的製備方法，其中該第一突出部分的形成包括在該半導體基底、該第一襯層部分、該第一導電層和該第一導電構件上方設置一絕緣材料。
- 如請求項24所述的製備的方法，其中該絕緣材料是藉由原子層沉積(ALD)來設置。
- 如請求項24所述的製備方法，其中該第一突出部分的形成包括去除設置在該半導體基底和該第一襯墊部分上方的該絕緣材料的一部分。
- 如請求項26所述的製備方法，其中該絕緣材料的該部分是藉由非等向性蝕刻而去除。
- 如請求項21所述的製備方法，更包括： 形成延伸至該隔離層中的一第二凹槽，以形成一隔離結構的一第二襯墊部分； 形成由該第二襯層部分包圍的一第二導電層； 形成由該第二導電層包圍的一第二導電構件；以及 在該第二導電層和該第二導電構件之上形成該隔離結構的一第二突出部分。
- 如請求項28所述的製備的方法，其中該第一突出部分和該第二突出部分是同時形成。
- 如請求項21所述的製備方法，更包括： 在該第一導電層上方形成一第一功函數構件，並由該第一突出部分包圍；以及 在該第一功函數構件上方形成一第一閘極絕緣構件，並由該第一突出部分包圍；
- 如請求項21所述的製備方法，其中該第一絕緣層包括氧化物。
- 如請求項21所述的製備方法，其中該第一導電層包括氮化鈦(TiN)。
- 如請求項21所述的製備方法，其中該第一導電構件包括鎢(W)。
- 如請求項21所述的製備方法，其中一字元線包括設置在該第一導電層和該第一導電構件上方的一第一功函數構件，以及設置在該第一功函數構件上方的一第一閘極絕緣構件。
- 如請求項34所述的製備方法，其中該第一功函數構件和該第一閘極絕緣構件由該第一絕緣層包圍。
- 如請求項34所述的製備方法，其中該第一功函數構件和該第一閘極絕緣構件與該第一突出部分接觸。
- 如請求項34所述的製備方法，其中該第一導電層和該第一導電構件的一總寬度實質上等於該第一突出部分和該第一功函數件的一總寬度。
- 如請求項34所述的製備方法，其中該第一導電層和該第一導電構件的一總寬度實質上等於該第一突出部分和該第一閘極絕緣構件的一總寬度。
- 如請求項34所述的製備方法，其中該第一功函數構件包括一多晶矽。
- 如請求項34所述的製備方法，其中該第一閘極絕緣構件包括氮化物。
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