TWI582956B

TWI582956B - 記憶體裝置及其製造方法

Info

Publication number: TWI582956B
Application number: TW104135553A
Authority: TW
Inventors: 吳奇煌; 陳佩瑜; 陳品杉
Original assignee: 華邦電子股份有限公司
Priority date: 2015-10-29
Filing date: 2015-10-29
Publication date: 2017-05-11
Also published as: TW201715702A

Description

記憶體裝置及其製造方法

本揭露係有關於記憶體裝置及其製造方法，且特別係有關於一種具有汲極接觸插塞之記憶體裝置及其製造方法。

為了增加動態隨機存取記憶體(DRAM)內之元件堆疊密度以及改善其整體表現，目前製造技術持續朝向縮減動態隨機存取記憶體內之電容與縮小動態隨機存取記憶體之尺寸而努力。然而隨著動態隨機存取記憶體的尺寸縮減，會產生製程寬裕度不足及製程良率下降之問題。因此，業界需要一種可更進一步縮小尺寸，且可增加製程寬裕度以及製程良率之記憶體裝置以及其製造方法。

本揭露提供一種記憶體裝置，包括：基板，具有隔離槽及兩個主動區，其中兩個主動區係藉由隔離槽分隔，且每一主動區包括：第一字元線以及第二字元線，設於基板中；源極區，設於第一字元線與第二字元線之間的基板中；第一汲極區，其中第一汲極區與源極區係分別設於第一字元線之相反側之基板中；及第二汲極區，其中第二汲極區與源極區係分別設於第二字元線之相反側之基板中；第一絕緣層，部分填入隔離槽；第二絕緣層，設於第一字元線以及第二字元線之上；以及導電層，設於第一汲極區上、第二汲極區上以及隔離槽未被第一絕緣層覆蓋之側壁上。

本揭露更提供一種記憶體裝置之製造方法，包括：提供基板，具有隔離槽及兩個主動區，其中兩個主動區係藉由隔離槽分隔；形成第一絕緣層填入隔離槽，其中每一主動區包括；第一字元線以及第二字元線，設於基板中；源極區，設於第一字元線與第二字元線之間的基板中；第一汲極區，其中第一汲極區與源極區係分別設於第一字元線之相反側之基板中；及第二汲極區，其中第二汲極區與源極區係分別設於第二字元線之相反側之基板中，其中第一絕緣層覆蓋源極區、第一汲極區及第二汲極區；形成第二絕緣層於第一字元線以及第二字元線之上；形成罩幕層，覆蓋第一字元線、第二字元線與源極區，並露出設於第一汲極區上、第二汲極區上及設於隔離槽之第一絕緣層；移除設於第一汲極區上及第二汲極區上之第一絕緣層，並移除部分設於隔離槽之第一絕緣層，以露出第一汲極區、第二汲極區以及隔離槽未被第一絕緣層覆蓋之側壁；以及形成導電層於第一汲極區上、第二汲極區上以及隔離槽未被第一絕緣層覆蓋之側壁上。

為讓本揭露之特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。

100‧‧‧記憶體裝置

102‧‧‧基板

104‧‧‧隔離槽

106‧‧‧主動區

108、110‧‧‧字元線

108A、110A‧‧‧閘極電極

108B、110B‧‧‧閘極介電層

108C、110C、130B‧‧‧襯層

112‧‧‧源極區

114A、114B‧‧‧汲極區

116‧‧‧摻雜區

118、118’、120、120’、120”、128、128’、130D、132‧‧‧第二絕緣層

120A、A、B‧‧‧區域

122‧‧‧罩幕層

126、130A、130C‧‧‧導電層

130‧‧‧位元線

130E、S‧‧‧側壁

134‧‧‧保護層

134S‧‧‧上表面

136A、136B‧‧‧汲極接觸插塞

1A-1A、3A-3A、5A-5A、6A-6A‧‧‧線段

第1A-1B圖係顯示根據本揭露一些實施例所述之記憶體裝置之製造方法其中一步驟之記憶體裝置之剖面圖及上視圖。

第2圖係顯示根據本揭露一些實施例所述之記憶體裝置之製造方法其中一步驟之記憶體裝置之剖面圖。

第3A-3B圖係顯示根據本揭露一些實施例所述之記憶體裝置之製造方法其中一步驟之記憶體裝置之剖面圖及上視圖。

第4圖係顯示根據本揭露一些實施例所述之記憶體裝置之製造方法其中一步驟之記憶體裝置之剖面圖。

第5A-5B圖係顯示根據本揭露一些實施例所述之記憶體裝置之製造方法其中一步驟之記憶體裝置之剖面圖及上視圖。

第6A-6B圖係顯示根據本揭露一些實施例所述之記憶體裝置之製造方法其中一步驟之記憶體裝置之剖面圖及上視圖。

以下參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

第1A-1B圖係顯示根據本揭露一些實施例所述之記憶體裝置之製造方法其中一步驟之記憶體裝置之剖面圖及上視圖，且第1A圖係沿著第1B圖之線段1A-1A所繪製之剖面圖。請參見第1A-1B圖，提供基板102，此基板102具有隔離槽104及至少兩個主動區106，且此兩個主動區106係藉由隔離槽104分隔。在一些實施例中，主動區106可為基板102凸起之部分，而隔離槽104可為基板102凹下之部分。基板102例如是半導體基板、半導體化合物基板、半導體合金基板、絕緣層上覆半導體基板(Semiconductor Over Insulator，SOI)或是輕摻雜之P型或N型基板。接著，形成絕緣層120，絕緣層120覆蓋後續源極區112、汲極區114A及114B，且填入隔離槽104中。絕緣層120的材質可包括氮化矽、二氧化矽、氮氧化矽或其組合，且其形成方法例如是化學氣相沉積法、原子層沉積法或旋轉塗佈法。

繼續參見第1A-1B圖，每一主動區106之基板102中形成有兩個凹口，此兩個凹口中設有字元線108及110。此字元線108及110亦可稱為閘極結構。如第1A圖所示，字元線108包括閘極電極108A及閘極介電層108B，閘極介電層108B係設於閘極電極108A與基板102、後續之汲極區、後續之源極區之間，以防止閘極電極108A與基板102、後續之汲極區及源極區電性連接。相似地，字元線110亦包括閘極電極110A及閘極介電層110B，閘極介電層110B係設於閘極電極110A與基板102、後續之汲極區、後續之源極區之間，以防止閘極電極110A與基板102、後續之汲極區及源極區電性連接。

此外，字元線108可更包括一襯層108C。襯層108C係設於閘極電極108A與閘極介電層108B之間。相似地，字元線110可更包括一襯層110C。襯層110C係設於閘極電極110A與閘極介電層110B之間。閘極電極108A與110A之材料可各自獨立地包括，但不限於非晶矽、複晶矽、一或多種金屬、金屬氮化物、導電金屬氧化物或其組合。閘極介電層108B與110B之材料可各自獨立地包括，但不限於氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料或其組合。在一些實施例中，襯層108C與110C之材料可各自獨立地包括，但不限於氮化鎢、氮化鈦、氮化鉭或其組合。此外，字元線108與110可藉由一蝕刻步驟使其低於絕緣層120。

繼續參見第1A-1B圖，每一主動區106更包括源極區112、汲極區114A及114B。源極區112係設於字元線108與110之間的基板102中，而汲極區114A與源極區112係分別設於字元線108之相反側之基板102中，汲極區114B與源極區112係分別設於字元線110之相反側之基板102中。源極區112、汲極區114A及114B重摻雜有第一導電型(例如N型)之摻質。在所述實施例中，“重摻雜”意指超過約10¹⁹/cm³的摻雜濃度，例如為約10¹⁹/cm³至約10²¹/cm³的摻雜濃度，但本發明不限於此。

在一些實施例中，每一主動區106可選擇性地更包括兩個摻雜區116，此兩個摻雜區116分別設於字元線108與110之下。此兩個摻雜區116可具有第二導電型，例如是P型。此外，此第一導電型與第二導電型不同。此外，摻雜區116的摻雜濃度可為約10¹⁴-10¹⁶/cm³，但本發明不限於此。

應注意的是，為清楚說明本揭露之實施例，第1B圖僅繪示出基板102、隔離槽104、主動區106、字元線108、字元線110、源極區112、汲極區114A及汲極區114B。

接著，於字元線108與110之上形成絕緣層118。絕緣層118的材質可包括氮化矽、二氧化矽、氮氧化矽或其組合，且其形成方法例如是化學氣相沉積法、原子層沉積法(atomic layer deposition，ALD)、或旋轉塗佈法形成。此外，在一些實施例中，絕緣層118與120之材料不同。

然後，形成罩幕層122，罩幕層122覆蓋字元線108、字元線110與源極區112，並露出設於汲極區114A、114B上及設於隔離槽104之絕緣層120。在一些實施例中，此罩幕層122可為圖案化光阻或圖案化硬罩幕。

第2圖係顯示根據本揭露一些實施例所述之記憶體裝置之製造方法其中一步驟之記憶體裝置之剖面圖。請參見第2圖，移除所有設於汲極區114A及114B上之絕緣層120，並移除部分設於隔離槽104中之絕緣層120，僅留下部分填入隔離槽104之絕緣層120’，以及設於源極區112上的絕緣層120”，並露出汲極區114A、114B以及隔離槽104中未被絕緣層120’覆蓋之側壁S。在一些實施例中，可藉由蝕刻步驟移除所有設於汲極區114A與114B上之絕緣層120、以及部分設於隔離槽104中之絕緣層120。上述蝕刻步驟包括乾蝕刻、濕蝕刻或其組合。

第3A圖係顯示根據本揭露一些實施例所述之記憶體裝置之製造方法其中一步驟之記憶體裝置之剖面圖，第3B圖係顯示根據本揭露一些實施例所述之記憶體裝置之製造方法其中一步驟之記憶體裝置之上視圖，且第3A圖係沿著第3B圖之線段3A-3A所繪製之剖面圖。請參見第3A-3B圖，移除罩幕層122。在一些實施例中，可藉由濕式剝除法、電漿灰化法或其結合移除罩幕層122。接著，於汲極區114A與114B上以及設於隔離槽104未被絕緣層120’覆蓋之側壁S上形成導電層126。易言之，導電層126係形成於汲極區114A與114B上以及隔離槽104未被絕緣層120’覆蓋之側壁S上。此外，兩導電層126分別電性連接汲極區114A及汲極區114B。

在一些實施例中，導電層126可為藉由磊晶成長(epitaxial growth)製程形成之矽、鍺、矽與鍺、III-V族化合物或其組合。此磊晶成長製程可包括金屬有機物化學氣相沉積法(MOCVD)、金屬有機物化學氣相磊晶法(MOVPE)、電漿增強型化學氣相沉積法(plasma-enhanced CVD)、遙控電漿化學氣相沉積法(RP-CVD)、分子束磊晶法(MBE)、氫化物氣相磊晶法(HVPE)、液相磊晶法(LPE)、氯化物氣相磊晶法(Cl-VPE)。

特別說明的是，導電層126係作為後續汲極接觸插塞之著陸區。在傳統之記憶體裝置中，汲極接觸插塞僅會直接著陸在汲極區之上表面上，亦即僅設於第3A-3B圖之A區中。相較之下，本揭露實施例係藉由將此作為汲極接觸插塞之著陸區的導電層126延伸至隔離槽104未被絕緣層120’覆蓋之側壁S上(亦即由A區延伸至B區)，故可增加汲極接觸插塞之著陸區(亦即增加了對應第3B圖之126中深色部分的著陸區，此部份即為上視圖中導電層126位於主動區106以外之部分)，並藉此增加記憶體裝置之製程寬裕度以及製程良率。

第4圖係顯示根據本揭露一些實施例所述之記憶體裝置之製造方法其中一步驟之記憶體裝置之剖面圖。請參見第4圖，於基板102上毯覆性的形成絕緣層128(未繪示)，並以絕緣層118為停止層進行一平坦化製程以露出設於源極區112上的絕緣層120”(未繪示於第4圖，其位置即為第4圖區域120A所對應之位置)。絕緣層128的材質可包括氮化矽、二氧化矽、氮氧化矽或其組合，且其形成方法例如是化學氣相沉積法、原子層沉積法或旋轉塗佈法。接著，如第4圖所示，移除設於源極區112上被絕緣層128露出的絕緣層120”。

第5A-5B圖係顯示根據本揭露一些實施例所述之記憶體裝置之製造方法其中一步驟之記憶體裝置之剖面圖及上視圖，且第5A圖係沿著第5B圖之線段5A-5A所繪製之剖面圖。請參見第5A-5B圖，形成位元線130於源極區112上，此位元線130電性連接源極區112。位元線130可包括依序設於基板102上之導電層130A、襯層130B、導電層130C與絕緣層130D、以及包覆導電層130A、襯層130B、導電層130C與絕緣層130D之側壁130E。此外，此側壁130E更可延伸至絕緣層128上(未繪示)。特別說明的是，在形成側壁130E時，會蝕刻絕緣層118與128。經蝕刻後之絕緣層係分別以絕緣層118’與絕緣層128’表示。

導電層130A之材料可包括摻雜或未摻雜之多晶矽、銅、鋁、鎢或其組合。襯層130B之材料可包括氮化鈦、氮化鎢、氮化鉭或其組合。導電層130C之材料可包括鎢、銅、鋁、金、鉻、鎳、鉑、鈦、銥、銠或其組合。導電層130A、襯層130B與導電層130C可藉由例如為濺鍍法、電鍍法、電阻加熱蒸鍍法或電子束蒸鍍法形成。絕緣層130D與側壁130E的材質可包括氮化矽、二氧化矽、氮氧化矽或其組合，且其形成方法例如是化學氣相沉積法、原子層沉積法或旋轉塗佈法。

繼續參見第5A圖，於基板102上順應性的形成絕緣層132。接著，於絕緣層132上毯覆性的形成保護層134(未繪示)。然後，以絕緣層132為停止層進行一平坦化製程，以露出覆蓋位元線130之絕緣層132的上表面。絕緣層132及保護層134的材質可包括氮化矽、二氧化矽、氮氧化矽或其組合，且其形成方法例如是化學氣相沉積法、原子層沉積法或旋轉塗佈法。在一些實施例中，絕緣層132及保護層134的材質不同。

在一些實施例中，保護層134之材料可與絕緣層120、120’、120”之材料相同。例如，在一些實施例中，保護層134與絕緣層120、120’、120”之材料皆為二氧化矽。此外，在一些實施例中，絕緣層118、128、130D、側壁130E以及絕緣層132之材料可相同。例如，在一些實施例中，絕緣層118、128、130D、側壁130E以及絕緣層132之材料皆為氮化矽。

第6A-6B圖係顯示根據本揭露一些實施例所述之記憶體裝置之製造方法其中一步驟之記憶體裝置之剖面圖及上視圖，且第6A圖係沿著第6B圖之線段6A-6A所繪製之剖面圖。請參見第6A-6B圖，於保護層134中形成汲極接觸插塞136A與136B，此汲極接觸插塞136A與136B係分別設於主動區106左右兩側之兩導電層126上，且分別電性連接汲極區114A與114B。詳細而言，此汲極接觸插塞136A與136B自保護層134之上表面134S向下延伸穿過保護層134及絕緣層132與128’並分別直接接觸對應的導電層126，以電性連接汲極區114A與114B。

由第6A圖可知，本揭露實施例形成自汲極區114A與114B上表面延伸至隔離槽104未被絕緣層120’覆蓋之側壁S上之導電層(亦即由A區延伸至B區)，故可增加汲極接觸插塞136A與136B之著陸區(亦即增加了對應第6B圖之136A與136B中深色部分的著陸區，此部份即為上視圖中導電層126位於主動區106以外之部分)，並藉此增加記憶體裝置之製程寬裕度以及製程良率。

繼續參見第6A-6B圖，本揭露實施例提供一種記憶體裝置100，記憶體裝置100包括基板102，此基板102具有隔離槽104及兩個主動區106，且此兩個主動區106係藉由隔離槽104分隔。每一主動區106包括設於基板102中之字元線108以及110、設於字元線108與110之間的基板102中之源極區112、設於字元線108與源極區112相反側之基板102中的汲極區114A、以及設於字元線110與源極區112相反側之基板102中的汲極區114B。此外，在一些實施例中，每一主動區106更包括分別設於字元線108與110之下兩個摻雜區116。

記憶體裝置100更包括設於字元線108與110之上之絕緣層118，以及部分填入隔離槽104之絕緣層120’。此外，記憶體裝置100更包括導電層126，導電層126係設於汲極區114A與114B上以及隔離槽104未被絕緣層120’覆蓋之側壁S上。

記憶體裝置100更包括設於隔離槽104中的絕緣層120’上之絕緣層128’，以及設於源極區112上之位元線130，其中，位元線130電性連接源極區112。此外，記憶體裝置100更包括順應性覆蓋基板102及位元線130之絕緣層132，以及設於基板102與絕緣層132上之保護層134。此外，記憶體裝置100更包括設於保護層134中之汲極接觸插塞136A與136B。汲極接觸插塞136A與136B自保護層134之上表面134S向下延伸穿過保護層134、絕緣層132及128並分別電性連接汲極區114A與114B。

綜上所述，本發明藉由於汲極區上形成延伸至隔離槽側壁上之導電層，以增加汲極接觸插塞之著陸區範圍，並藉此增加記憶體裝置之製程寬裕度以及製程良率。另外，如第3A圖所示，由於本發明透過磊晶成長(epitaxial growth)製程而形成導電層，故無需複雜的微影蝕刻步驟，即可自對準的僅於暴露出的基板表面形成導電層。

雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許之更動與潤飾。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。