CN1303693C - 半导体存储器件 - Google Patents

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Abstract

一种半导体存储器件，具有存储单元阵列部分和外围电路部分，存储单元阵列包括多个具有开关晶体管和电容器的存储单元，外围电路包括具有栅、源和漏的MISFET，还包括：形成在存储单元阵列的衬底主表面上、起开关晶体管的栅极作用的字线导体；形成在外围电路的衬底主表面上、起MISFET的栅极作用的栅导体；形成在各字线导体两侧的第一半导体区；形成在外围电路中的第二半导体区；形成在字线导体和栅导体之上具有露出第一半导体区的通孔的隔离膜；由多晶硅膜构成、形成在各通孔中却不延伸到隔离膜之上的位线连接元件；形成在隔离膜之上、由钨膜构成的位线导体，以及形成在外围电路中的隔离膜之上、与MISFET的源和漏之一电连接、由钨膜构成的布线。

Description

半导体存储器件
本申请是申请号为98119535.0、发明名称为“包括存储器件的半导体集成电路器件”的发明专利申请的分案申请。
技术领域
本发明涉及一种半导体存储器件，更确切地说，涉及可有效地用于带有DRAM(动态RAM)的半导体集成电路器件的技术。在以下的描述中，n沟道MOSFET缩写为“nMOS”而P沟道MOSFET缩写为“pMOS”。
背景技术
DRAM的位数已越来越大。这是由于FRAM具有适合于增大集成度的特性，例如，在所有各种半导体存储器中，DRAM的单元结构相当简单、图形设计已规则化以致有可能大规模地设计DRAM、单元面积可以做得很小；等等。
随着DRAM位数的进一步增大，一个亟待解决的重要问题是如何确保构成DRAM中存储单元的电容器的储存容量。这一问题主要是由于考虑到各存储单元本身所占面积的减小和确保器件的可靠性而在DRAM中采用了较低的电压所引起的。
图74示出了一例常规存储单元阵列的部分平面图。存储单元阵列50包括沿垂直方向延伸的字线导体(阴影区域所示)51，从图74看，这些字线导体沿着图74的水平方向重复地排列。
位线导体52与字线导体51相垂直地延伸，在图74上看，是沿竖直方向重复地排列的。在连接位线导体52和MOSFET(以下简写为“MOS”)53的各个位线接点54的两边，排列有存储单元55。每一存储单元55都由MOS53和电容器56组成。电容器56包括一个分别提供给各单个存储单元的节点电极58、一个共同提供给多个存储单元的平板电极59和一层央在它们之间的介电薄膜。
通常，位线导体52每次重复地排列，存储单元55在图74上以半个周期图形在位置上交替地向左右移动。因此，多个存储单元55中的电容器56在图74上沿竖直方向线性对准。
下列文献公开了存储单元的各种布图：
a.JP-A-5-13673(1993年1月22日公开)；
b.JP-A-3-72675(1991年3月27日公开)；以及
c.JP-A-6-5811(1994年1月14日公开)。
在例如下列文献中指出了通过用LOCOS.X-艺形成的场隔离膜进行离子注入来形成沟道阻止层：
d.1989年东京第21次固体器件和材料会议展开摘要第105-108页；
e.JP-A-56-87340(1981年7月15日公开)；
f.JP-A-62-298161(1987年12月25日公开)，与美国专利5,116,775相应；以及
g.美国专利3,860,454(1975年1月14日发布)。
在下列文献中公布了在位线导体和存储单元的开关晶体管之间进行电连接的结构的例子：
h.IEDM′90，第655-658页；以及
i.JP-A-5-259405(1993年10月8日公开)。
再者，在下列文献中公开了存储单元的信息储存电容器的结构的例子。
j.JP-A-5-226583(1993年9月3日公开)；
k.JP-A-6-77428(1994年3月18日公开)；以及
l.JP-A-5-82750(1993年4月1日公开)。
然而，本发明者对常规工艺进行了研究后发现常规存储单元结构存在下列问题：
首先，如图74所示，由于常规存储单元结构在存储单元55中的电容器56(特别是电容器的节点电极58)沿图74中的垂直方向线性对准，考虑到要使相邻的电容器56彼此分开而必须确保它们的间距，分配给各电容器的面积不再能够增加。这种线性对准结构引起结构缺陷。这种结构还使得难以在彼此相邻的电容器56和电容器连接导体57(用来获得与MOS的源或漏的电连接的部分)之间得到位置余量。
发明内容
因此，本发明的目的是提供一种可使组成存储单元的电容器的面积增加而不招致存储单元阵列总面积过量增加的技术。其结果是能够改善存储单元的抗α射线能力，并可增大存储单元的输出信号。
本发明提供了一种半导体存储器件，具有存储单元阵列部分和外围电路部分，该存储单元阵列部分包括多个存储单元，各个存储单元包括具有栅、源和漏的开关晶体管以及用于开关晶体管的电容器，所述外围电路部分包括具有栅、源和漏的MISFET，其特征在于所述半导体存储器件包括：形成在所述存储单元阵列部分中的半导体衬底主表面之上的字线导体，所述字线导体起到所述开关晶体管的栅电极的作用；形成在所述外围电路部分中的半导体衬底主表面之上的栅导体，所述栅导体起到所述MISFET的栅电极的作用；形成在各所述字线导体两侧的所述半导体衬底上的第一半导体区，所述第一半导体区起到所述开关晶体管的源和漏的作用；形成在所述外围电路部分中的第二半导体区，所述第二半导体区起到所述MISFET的源和漏的作用；形成在所述字线导体和所述栅导体之上、在所述字线导体之间具有通孔的隔离膜，所述通孔用于露出各开关晶体管的一个所述第一半导体区；由多晶硅膜构成、形成在各个所述通孔中且不延伸到所述隔离膜之上的位线连接元件；形成在所述隔离膜之上、由钨膜构成的位线导体，以及形成在所述外围电路部分中的所述隔离膜之上、与所述MISFET的源和漏之一电连接的布线，所述布线由所述钨膜构成。
附图说明
参照附图描述最佳实施例将使本发明的新颖特征更为明显。
图1是根据本发明一个实施例的半导体集成电路器件主要部分的平面图；
图2A和图2B分别是图1沿IIA-IIA和IIB-IIB线的剖面图；
图3是一个部分剖面图，示出了图1所示半导体集成电路器件的外围电路区；
图4是一个平面图，示出了图1所示半导体集成电路器件的另一主要部分；
图5-46是剖面图，各自示出了包括一个存储单元阵列的半导体衬底的主要部分，而且每一图示出了图1所示半导体集成电路器件各制造阶段中包括有一个外围电路的半导体衬底的主要部分；
图47-56是剖面图，各自示出了根据本发明另一实施例的半导体集成电路器件各制造阶段中包括有一个存储单元阵列的半导体衬底的主要部分；
图57-65是剖面图，各自示出了根据本发明又一实施例的半导体集成电路器件各制造阶段中包括有一个存储单元阵列的半导体衬底的主要部分；
图66-71是剖面图，各自示出了包括有一个存储单元阵列的半导体衬底的主要部分，而且各剖面图示出了根据本发明的又一实施例的半导体集成电路器件各制造阶段中包括有一个外围电路的半导体衬底的主要部分；
图72是一个剖面图，示出了根据本发明的又一实施例的包括有一个存储单元阵列的半导体集成电路器件的主要部分；
图73是一个剖面图，示出了根据本发明的又一实施例的包括有一个存储单元阵列的半导体集成电路器件的主要部分；
图74是一个平面图，示出了常规DRAM的存储单元阵列的一部分；以及
图75示出了图1和74所示半导体集成电路器件中存储单元阵列部分的连接电路图。
具体实施方式
(实施例1)
图1是一个平面图，示出了根据本发明一个实施例的半导体集成电路器件的主要部分；图2A是图1沿IIA-IIA线的剖面图；图3是一个部分剖面图，示出了半导体集成电路器件的外围电路区；图5-46是剖面图，分别示出了图1所示半导体集成电路器件各制造阶段中半导体衬底的主要部分和相关的层。
实施例1的半导体集成电路器件可以是，例如，一个64兆位的DRAM器件。图1示出了其存储单元阵列的主要部分。
在存储单元阵列M中，许多沿图1垂直方向延伸并由例如n型低阻多晶硅构成的字线导体WL在半导体衬底1上按预定的间距沿图1水平方向重复地排列。为易于辨认，图1中的字线导体WL涂上了阴影。
许多沿着垂直于字线导体WL延伸方向而延伸的位线导体BL是由诸如钨之类的金属制咸的，并在半导体衬底1上沿图直垂直方向以预定间距重复地排列。
从垂直于半导体衬底1的方向看时，相对于每一位线导体BL，存储单元MC排列在用来对半导体衬底1上的各nMOS区进行电连接的位线连接元件BC的两边。每一存储单元MC由，例如，一个开关晶体管(此例中为nMOS2)和一个电容器3组成。参考号CC代表一个电容器连接部分，它具体包括一个用来电连接nMOS2的源、漏两个半导体区中的一个和电容器3的接触孔(图2A)以及一个位于电容器3中第一鳍片3a1和第二鳍片3a2之间的接触孔12f(图27)。
各nMOS2排列在位线连接元件BC和电容器连接部分CC之间，位于其间的字线导体WL的一部分还用作nMOS2的栅电极2g。于是，相邻的二个存储单元构成一个存储单元对单位结构。稍后将描述nMOS2和电容器3。
在实施例1中应指出的是，当位线连接元件BC沿图1向下的方向亦即字线导体WL延伸的方向布置时，一个位线导体的该位线连接元件和一个最邻近于上面提到的位线连接元件的相邻位线导体的位线连接元件位于一个字线导体的相对两侧，亦即后一个位线连接元件相对于前一个位线连接元件在沿位线导体BL延伸的方向发生了位移。换言之，当位线导体BL沿图1向下的方向重复排列时，存储单元MC沿图1的竖直方向位移了一个大体相当于字线导体WL的排列间距的距离。
可以认为存储单元对单位结构在几何学上是由一个位线连线元件BC、两个在其两边的存储单元，和一个位于这两个存储单元的电容器与这二个存储单元相邻的存储单元的电容器3之间的分隔空间所构成。于是，位线导体BL每沿图1的向下方向重复排列一次，一串单位结构就沿图1的竖直方向位移周期图形长度的四分之一。因此，上述存储单元MC对每四个位线导体BL就重复排列一次。
同时，在实施例1中，如图1所示，电容器3排列在靠近各位线连接元件BC的四边。换言之，形成在一个位线导体之下的一个单位结构中的位线连接元件BC也邻近于一个和另一个单位结构的电容器3，这些单位结构形成在相邻于此位线导体的两个位线导体之下，因而，该位线连接元件BC必然被这样的四个电容器3所围绕。于是，从位线连接元件BC到靠近其四边的四个电容器3的距离就大致相等。换言之，确保了重复的规律性。
在实施例1中，由于存储单元MC的上述排列，就可产生下列效果：
首先，由于电容器3不是沿图1竖直方向相继地位于相邻位线导体之下，故沿图1竖直方向的间距就可拉长。拉长的部分就可用作各电容器3的延伸区域。
其次，由于电容器3不沿图1竖直方向相继地布置，就能把更大的面积分配给各电容器3，带有电容器连接元件CC的电容器3的定位就有更宽的余量，结果就可抑制这些部分中可能发生的缺陷。
第三，借助于将位线连接元件BC放置在电容器3的角部(电容器3与位线连接元件BC一边相对的那部分)，存储单元阵列M的面积可得到有效的利用(否则在图形化工艺中这一角部也要被清除)。
将这些效果组合起来，各电容器3的面积就可扩展而不招致存储单元阵列M总面积的明显增加。
以下在图2A和3中分别示出了沿图1IIA-IIA线的存储单元阵列M的剖面图和外围电路区的部分剖面图。再参考图75，它示出了存储单元阵列M的电路连接图。
半导体衬底1由例如p型硅单晶制成。在半导体衬底1中，在存储单元阵列M和外围电路区A中形成一个p阱4p。p阱4p用p型杂质，如硼，进行掺杂。在半导体衬底1中，还在外围电路区A形成一个n阱4n。n阱4n用n型杂质如磷进行掺杂。
p阱4p是用例如p型的沟道阻止层5p来形成的。此沟道阻止层5p用p型杂质，如硼，来掺杂。另一方面，n阱用例如n型的沟道阻止层形成。此沟道阻止层5n用n型杂质，如磷，来掺杂。
在场隔离膜6a围绕的元件形成区6b中，于p阱4p中的沟道阻止层5p上形成一个p型半导体区7p。此半导体区7p用p型杂质，如硼，来掺杂。
同时，在场隔离膜6a围绕的元件形成区6b中，在n阱4n中的沟道阻止层5n上形成一个n型半导体区7n。此半导体区7n用n型杂质，如磷，掺杂。顺便提一下，场隔离膜6a由例如氧化硅(SiO2)制成。
nMOS2和电容器3形成在存储单元阵列M中的p型半导体区7p处，各自构成存储单元MC。
nMOS2具有LDD(轻掺杂漏)结构，具体由一对形成在半导体区7p的半导体区2a、一个形成在半导体衬底1上的栅隔离膜2b和形成在栅隔离膜2b上的栅电极2g所构成。
该对半导体区2a用来构成nMOS2的源和漏。每一个半导体区域2a都包含一个形成在栅电极2g附近的n型半导体区2a1和一个形成在其外边的n+型半导体区2a2，二者都通过在其内掺杂n型杂质，如磷，来形成。
构成存储单元MC的nMOS2的半导体区2a之一(图2A中央部分内的半导体区2a)还用作相邻存储单元MC的nMOS2的半导体区2a之一。换言之，图2中的中央半导体区2。是相邻两个存储单元MC的公共区。
栅隔离膜2b用例如SiO2制成。如上所述的作为字线导体WL一部分的栅电极2g用例如n型低阻多晶硅制成。顺便提一下，形成在栅电极2g上的隔离膜8的侧面上、以及形成在栅电极2g侧表面上的隔离膜9，用例如SiO2制成。同样，形成在栅电极2g和隔离膜8的侧面上的侧壁是一个用于形成LDD结构的隔离膜，并用例如SiO2来制成。
叠式鳍状结构被用作例如电容器3。电容器3由一个电容器电极3a、另一个围绕电容器电极3a的电容器电极3b、和一个形成在电容器电极3a和3b之间的电容器隔离膜3c所构成。
电容器电极3a中的一个由例如低阻多晶硅制成，它具有例如三个鳍片3a1-3a3。此电容器电极3a经由穿过半导体衬底1上隔离膜11a(第一隔离膜)形成的接触孔12a，电连接于nMOS2的半导体区2a。
另一个电容器电极3b由例如n型低阻多晶硅制成，如稍后将描述的那样，电连接到电源线并建立一个预定电位。电容器隔离膜3c本身用例如氮化硅(Si3N4)制成，或由包括一个Si3N4层和一个SiOz层的叠层构成。隔离膜11a用例如SiO2制成。
现参照图75。在图75中，各单元对单位结构用点划线绘出并用虚线围绕，或用实线绘出并用虚线围绕。前者表示根据本发明实施例连接和排列的单位结构，而后者表示根据现有技术连接和排列的单位结构(见图74)。
每个单位结构在相邻的二个字线导体上延伸。考虑排列在一个位线导体BLi之下的一个单元对单位结构，连接于包括在此单位结构中的晶体管T2A的控制栅电极2g的位线导体WLj，也连接在排列于此位线导体BLi相邻的位线导体BLi-1之下的单元对单位结构中的第二晶体管T2B的栅电极2g上。连接于排列在此位线导体BLi之下的单位结构中的晶体管T2B的栅电极2g上的另一个字线导体WLj+1，也连接在排列于邻近此位线导体BL1的位线导体BLi+1的单元对单位结构中的第一晶体管T2A的控制电极2g上。
现参照图3，例如，具有LDD结构的nMOS13也形成在半导体衬底1上的外围电路区A中。nMOS13由一对形成在半导体区7p中的半导体区13a、一个形成在半导体衬底上的栅隔离膜13b和一个形成在栅隔离膜13b上的栅电极13g所组成。
这对半导体区13用来构成nMOS13的源和漏区，其中每一半导体区13a包含一个形成在栅电极13g附近的n-型半导体区13a1和一个形成在其外的n+型半导体区13a2。n-型半导体区13a1用n型杂质，如磷，来掺杂，而n+型半导体区13a2用n型杂质，如砷(As)，来掺杂。
例如，带有LDD结构的pMOS14也形成在半导体衬底1上的外围电路区A中。pMOS14由一对形成在半导体区7n中的半导体区14a、一个形成在半导体衬底1上的栅隔离膜14b和一个形成在栅隔离膜14b上的栅电极14g所组成。
该对半导体区14a用来构成pMOS14的源和漏区。每一个半导体区14a包含一个排列在栅电极14g附近的p-型半导体区14a1和一个排列在其外的p+型半导体区14a2，二者都通过向其中掺杂例如p型杂质(如硼)的方法来形成。
顺便提一下，nMOS13和pMOS14的栅隔离膜13b和14b由例如SiO2构成，而栅极电极13g和14g由例如n型低阻多晶硅构成。
同图3一起再参照图2A，在隔离膜11a上沉积一层由例如SiO2组成的隔离膜11b(第一隔离膜)，以便覆盖电容器3、nMOS13和pMOS14。在隔离膜11b上也沉积一层由例如SiO2构成的隔离膜11c(第一隔离膜)。而且在隔离膜11c上沉积一层由例如SiO2组成的隔离膜11d(第一隔离膜)。
位线导体BL形成在隔离膜11d上。各位线导体BL经由穿过隔离膜11a-11d所形成的接触孔12b(第一接触孔)中的位线连接元件BC而电连接到nMOS2的半导体区2a上。在实施例1中，接触孔12b用例如n型低阻多晶硅来填充。
现有技术只用金属来填充接触孔12b，若接触孔12b移位，则在接触孔12b的底端处，填入的金属会扩展到半导体区2a和半导体衬底1上，引起半导体区2a与半导体衬底1的偶然短路。同时，若用金属作为填充材料，杂质也不能扩散进入轻掺杂的半导体区，以致无法降低半导体区的接触电阻。
作为避免这些问题的现有技术方法，提出了一种技术，即形成聚合体(polycide)的位线导体。但此时，由于在外围电路区存在用来连接nMOS和pMOS的布线导体，位线导体BL无法用作外围电路区的布线导体。
在实施例1中，由于接触孔12b充以低阻多晶硅，此结构就没有上述移位的位线导体BL引起的短路问题、位线导体BL和半导体区2a之间的接触电阻问题等等。此外，此结构使得有可能用与位线导体BL所用相同的金属膜来在与位线导体BL相同的层上形成外围电路区的第一层布线导体15a。
实施例1的上述特点导致制作外围电路元件读出放大器电路的面积减小。这一面积的减小主要由下列原因来实现：
(1)首先，读出放大器电路可由具有与存储单元阵列M中布线导体类似的最小机械尺寸规则的第一布线导体15a来构成；
(2)其次，通常在高于位线导体BL一个层的层面上排列在一起的读出放大器电路的布线导体和行选择布线导体，可以安排在分开的层面内。具体地说，现有技术中，读出放大器电路布线导体和行选择布线导体必须安置在同一布线层内，以致必须占用相当大的面积来制作读出放大器电路，实施例1与之相反，它不存在这类面积限制。
构成外围电路区的第一布线导体15a都经由穿过隔离膜11b-11d形成的接触孔12c(第二接触孔)而电连接到nMOS13的半导体区13a和pMOS14的半导体区14a。
在隔离膜11d上也形成一个由例如SiO2构成的隔离膜11e以覆盖位线导体BL。然后在隔离膜11e的上表面上，形成第二布线导体15b，并形成一个隔离膜11f用来覆盖第二布线导体15b。
第二层布线导体15b由例如钨制成，且经由穿过隔离膜11e而形成的接触孔12b与第一布线导体15a电连接。隔离膜11f本身也由例如SiO2制成，而第三布线导体15c形成在隔离膜11f的上表面上。
第三布线导体15c包含一层由例如钨制成的金属膜15c1、一层由例如铝硅铜合金(Al-Si-Cu)制成的金属膜15c2和一个由例如钨制成的金属膜15c3，它们从下层以这种顺序堆叠而成。第三布线导体15c经由穿过隔离膜11f而形成的接触孔12e电连接到第二布线导体15b。
应该指出的是，若希望第二布线导体15b具有低电阻，第二布线导体15b可以由与第三布线导体15c类似的金属膜来形成，此金属膜有钨膜、Al-Si-Cu合金膜和另一层钨膜按此顺序堆叠而成。
在第三布线导体15c上形成一层由例如Si2N4制成的表面保护膜16a。再在隔离膜11f上沉积一层表面保护膜16b，用来覆盖第三布线导体15c和表面保护膜16a。此表面保护膜16b由例如SiO2组成。
以下，图4示出了用来连接位线导体WL和第三布线导体15c的连接区主要部分的平面图。
此连接区C安置成夹在相邻存储单元阵列M之间。每一第三布线导体15c(见图2和3)经由接触孔12f而电连接到形成在第一层布线导体15a(见图3)上的矩形连接导线17上，再进一步经由与连接导体17和字线导体WL连接的接触孔12g而电连接到字线导体WL。顺便提一下，连接导体17由例如钨制成。
应该指出的是，在实施例1中，相互邻近的连接导体17的间距要使字线导体WL能够插入其间。由于这种安排可减小相邻连接导体17之间所要求的距离，故可为其获得更大的定位余量。
在实施例1中，在各存储单元阵列M的最外边还安置了电源导体18。在图4中，电源导体18用阴影示出以便于将与其它区域区分开来。
电源导体18用来向前述的电容器电极3b(见图2)馈送预定的电位，它们被安置在各存储单元阵列M的最外边与位线导体BL平行，以使其遵守位线导体BL重复排列的规则。
这就使各存储单元阵列M中最外边的位线导体BL具有改善了的可靠性。这是因为如此排列的电源线18能够防止各存储单元阵列中最外边的位线导体BL发生变形等，在位线导体BL的图形转移时，除非提供了布线导体18，否则就会出现变形。
各电源导体18由以预定间隔伸向接触区C的电源焊点18a来形成。各电源焊点18a有一个形成在18a中的接触孔18b，用于和电容器3的公共电极3b电连接。两个彼此平行延伸的电源导体18的电源焊点18a成叉指状排列，接触区C插入其间。换言之，在一个电源导体18的相邻电源焊点18a之间放置了与之相邻的一个电源导体18的电源焊点18a。这样，两个相邻电源导体18之间的距离就可以减小而同时保持电源焊点18a所要求的面积。
以下参照图5-46来描述根据实施例1的半导体集成电路器件的制造方法。注意这些图中的奇数号图表示存储单元阵列M，而偶数号图表示外围电路区A。
图5和6分别示出了根据实施例1的半导体集成电路器件制造上艺中半导体衬底1的主要部分。
半导体衬底1由例如p型硅单晶制成，其上形成了一个p阱4p和一个n阱4n。
n阱4n的制作方法是在半导体衬底1上形成一个只暴露出n阱4n区的离子注入掩模，然后用离子注入法将例如磷之类的n型杂质注入到半导体衬底1中，然后对半导体衬底1进行退火。
p阱4p本身也采用在半导体衬底1上形成一个只暴露出p阱区4p的离子注入掩模的方法，然后用离子注入法将例如氟化硼(BF2)注入到半导体衬底1中，再对半导体衬底进行退火。
在半导体衬底1的上表面上已经用例如LOCOS(硅的局部氧化)法形成了一个用来分隔元件的场隔离膜6a。在半导体衬底1上场隔离膜6a所围绕的元件形成区6b上还已经形成了一个由例如SiO2组成的隔离膜19a。
对于这样加工过的半导体衬底1，用下述方法制作用于分隔元件的沟道阻止层。
首先，用光刻技术在斗导体衬底1上形成只暴露出p阱4p区域的光致抗蚀剂图形20a(以下简称抗蚀剂图形)之后，用抗蚀剂图形20a作为离子注入掩模(图5和6)，采用离子注入之类的方法，将例如硼之类的p型杂质注入到半导体衬底1中。
接着，在清除抗蚀剂图形20a之后，用图7和8所示的光刻技术，在半导体衬底1上形成只暴露出n阱4n区域的抗蚀剂图形20b。
然后，用刻蚀剂图形20b作为离子注入掩模(图7、和8)，采用离子注入之类的方法，将例如磷之类的n型杂质注入到半导体衬底1中，然后清除抗蚀剂图形20b。
在清除抗蚀剂图形20b之后，在由主要成分氮(N2)和氧组成的混合气氛中对半导体衬底1进行退火，以在半导体衬底1上形成沟道阻止层5p和5n，如图9和10所示。
应该指出的是，在实施例1中，沟道阻止层5p和5n是在形成场隔离膜6a之后，用离子注入之类的方法来制作的。这样制作沟道阻止层5p和5n可产生下列效果。
首先，由于沟道阻止层5p和5n是用具有高制作可控性的离子注入方法来制作的，其形成位置、杂质浓度等就可被有利地控制。
其次，根据本实施例形成沟道阻止层的方法可防止窄沟道效应，如果采用现有技术在场隔离膜6a形成之前来制作沟道阻止层，这种窄沟道效应就会发生。因此，构成存储单元的MOS可制作得更精细。此种情况下的窄沟道效应是沟道阻止层杂质向沟道扩散所引起的一种现象。
除了由于采用离子注入法形成沟道阻止层5p和5n而得到良好的制作可控性以外，由于下述理由，实施例1还可防止窄沟道效应。亦即，在实施例1中，由于杂质离子是在场隔离膜6a形成之后被注入沟道阻止层的，杂质离子被注入到深于场隔离膜6a位置的区域，因而杂质离子难以向沟道扩散。
另外，在实施例1中，由于用上述的方法对外围电路区A也制作了沟道阻止层5p和5n层故可产生下列效果：
首先，由于在外围电路区A的MOS中也可防止窄沟道效应，外围电路区A中的MOS就可制作得更精细。亦即，实施例1可适应对更精细的外围电路A的要求。
其次，由于沟道阻止层5p和5n同存储单元阵列M中的沟道阻止层5p和5n同时制作，故可减少曝光掩模和制造工序的数目。
以下，在半导体集成电路1上，用例如下述方法来形成MOSFET的基本结构。
首先，如图11和12所示，用离子注入之类的方法将预定杂质注入到半导体衬底1上由场隔离膜6a所围绕的各元件形成区6b中，以形成p型和n型半导体区7p和7n，从而提供要形成在相关的元件形成区中的各元件所要求的电学特性。
接着，在形成在元件形成区6b的隔离膜(未示出)被清除以暴露出半导体衬底1的表面之后，对半导体衬底1进行热氧化之类的工序，以便在半导体衬底1暴露出的表面上形成一个栅隔离膜21。
在形成栅隔离膜21之后，用CVD之类的方法在半导体衬底1上沉积一层例如由n型低阻多晶硅构成的导电膜22a。其中采用的反应气体可以是例如由硅烷(SiH4)和磷烷(PH3)组成的混合气体。
然后，用CVD之类的方法，在导电膜22a上沉积一个例如由SiO2构成的隔离膜8′。此工序中采用的反应气体可以是例如由氧化氮(N2O)和SiH4组成的混合气体。
接着，在用光刻技术在隔离膜8′上形成一个用来制作栅电极的抗蚀剂图形(未示出)之后，用抗蚀剂图形作为腐蚀掩模，采用干法腐蚀之类的方法对隔离膜8′进行图形化。
然后，在清除抗蚀剂图形之后，用图形化了的隔离膜8′作为腐蚀掩模，采用干法腐蚀之类的方法，对导电膜22a进行图形化，以便在半导体衬底1上形成栅电极2g、13g、14g、字线导体WL，以及隔离膜8，如图13和14所示。
此后，对半导体衬底1进行轻度热氧化工序以便在各个栅电极2g、13g、14g的侧表面上形成隔离膜9。
接着，用光刻技术在半导体衬底1上形成一个覆盖除p阱4p上部以外的整个表面的抗蚀剂图形(未示出)，之后，用抗蚀剂图形和栅电极2g、13g作为离子注入掩模，采用离子注入之类的方法将例如磷的n型杂质注入到半导体衬底1中。
然后，在清除了离子注入工序中所用的抗蚀剂图形之后，对半导体衬底1进行热处理，以便在半导体区7p中形成n-型半导体区2a1和13a1。
之后，在用光刻技术于半导体衬底1上形成一个覆盖除n阱4n上部以外的整个表面的抗蚀图形(未示出)之后，用形成的抗蚀剂图形和栅电极14g作为离子注入掩模，采用离子注入之类的方法，将例如硼的p型杂质注入到半导体衬底1中。
接着，在清除了用在离子注入工序中的抗蚀剂图形之后，对半导体衬底1进行热处理，以便在半导体区7n中形成一个p型半导体区14a1。用这种方法，在半导体衬底1上就形成了nMOS2、13和pMOS14的基本结构。
然后，在用CVD之类的方法子半导体衬底1上沉积一个例如由SiO2组成的隔离膜之后，对隔离膜进行回腐蚀以便在栅电极2g、13g、14g和隔离膜8的侧面上形成侧壁，如图15和16所示。
在形成了侧壁10之后，用CVD之类的方法在半导体衬底1上沉积一个例如由SiO2组成的隔离膜11a。此工序中所用的反应气体可以是例如由N2O和SiH4组成的混合气体。
下面用例如下述的方法在半导体衬底1上形成组成存储单元的电容器。
首先，如图17和18所示，用光刻技术在隔离膜11a上形成一个只暴露出nMOS2外侧上n-型半导体区2a1上部的抗蚀剂图形20c。然后，用抗蚀剂图形20c作为腐蚀掩模，将未被抗蚀剂图形20c覆盖的那部分隔离膜11a腐蚀掉，以形成穿过隔离膜11a的接触孔12a，从而将n-型半导体区2a1的一部分暴露出来。形成接触孔12a之后，清除掉抗蚀剂图形20c。
接着，如图19和20所示，用CVD之类的方法，在半导体衬底1上沉积一层例如由n型低阻多晶硅组成的导电膜(第一导电膜)22b。此工序中所用的反应气体可以是例如由硅烷(SiH4)和PH3组成的混合气体。
将半导体衬底1在例如N2气氛中退火，以使导电膜22b中的n型杂质扩散入衬底1以形成n+型半导体区2a2。
在沉积导电膜22b之后，用光刻技术在导电膜22b上形成一个只覆盖电容形成区的抗蚀剂图形20d。然后，用抗蚀剂图形20d作为腐蚀掩模，采用千法腐蚀之类的方法对导电膜22b进行图形化，以便形成各电容器电极3a的第一鳍片3a1，如图21和22所示。
然后，用CVD之类的方法在半导体衬底1上沉积一层例如由Si3N4组成的隔离膜23a。此工序所用的反应气体可以是例如由二氯硅烷(SiH2Cl2)和氨气(NH3)组成的混合气体。
沉积隔离膜23a之后，用CVD之类的方法在这一隔离膜23a上沉积一层例如由SiO2组成的隔离膜24a。此工序所用的反应气体可以是例如由SiH4和N2O组成的混合气体。
之后，用CVD之类的方法在隔离膜24a上沉积一层例如由BPSG(硼磷硅化物玻璃)组成的隔离膜24b。此工序所用的反应气体可以是例如由TEOS(四乙基硅烷)和O2并加入预定量的硼和磷所组成的混合气体。
隔离膜23a、24a和24b用作形成第二和第三鳍片3a2和3a3时对导电膜的隔离基膜。
然后，带有形成于其上的膜的半导体衬底1在例如由N2和O2组成的混合气氛中退火，以整平隔离膜24b的上表面，如图23和24所示。
接着，在回腐蚀隔离膜24b的上部之后，在例如由N2和O2组成的混合气体中对带有形成于其上的膜的半导体衬底1进行退火，以进一步整平隔离膜24的上表面，如图25和26所示。
换言之，在实施例1中，在为电容器3(见图2)形成第一鳍片3a1之后，隔离膜24b的上表面被整平，以用作电容器3的第二和第三鳍片3a2和3a3的良好基底。
用这种方法，用来制作第二和第三鳍片3a2和3a3的导电膜可以做得平整。结果出现例如下列效果。
首先，可抑制由不平坦的基底引起的第二和第三鳍片3a2和3a3的不良制作。
其次，在形成第二和第三鳍片3a2和3a3时导电膜将不会被过腐蚀。
第三，由于导电膜能够以改善的图形加工精度形成到第二和第三鳍片3a2和3a3中，鳍片3a2和3a3的图形尺寸精度也可得到改善。
同时，由于用来形成第二和第三鳍片的导电膜做得平整，电容器隔离膜就能够做得更薄。用这种较薄的隔离膜，就能增加电容器的储存容量。
当构成电容器3的鳍片的数目增加时，为确保电容器3的可靠性，上述的整平技术变得越来越有效和重要。
然后，用CVD之类的方法，在整平过的隔离膜24b的上表面上沉积一层例如由SiO2构成的隔离膜(第三隔离膜)24c。此工序所用的反应气体可以是例如TEOS气体。
接着，用CVD之类的方法，在隔离膜24c上沉积一层例如由n型低阻多晶硅组成的导电膜(第二导电膜)22c。此工序所用的反应气体可以是例如由硅烷(SiH4)和PH3组成的混合气体。值得指出的是，导电膜22c是为形成各个电容器3的第二鳍片3a2而提供的。
之后，用CVD之类的方法，在导电膜22c上沉积一个例如由SiO2构成的隔离膜(第三隔离膜)24d。此工序所用的反应气体可以是例如由SiH4和N2O组成的混合气体。
然后如图27和28所示，用光刻技术在隔离膜24d上形成一个只暴露鳍片3a1上表面中央区上部的抗蚀剂图形20e。
形成抗蚀剂图形20e之后，用抗蚀剂图形20e作为腐蚀掩模，采用干法腐蚀之类的方法，穿过导电膜22c和隔离膜23a、24a-24d形成一个接触孔12f，以便将鳍片3a1上表面的中央部分暴露出来。然后清除抗蚀剂图形20e。
之后，如图29和30所示，用CVD之类的方法在半导体衬底1上沉积一层例如由n型低阻多晶硅构成的导电膜(第二导电膜)22d。此工序所用的反应气体可以是例如由SiH4和PH3组成的混合气体。应该指出导电膜22d是用来形成电容器3的第三鳍片3a3的。
然后，在用光刻技术于导电膜22d上形成了用来制作电容器的抗蚀剂图形20f之后，用抗蚀剂图形20f作为腐蚀掩模，采用干法腐蚀之类的方法清除不被抗蚀剂图形20f所覆盖的那部分导电膜22c和隔离膜24d。
借助于用这种方式对导电膜22c、22d和隔离膜24d进行图形化来制作第二和第三鳍片3a2和3a3，以完成各电容器电极3a，如图31和32所示。
接着，在清除掉抗蚀剂图形20f之后，用湿法腐蚀之类的方法清除隔离膜24a-24c。然后，用例如热磷酸之类溶剂清除掉隔离膜23a以暴露出电容器电极3a的表面。
在清除掉隔离膜23a之后，用CVD之类的方法在电容器电极3a的表面上沉积一层例如由Si3N4组成的隔离膜23b，如图33和34所示。此工序所用的反应气体可以是例如由SiH2Cl2和NH3组成的混合气体。
然后，在例如由O2和氢(H2)组成的混合气氛中对隔离膜23b的表面进行氧化，再用CVD之类的方法在隔离膜23b上形成一层例如由n型低阻多晶硅组成的导电膜22d。此工序所用的反应气体可以是例如由SiH4和pH3组成的混合气体。
接着，用光刻技术对导电膜22d进行图形化以形成电容器电极3b，于是完成电容器4，如图35所示。
在制成电容器3之后，用CVD之类的方法在半导体衬底1上形成一层隔离膜11b，如图35和36所示。此工序所用的反应气体可以是例如TEOS气体。
然后，在形成了用来覆盖隔离膜116上除了外围电路区中nMOS区上部以外的整个表面的抗蚀剂图形(未示出)之后，用新形成的抗蚀剂图形和nMOS13的栅电极13g作为离子注入掩模，将例如砷之类的n型杂质掺入到半导体区7p中。
砷掺杂工序之后，清除掉抗蚀剂图形。然后在隔离膜11b上形成用来覆盖外围电路区中除了pMOS区上部以外的整个表面的抗蚀剂图形(未示出)。这一抗蚀剂图形和pMOS14的栅电极14g用作离子注人掩模，以便将例如硼之类的p型杂质掺入到半导体区7n中。
然后，在清除抗蚀剂图形之后，在N2气氛中对带有迄今形成的多层膜的半导体衬底1进行退火，以形成nMOS13的n+型半导体区13a2和pMOS14的p+型半导体区14a2，这样就完成了外围电路区域中nMOS13和pMOS14的LDD结构。
然后，例如用下述方法，在半导体集成电路1上形成位线导体。
首先，用CVD之类的方法，在隔离膜11b上沉积一层例如由SiO2组成的隔离膜11c。此工序所用的反应气体可以是例如由SiH4和N2O组成的混合气体。
接着，用CVD之类的方法在隔离膜11c上沉积一层例如由BPSG组成的隔离膜11d。此工序所用的反应气体可以是由TEOS气体掺入磷和硼的混合气体。
然后，在例如由N2和O2组成的混合气氛中，对带有迄今形成于其上的多层膜的半导体衬底1进行退火，以整平隔离膜11d的上表面，对隔离膜11d的上部进行回腐蚀，将带有迄今形成于其上的多层膜的半导体衬底1再次退火以整平隔离膜11d的上表面，如图37和38所示。
然后，在用光刻技术形成一个穿过隔离层11d的接触孔12b，以便暴露nMOS2中一部分n-型半导体区2a1的上表面之后，在隔离膜11d上沉积一层由例如掺有高浓度n型杂质(例如磷)的n型低阻多晶硅构成的导电膜22e。此工序所用的反应气体可以是例如由SiH4和pH3组成的混合气体。
形成了接触孔12b之后，对导电膜22e的上部进行回腐蚀以便导电膜22e只填充在接触孔12b中，如图39所示。填充的导电膜22e构成位线连接元件BC的一部分。
在例如N2气氛中对半导体衬底1进行退火，以使填充的导电膜22e中的n型杂质扩散进入衬底1以形成另一个n+型半导体区2a2。
之后如图39和40所示，用光刻技术在隔离膜11d上形成一层抗蚀剂图形20g，用于只暴露出外围电路区中nMOS13的一个n+型半导体区13a2和pMOS14的一个p+型半导体区14a2的上部。然后，用抗蚀剂图形20g作为腐蚀掩模，穿过隔离膜11d形成接触12c，用以暴露出半导体区13a2和14a2。
然后，在清除掉抗蚀剂图形20g之后，在半导体衬底1上形成一层例如由钨构成的金属膜25a，如图41和42所示。
金属膜25a的制作方法是，先用溅射、CVD之类的方法，在半导体衬底1上沉积一个由钨之类构成的金属膜，然后用CVD之类的方法，在该金属膜上形成一个由钨之类构成的金属膜。CVD工序所用的气体可以是例如由六氟化钨(WF6)和H2组成的混合气体。
金属膜25a形成之后，用常规光刻技术对金属膜25a进行图形化，以便在半导体衬底1上形成用来组成存储器电路的位线导体BL，而与这一图形化同时，对第一层布线导体15a也进行图形化以构成外围电路。
大体上在实施例1中，用来构成位线导体BL的金属膜25a也被用来形成第一层布线导体15a，以便在与位线导体BL同一层上构成外围电路。结果就有了下列效果。
首先，由于深度大体均匀的接触孔12c可用来连接第一层布线导体15a和nMOS13及pMOS14，它们之间的接触可靠性就可得到改善。
通常，由于下列原因，用来连接外围电路第一层布线导体和外围电路区内各元件的接触孔的深度制作得并不均匀。由于外围电路的布线导体常形成在比位线导体所在层高一层的层内，故将一由隔离膜形成的额外层插入在用于外围电路和元件的两层布线导体之间。于是，插入隔离膜的厚度的可能变化也引起从隔离膜上的布线层延伸到元件的各接触孔12c深度的变化。
其次，由于位线导体BL的布线层可以用作第一布线导体15a的布线层，布线导体的排列自由度就可得到改善。
然后，例如用下述方法，在半导体衬底1上制作第二布线导体和第三布线导体。
首先，如图43和44所示，在隔离膜11d上形成一个隔离层11e，以覆盖位线导体BL和第一布线导体15a。隔离膜11e用例如下述方法制作。
用CVD之类的方法，使用例如由TEOS、氦(He)和O2组成的混合气体，在隔离膜11d上先沉积一层例如由SiO2组成的隔离膜，然后在隔离膜上涂覆例如一层SOG旋涂玻璃(Spin On Glass)。
接着，对此两层结构的隔离层进行回腐蚀以整平其上表面，其后用CVD之类的方法，使用例如由TEOS和O2组成的混合气体在隔离膜上沉积一层例如由SiO2构成的隔离膜，这就完成了隔离膜11e的制作。
然后，在隔离膜11e形成之后，在外围电路区A中穿过隔离膜11e制作接触孔12d，以便暴露出第一布线导体15a的一部分。然后，用与制作第一布线导体15a相似的方法，在隔离膜11e上形成第二布线导体15b。
第二布线导体15b形成之后，在隔离膜11e上形成一隔离膜11f。这个隔离膜11f也可用例如相似于隔离膜11e的方法来制作。
之后如图45和46所示，穿过隔离膜11f在外围电路区A中形成接触孔12e以便暴露出部分第二布线导体15b。然后，在隔离膜11f上例如用下述方法形成一层金属膜25b。
首先，例如用溅射、CVD之类的方法，在隔离膜11f上沉积一层例如由钨构成的金属膜。然后，用表面层(blanket)CVD方法在金属膜上沉积一层由钨之类构成的金属膜以形成金属膜25b1。此表面层CVD工序所用的反应气体可以是例如由WF6和H2组成的混合气体。
接着，用溅射之类的方法在金属膜25b1上沉积一层例如由Au-Cu-Si合金构成的金属膜2562。再用溅射等方法在金属膜2562上沉积一层例如由钨组成的金属膜2563，于是完成金属膜25b。
在金属膜25b形成之后，用CVD之类的方法在金属膜2563上沉积一层例如由Si3N4构成的隔离膜23c。此工序所用的反应气体可以是例如由SiH4、NH3和N2组成的混合气体。
之后，用常规光刻技术对金属膜25b和隔离膜23c进行图形化，以形成第三布线导体15C和表面保护膜16a，如图2和3所示。
在形成第三布线导体15c之后，用CVD之类的方法在隔离膜11f上形成一层例如由SiO2构成的表面保护膜16b，以便覆盖第三布线导体15c。此工序所用反应气体可以是例如由TEOS、He和O2组成的混合气体。
根据上述实施例1，可获得下列效果：
(1)具有一个位线连接元件BC和两个排列在位线连接元件BC二端的存储单元MC的单元对单位结构，每当位线导体BL沿图1向下方向重复排列一次就沿图1竖直方向被位移周期图形的四分之一，以使电容器3沿图1竖直方向不连续地排列。这样，相邻电容器3之间沿图1竖直方向的距离就可做得更大，而且电容器和电容器连接元件CC之间的位置余量可做得更宽。
(2)借助于将位线连接元件BC安放在电容器3的角部(电容器3正对着位线连接元件BC的一个边的那部分，否则这部分在图形制作过程中也要被清除掉)，可以有效地利用存储单元阵列的面积。
(3)由于效果(1)和(2)，各电容器3的面积就可扩大而不招致存储单元阵列M总面积的明显增加。
(4)由于位线导体BL借以通过其中而连接到存储单元MC中nMOS2的半导体区2a去的接触孔12b被例如低阻多晶硅所填充，这种结构就不存在位移了的位线导体BL引起的短路问题、位线导体BL和半导体区2a之间的接触电阻等等问题。此外，采用一个用于位线导体BL的金属膜，这种结构使外围电路的第一布线导体15a可以形成在与位线导体BL相同的层面上。
(5)上述效果(4)也有助于形成均匀深度的用来将第一布线导体15a连接到外围电路区A中的nMOS13或pMOS14的接触孔12c，从而改善穿过接触孔的连接可靠性。
(6)由于效果(4)还允许把通常不能用于组成外围电路的布线导体的位线导体BL布线层也用作组成外围电路的第一布线导体15d布线层，安置布线导体的区域就可以扩大。用这种方法，可减小外围电路区A。在外围电路区中安排布线导体的自由度也可得到改善。
(7)在用于将第三布线导体15c连接到字线导体WL的连接区C(图4)中，相邻的连接导体17的分隔距离要使一个字线导体WL能够插于其间，以减轻对相邻连接导体17之间布线间距的要求，这就可能提供更大的定位余量并减小连接区C。
(8)借助于将电源导体18安置在各存储单元阵列M的最外边并与位线导体BL平行使其遵守位线导体BL的重复排列规则，电源导体18就可以防止各存储单元阵列M中最外侧的位线导体BL变薄(若不提供这种布线导体18则会发生变薄)，这样就改善了各存储单元阵列M中最外侧的位线导线BL的可靠性。这一效果还导致半导体集成电路器件成品率和可靠性的改善。
(9)由于沟道阻止层5p和5n是在形成了场隔离膜6之后采用离子注入之类的方法来制作的，故可以制作出良好的沟道阻止层5p和5n而不会在构成存储单元MC的nMOS2中引起窄沟道效应。因此可能将组成存储单元MC的nMOS2做成精细结构。
(10)由于用上述的方法也为外围电路区A制作了沟道阻止层5p和5n，故在外围电路区A的nMOS13和pMOS14中也可以防止窄沟道效应，从而使nMOS13和pMOS14也可做得精细。换言之，沟道阻止层的这种制作可适应对外图电路区A的精细结构的要求。
(11)由于外围电路区A的沟道阻止层5p和5n与存储单元阵列M的沟道阻止层5p和5n同时制作，故可减小曝光掩模和制造工序的数目。
(12)由于效果(10)有助于防止存储单元阵列M的MOS区或类似区域中和外围电路区A中的窄沟道效应，故半导体集成电路器件的成品率和可靠性可得到改善。
(13)在形成电容器3的第一鳍片3a3之后，对用作电容器3的第二和第三鳍片3a2和3a3的基底的隔离膜24b进行了整平，可将用于制作第二和第三鳍片3a2和3a2的导电膜22c和22d做得平整，这就使得有可能改善电容器3的可靠性和图形尺寸精度。
(14)借助于在形成电容器3第一鳍片3a1之后对用作电容器3的第二和第三鳍片3a2和3a3的基底的隔离膜24b进行整平，用于制作第二和第三鳍片3a2和3a3的导电膜22c和22d就可做得平整，以致可减小电容器隔离膜3c的厚度。隔离膜3c厚度的减小使电容器3的储存容量得以提高。
(15)借助于在制作鳍状电容器3时先制作第一鳍片3a1而后制作第二和第三鳍片3a2和3a3，用作腐蚀掩模的抗蚀图形就不必做厚。因此，即使曝光机分辨率低，也可以顺利地制作例如带3个鳍片3a1一3a3的电容器3。
再转到图1，设置单位结构以形成彼此大体平行的斜序单位结构LLk1、LLk2、...、LLk5。单位结构SU的斜序沿左上到右下方向倾斜。如参照图2A已描述的那样，各单元结构中的每个电容器3具有一个分别提供给每个存储单元的节点电极3a和一个共接于多个存储单元和夹在其间的介电膜3c的平板电极3b。任一斜序(如LLk3)中任一单位结构SU的第一电容器3的节点电极3a和与上述斜序相邻的斜序(如LLk2)中一个单位结构SU的第二电容器3的节点电极3a之间的距离，取决于划线极限或最小光刻尺寸。换言之，当沿垂直于斜序的倾斜方向的方向看时，相邻二个斜序中单位结构的电容器3的节点电极3a之间的距离d1，由划线极限或最小光刻尺寸决定。
在图1中，相邻二个存储单元的开关晶体管形成在由场隔离膜6a(图2A)所围绕的一个细长的元件形成区6b之中。所有细长的元件形成区6b都相对于位线导体BL向同一方向倾斜，以致其纵向不平行于位线导体BL的延伸方向(长度方向)。元件形成区6b包括在上述的存储单元对单位结构中。元件形成区6b被做成倾斜状，以便防止形成在位线导体BL所在层之下的存储单元对单位结构的位线连接元件BC由于未对准而被制作得不必要地靠近形成于相邻位线导体之下的存储单元对单位结构的开关晶体管。
以下参照示出了沿图1IIB-IIB线的剖面图图2B(与图2A相似)，但为简单起见，省略了形成在隔离膜11e上的各种膜。考虑掩模由于未对准而偏离用来制作接触孔的原定位置，这些接触孔是用来将组成各存储单元对单位结构中两个存储单元的两个开关晶体管连接到三个半导体区2a1，如从图17可见，各用来向连接于电容器3的半导体区2a1提供一个接触(电容连接元件CC)的接触孔12a，只穿过一个隔离膜11a(例如厚约100nm的SiO2膜)而形成，以致场隔离膜6几乎不可能被过多地清除到超过允许限度。
另一方面，为了与位线导体BL连接而提供的与连接到位线连接元件BC(实施例1中为n型多晶硅膜22e)的半导体区2a1接触的接触孔12b，被制作成穿过三层材料(厚度约为700nm)，包括回腐蚀隔离层11d(例如厚度约为500nm的BPSG膜)、隔离膜11c(例如厚度约为100nm的SiO2膜)、以及隔离膜11a(如上所述，厚度约为100nm的SiO2膜)(图35)，以致于可能有一个半导体区2a1的隔离膜6被清除得超过允许限度。若场隔离膜6被过量清除，则形成的位线连接元件BC会不希望地太靠近半导体区2a1(图2B右边和左边)，该半导体区2a1连接于形成在邻近于位线连接元件BC的位线导体之下的存储单元对单位结构中的电容器的晶体管。这样形成的位线连接元件BC会引起位于位线导体之下的位线连接元件BC和位于相邻位线导体之下的电容器连接元件CC之间的不完全分离或隔离，这就引起其间不希望有的漏电流。结果就会制造出劣质存储单元。
为了解决这一问题，使所有细长的元件形成区6b都相对于位线导体BL沿相同的方向倾斜以便防止其纵向与位线导体的延伸方向(长度方向)相重合。在图1中，各元件形成区6b的倾斜方向是这样确定的，即从位于例如位线导体BL之下(虽然并不一定要位于此处)的位线连接元件BC算起，元件形成区6b的左边部分相对于位线导体的中心线朝下，而右边部分相对于位线导体的中心线朝上(元件形成区6b作为一个整体是向右上升的)。借助于这样安置半导体区7p，就可以在形成于一位线导体之下的存储单元对单位结构的位线连接元件BC和形成在相邻位线导体之下的存储单元对单位结构中开关晶体管的电容器连接元件CC之间提供一个较宽的间距，以致即使由于掩模偏离而使接触孔的位置从它们应该形成的原设计位置发生位移，此结构也不存在位线连接元件BC和相邻电容器连接元件CC之间的上述不完全分离或隔离，这就使得有可能有效地防止不希望有的漏电流流过其间。
而且，细长的单位结构或形成在位线导体BL之下且如上所述的地倾斜的元件形成区6b，用下述方法排列：即，形成在位线导体之下的倾斜单位结构的第一个电容器3的节点电极3a和形成在前述位线导体相邻的位线导体之下的倾斜单位结构的第一个电容器3的节点电极3a之间的距离d21，取决于划线极限或最小光刻尺寸。而且，形成在位线导线之下的倾斜单位结构的第二个电容器3的节点电极3a和形成在相邻于前述位线导体的位线导体之下的第二个电容器3的节点电极3a之间的距离d22，由划线极限或最小光刻尺寸决定。
上述的距离d1、d21和d22彼此大致相等。术语“划线极限”或“最小光刻尺寸”是用来指明相当于形成在半导体芯片上预定导电层中的两个布线导体之间的最小布线导体宽度或最小间隔的极限和尺寸。
(实施例2)
图47-56是剖面图，示出了根据本发明另一实施例的半导体集成电路器件制造工序中半导体衬底的主要部分。
实施例2不同于实施例1的地方是制作组成存储单元的电容器的方法不同。此法按例如下列工序中进行。应该指出的是，为了附图的清晰，用来表明实施例2的附图略去了图2所示的形成在栅电极2g侧面上的隔离膜9。
图47是一个剖面图，示出了根据实施例2的半导体集成电路器制造工序中存储单元阵列M的主要部分，它示出了一种相似于实施例1图13所示制造工序中所得到的结构。在半导体衬底1-2的元件形成区中，已形成了一个nMOS2-2的基本结构。
用CVD等方法，在半导体衬底1-2上首先形成一层例如由SiO2构成的隔离膜24e-2之后，如图48所示，用CVD等方法在隔离膜24e-2上沉积一层例如由Si3N4构成的隔离膜(做保护用)23d-2。进一步，用CVD之类的方法在保护隔离膜23d-2上沉积一层例如由SiO2构成的隔离膜(第二隔离膜)24f-2，其腐蚀速率不同于隔离膜23d-2。
接着如图49所示，用光刻技术穿过隔离膜23d-2、24e-2和24f-2形成接触孔12-2，用以暴露出nMOS的部分n-型半导体区2a1-2。
在形成接触孔12-2之后，如图50所示，用CVD之类的方法在半导体衬底1-2上沉积一层，例如，由n型低阻多晶硅构成的导电膜22f-2。在实施例2中，此工序中将导电膜22f-2沉积到其上表面变成大体上平整的程度。此导电膜22f-2用来制作电容器的第一鳍片。
然后，例如在N2气氛中，对其上带有迄今形成的膜的半导体衬底1-2进行退火，以使导电膜22f-2中的n型杂质向半导体衬底1-2扩散，以便形成n+半导体区2a2-2。
退火工序之后，对导电膜22f-2的上表面进行回腐蚀以进一步整平导电膜22f-2的上表面，如图51所示。
然后如图52所示，在用CVD之类的方法于导电膜22f-2上沉积一层例如由SiO2构成的隔离膜24g-2之后，用CVD等方法在隔离膜24g-2的上表面上沉积一层例如由n型低阻多晶硅构成的导电膜22g-2。再用CVD之类的方法在导电膜22g-2上沉积一层例如由SiO2构成的隔离膜24h-2。导电膜22g-2用于制作电容器的第二鳍片。
然后如图53所示，用光刻技术将暴露出一部分导电膜22f-2的接触孔12f-2制作成穿过导电膜22g-2和隔离膜24g-2和24h-2。然后如图54所示，用CVD之类的方法在半导体衬底1-2上沉积一层例如由n型低阻多晶硅构成的导电膜22h-2。此导电膜22h-2用来制作电容器的第三鳍片。
简单地说，在实施例2中，用于形成电容器第一鳍片的导电膜22f-2的上表面被整平，并在整平了的上表面上沉积导电膜22g-2和22h-2，用来制作电容器的第二和第三鳍片。
比之在形成用来提供电容器第二和第三鳍片的导电膜22g-2和22h-2之前对下面的隔离膜进行整平的工艺，用这种方法来制作电容器的结构，无须增加工序的数目就可容易地实现整平工艺。
因此，就电容器的可靠性而言，有可能以较容易的方式产生与实施例1相似的效果而无须额外增加制造工序的数目。
导电膜22g-2和22h-2沉积之后，用光刻技术在导电膜22h-2上形成一个制作电容器用的抗蚀剂图形20h-2。然后，用此抗蚀剂图形20h-2作为腐蚀掩模，对导电膜22f-2至22h-2以及隔离膜24f-2至24h-2光刻成形，以形成电容器电极3a-2并暴露出电容器的表面，如图55所示。
应该指出的是，在实施例2中，隔离膜23d-2用作保护膜，它在图形化工序中有腐蚀阻止层的功用。有了这一保护膜，在为制作鳍片3a1-2～3a3-2而进行图形化时，也可以清除掉位于第一鳍片3a1-2下面的隔离膜24f-2，这样第一鳍片3a1-2的下表面也可以用作电容器的储存部分，从而比之前述的实施例1，可以增大电容器的容量。
然后，在例如用热磷酸处理等方法清除掉隔离膜23d-2之后，如图56所示，用相似于实施例1的方法形成电容器电极3b-2和电容器隔离膜3c-2，以完成电容器3-2。
根据上述的实施例2，除了实施例1的效果外，还可获得下列效果。
(1)在整平了用来制作第一鳍片3a1-2的导电膜22f-2上表面之后，形成各有三个鳍片3a1-3a3的电容器3-2时，在整平了的导电膜22f-2上表面上制作用来形成第二和第三鳍片3a2-1和3a3-2的导电膜22g-2和22h-2，从而可以比实施例1的方法更容易制作良好的电容器3-2而不大量增加制造工序的数目。
(2)保护用隔离膜23d-2先前已被形成在用来制作第一鳍片3a1-2的导电膜22f-2下面以便将预定的隔离膜24f-2夹在它们之间，这样，将隔离膜23d-2用作腐蚀阻止层来清除隔离膜24f-2。用这种方法，鳍片3a1-2的下表面也可用作电容器的储存部分，以便电容器3-2的总容量可以做得比实施例1的电容器3的更大。
(实施例3)
图57-65是一些剖面图，各自示出了根据本发明又一实施例的半导体集成电路器件制造工序中半导体衬底的主要部分。
简单地说，实施例3不同于实施例1和2的是组成存储单元的电容器的形成方法不同。此法包括例如下述工序。应该指出的是，为图示清晰起见，用来描述实施例3的图也略去了形成在图2所示栅电极2g侧面上的隔离膜9。
图57是一个剖面图，示出了根据实施例3的半导体集成电路器件制造工序中存储单元阵列M-3的主要部分，它示出了一种以与实施例1的图15所示类似的制造工艺所产生的结构。在半导体衬底1-3的元件形成区中已制作了nMOS2-3的基本结构。由例如SiO2构成的隔离膜24i-3相当于图15中的隔离膜11a。如图57所示，在用CVD之类的方法沉积了例如由SiO2构成的隔离膜24j-3之后，如图58所示，用光刻技术穿过隔离膜24i-3和24j-3来形成用于暴露出nMOS2-3的一部分n-型半导体区2a1-3的接触孔12a-3。
形成接触孔12a-3之后，用CVD之类的方法在半导体衬底1-3上沉积一个例如由n型低阻多晶硅构成的导电膜22f-3，如图59所示。同时，在实施例3中，本工序中将导电膜22f-3沉积到其上表面变为大致平整的程度。此导电膜22f用来制作电容器的第一鳍片。
之后，如图60所示，回蚀导电膜22f-3的上表面，以便进一步整平导电膜22f-3的上表面。
然后如图61所示，在用CVD之类的方法于导电膜22f-3上沉积了例如由SiO2构成的隔离膜24g-3之后，用CVD等方法在隔离膜24g-3的上表面上沉积一层例如由n型低阻多晶硅构成的导电膜22g-3，接着，再用CVD之类的方法沉积一层例如由SiO2构成的隔离膜24h-3。此导电膜22g-3用于制作电容器的第二鳍片。
然后如图62所示，用光刻方法形成穿过导电膜22g-3和隔离膜24g-3和24h-3暴露出一部分导电膜22f-3的接触孔12f-3。然后如图63所示，用CVD之类的方法在半导体集成电路1-3上沉积一层例如由n型低阻多晶硅构成的导电膜22h-3。此导电膜22h-3用来制作电容器的第三鳍片。
简单地说，在实施例3中，对用于制作各电容器的第一鳍片的导电膜22f-3的上表面进行了整平，而将用于制作各电容器的第二和第三鳍片的导电膜22g-3和22h-3沉积在整平了的下表面上。用这种方法，实施例3可更容易地获得与实施例1相似的效果而不必过多地增加制造工序数目，就象实施例2那样。
沉积了用作第二和第三鳍片的导电膜22g-3和22h-3之后，用光刻技术在形成电容器的导电膜22h-3上形成一个抗蚀剂图形20i-3，并用作腐蚀掩模以使导电膜22g-3、22h-3和隔离膜24g-3和24h-3图形化。在此工序中，用来形成第一鳍片的导电膜22f-3用作起腐蚀阻止层作用的保护膜。
用这样的方法，电容器3-3的第二和第三鳍片3a2-1和3a3-3如图64所示那样被图形化。接着清除掉夹在第二和第三鳍片3a2-3和3a3-3之间的隔离膜24h-3以及夹在鳍片3a2-3和导电膜22f-3之间的隔离膜24g-3。然后，腐蚀掉导电膜22f-3暴露出的部分以完成各电容器3-3的电容器电极3a，如图65所示。
根据上述的实施例3，由于不制作保护用的隔离膜23d-2，实施例3的结构除了前述实施例2所产生的效果(1)之外，还有简化制作工序的效果。
(实施例4)
图66-71是一些剖面图，各自示出了根据本发明的第四实施例的半导体集成电路器件制造工序中半导体衬底的主要部分。
总的来说，实施例4不同于前述的实施例1的是制作位线导体的方法。此方法用例如下列工艺来进行。
图66和67是剖面图，分别示出了根据实施例4的半导体集成电路器件制造工序中存储单元阵列M-4的主要部分和外围电路区A-4。这些图示出了与用图35和36所示制造工序所得到的相似的结构，其中图35和36中的隔离膜11a，在图66和67中表示为整平了的隔离膜11a-4。
在存储单元阵列M-4中，隔离膜11d-3已有一个穿过它的接触孔12b-3，以暴露出nMOS2-4的n-型半导体区2a1-4。
首先，用CVD之类的方法在半导体衬底1-4上沉积一层例如由n型低阻多晶硅构成的导电膜22i-4。
在例如N2气氛中对斗导体衬底1-4进行退火，以使导电膜22i-4中的n型杂质扩散进入衬底1-4以形成n+型半导体区2a2-4。
接着如图68和69所示，用光刻技术形成一个抗蚀剂图形20j-4，以暴露出外围电路区A-4中nMOS13-4和pMOS14-4的各半导体区13a1-4、14a1-4的上部。
然后，用抗蚀剂图形20j-4作为腐蚀掩模，穿过隔离膜11d-4形成暴露出外围电路中nMOS13-4和pMOS14-4的一部分半导体区13a1-4和14a1-4。
其次如图70和71所示，在用与前述实施例1类似的方法沉积一层例如由钨构成的金属膜25a-4之后，用与实施例1类似的方法使金属膜25a-4图形化，以形成存储电路的位线导体BL和外围电路的第一层布线导体15a-4(见图2)，如关于实施例1所描述的那样。
因此可以明白，实施例4也可以获得与实施例1的(3)-(5)所列举的那些类似的效果。
尽管已根据最佳实施例具体地描述了本发明，但本发明不局限于上述的实施例1-4，而是可用各种方法进行修改而不偏离其要旨，这是自不待言的。
例如，虽然实施例1-4描述了构成存储单元的电容器具有鳍状结构的情况，但本发明并不局限于这种特定的结构，而是可以有各种改型。例如，如图72所示，也可使用具有冕状结构的电容器3-5。
电容器3-5各由一个例如形成为柱形的电容器电极3a-5、一层覆盖于其上的电容器隔离膜3c-5和一个再覆盖隔离膜3c-5的电容器电极3b-5所组成。电容器电极3a-5同nMOS2-5的n-型半导体区2a1-5电连接。电容器电极3b-5同电源导体18-5(见图4)电连接并建立预定电位。电容器电极3a-5和3b-5都由例如n型低阻多晶硅构成，而电容器隔离膜3c-5由例如一层Si3N4和一层SiO2组成的叠层膜构成。或者，作为一个例子，n型低阻多晶硅只用于电容器电极3a-5，而钨或TiN用于电容器电极3b-5，氧化钽(Ta2O5)用于电容器隔离膜3c-5。
同样，尽管实施例1-3已描述了用低阻多晶硅来填充位线连接元件BC的情况，但本发明并不局限于这种特定结构。作为变通，如图73所示，在位线连接元件BC的底部制作了一层例如由n型低阻多晶硅构成的焊接膜26。此时，位线导体BL-5可以由例如钨或Al-Si-Cu合金构成。电容器电极3a-5可以有例如四个鳍片3a15-3a4-5。
此时，通过用自对准方法制作焊接膜26，可以缩小位线连接元件BC两边的nMOS2之间的间隔。此外，由于若将焊接膜26的上表面做得稍微宽一点则可以照顾到移位的接触孔12b等，故即使nMOS2之间的间隔变窄，也可确保相对于位线导体BL-5的可靠性。而且，由于杂质可从焊接膜26向半导体衬底1扩散，故可降低nMOS2到半导体区2a的接触电阻。在其上部，位线导体金属膜也可用作构成外围电路的布线导体。
虽然实施例4已描述的情况是：为形成位线导体和第一布线导体，在隔离膜11d-4上沉积了组成位线导体的下层低阻多晶硅膜22i-4(见图70)之后形成了到达外围电路区中MOS的半导体区的接触孔，但本发明并不局限于这种工序。下列工序也可替代使用。
首先，在隔离膜1ld-4上沉积用来形成位线导体的下层低阻多晶硅膜22i-4，将多晶硅膜22i-4图形化使其不保留于外围电路区。接着，穿过隔离膜11d-4形成到达外围电路中MOS的半导体区的接触孔。接触孔形成之后，在半导体衬底上沉积一层预定的金属膜。之后，用图形化金属膜的方法来形成位线导体和第一布线导体。
虽然本发明已描述的情况是：将本发明应用于64兆位DRAM(这是与本发明特别相关的一个工业应用领域)，但本发明并不局限于这一领域，而是可应用于各种领域。本发明也可应用于具有不同容量的DRAM，如4兆位或16兆位DRAM，以及其它半导体集成电路器件，如带有半导体存储电路的复合门阵列等等。

Claims (6)

1.一种半导体存储器件，具有存储单元阵列部分和外围电路部分，该存储单元阵列部分包括多个存储单元，各个存储单元包括具有栅、源和漏的开关晶体管以及用于开关晶体管的电容器，所述外围电路部分包括具有栅、源和漏的MISFET，其特征在于所述半导体存储器件包括：
形成在所述存储单元阵列部分中的半导体衬底主表面之上的字线导体，所述字线导体起到所述开关晶体管的栅电极的作用；
形成在所述外围电路部分中的半导体衬底主表面之上的栅导体，所述栅导体起到所述MISFET的栅电极的作用；
形成在各所述字线导体两侧的所述半导体衬底上的第一半导体区，所述第一半导体区起到所述开关晶体管的源和漏的作用；
形成在所述外围电路部分中的第二半导体区，所述第二半导体区起到所述MISFET的源和漏的作用；
形成在所述字线导体和所述栅导体之上、在所述字线导体之间具有通孔的隔离膜，所述通孔用于露出各开关晶体管的一个所述第一半导体区；
由多晶硅膜构成、形成在各个所述通孔中且不延伸到所述隔离膜之上的位线连接元件；
形成在所述隔离膜之上、由钨膜构成的位线导体，以及
形成在所述外围电路部分中的所述隔离膜之上、与所述MISFET的源和漏之一电连接的布线，所述布线由所述钨膜构成。
2.如权利要求1所述的半导体存储器件，其中，所述第一半导体区具有与所述第二半导体区相反的导电类型。
3.如权利要求2所述的半导体存储器件，其中，所述第一半导体区为N型导电类型，而所述第二半导体区为P型导电类型。
4.如权利要求1所述的半导体存储器件，进一步包括：
形成在所述字线之上、起到所述电容器的第一电极作用的第一导体；
形成在各第一导体之上的介电膜，以及
形成在各介电膜之上、起到所述电容器的第二电极的作用的第二导体。
5.如权利要求4所述的半导体存储器件，其中，所述第一电极与所述开关晶体管的源区和漏区中的另一个电连接。
6.如权利要求5所述的半导体存储器件，其中，所述第一导体由多晶硅构成。
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