CN1133214C

CN1133214C - 半导体存储器及其制造方法

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Publication number: CN1133214C
Application number: CN99105830A
Authority: CN
Inventors: 野田研二
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-04-20
Filing date: 1999-04-20
Publication date: 2003-12-31
Anticipated expiration: 2019-04-20
Also published as: CN1233077A; JP3467416B2; KR19990083348A; US6175138B1; JP2000012705A

Abstract

在SRAM存储器中，由N型MOS晶体管构成的每个驱动MOS晶体管的阈值电压(Vthn)被设置为大于由P型MOS晶体管构成的用于选择地址的每个MOS晶体管的阈值电压(Vthp)。

Description

半导体存储器及其制造方法

本发明涉及一种半导体存储器及其方法，尤其是由SRAM(静态随机存取存储器)组成的半导体存储器和其制造方法。

已知的作为一种LSI(大规模集成电路)的存储器通常分为SRAM(静态随机存取存储器)和DRAM(动态随机存取存储器)。这些存储器的大多数是由MOS(金属氧化物半导体)晶体管组成，因为MOS晶体管在集成方面是优越的。

在这种情况下，SRAM与DRAM相比具有快的操作速度。因此，SRAM被广泛地使用，例如，用作特别需要高速操作的缓冲存储器。

SRAM基本上是由触发器电路组成的。在这样一种触发器电路中，通过使用一对驱动MOS晶体管将输入电极和输出电极相互连接，而且一负载装置(即工作装置)被连接到输出电极。

SRAM通常被分为CMOS(互补金属氧化半导体)型和高阻负载型。在这种情况下，在CMOS型中，MOS晶体管是被用作触发器电路的负载，而在高阻型中，一高阻薄膜，例如多晶硅，被用作负载装置。

根据这样一种结构，用于选择地址的MOS晶体管分别连接到一对输出电极。从而构成一存储单元。

在MOS型SRAM中，一个存储单元是由六个MOS晶体管构成的。因此，一个存储器单元在半导体基片上有一较大占用面积。

相比较，在高阻型SRAM中，一个存储器单元是由四个MOS晶体管构成，而高阻薄膜是形成在MOS晶体管的上部。从而，在高阻型SRAM中能够减少单元的面积。

同时，当在高阻型SRAM中减少单元面积时，具有多晶硅组成的高阻负载装置的存储器单元必须是在一限定的空间内由一叠层结构构成。因此，存储器的结构明显地变得复杂，而且生产步骤也增加。

为解决这样一个问题，在日本专利申请特开平7-302847中公布了一特定的SRAM。在这种SRAM中，一存储器单元是由一对驱动MOS晶体管和用于选择地址的一对MOS晶体管组成。

在这种情况下，每一驱动MOS晶体管是由一N型MOS晶体管构成，而用于选择地址的每一MOS晶体管是由P型MOS晶体管构成。根据这个结构，没有任何一个负载被连接于每一驱动MOS晶体管的输出节点。

在这种存储器单元中，通常连接到驱动MOS晶体管的输出节点的负载是不必要的。因此存储器单元的结构不会复杂。制造步骤能够简化。

然而，当上述的常规SRAM操作时，必须要有一中间电位。因此，需要包括电源电位(Vcc)和地电位(Vss)的三种电位。

具体地说，如前面所述，在常规的SRAM中器件是不需要的。因此，在等待操作中，为了选择作为负载装置的地址必须使MOS晶体管工作。

为此目的，通过将分阈值电流流入MOS晶体管补偿电消除用于选择地址。为了产生分阈值电流，中间电位被加到MOS晶体管用于选择地址。

因此，除了常规SRAM中所需的第一和第二两种电位(即，电源电位和地电位)之外，必须设置或备有第三电位(即，中间电位)。

这种装置必须配备新的电源电路。因此，SRAM的外围电路变得复杂。此外，用于产生中间电位的电路在等待状态通常也增加了消耗电流(即，待机电流)。

本发明的目的是提供一种半导体存储器件，它能够在不需要负载装置的状态下，在不使供电结构复杂和没有增加等待电流的情况下维持存储单元的数据信号；以及制造这种半导体存储器件的方法。

根据本发明，半导体存储器具有第一和第二位线和一字线。

此外，该存储器件还包括用于驱动的一第一MIS(金属绝缘体半导体)晶体管。在此情况下，第一MIS晶体管具有一第一输入电极和一第一输出电极，并具有第一导电类型和第一阈值电压。

此外，该存储器件还包括用于驱动的一第二MIS晶体管。在此情况下，第二MIS晶体管具有一第二输入电极和一第二输出电极，并具有第一导电类型和第一阈值电压。

在此，第一输入电极与第二输出电极连接，而第二输入电极与第一输出电极连接。

此外，该存储器件还包括用于驱动的一第三MIS晶体管。在此情况下，第三MIS晶体管是连接在第一位线和第一输出电极之间，并具有一第三输入电极和具有第二导电类型和第二阈值电压。

在此，第三输入电极与字线连接，而第二导电类型是与第一导电类型相反的导电类型。

此外，该存储器件包括用于选择地址的一第四MIS晶体管。在此情况下，第四MIS晶体管是连接在第二位线和第二输出电极之间，并具有一第四输入电极和具有第二导电类型和一第二阈值电压。在此，第四输入电极连接到字线。

根据这个结构，第一阈值电压大于第二阈值电压。

每个第一和第二MIS晶体管包括一沟道区。此外，在该沟道区上设置一阈值电压设定层。在这种情况中，通过该阈值电压设定层，第一阈值电压被设定为大于第二阈值电压。在此，阈值电压设定层包括第二导电类型的杂质。

此外，每个第一和第二MIS晶体管具有第一漏电流，而每一第二和第三MIS晶体管具有第二漏电流。在这种情况下，第二漏电流大于第一漏电流。

因此，在等待过程中，当提供了电源电位时，分阈值电流流过每个所述的第一和第二MIS晶体管。

例如，第一导电型是N型，而第二导电型是P型。

更具体地说，在没有任何负载装置的SRAM的存储单元中，由N型MOS晶体管组成的每个驱动MOS晶体管的阈值电压Vthn被设定为大于由P型MOS晶体管组成的用于选择地址的每个MOS晶体管的阈值电压Vthp。

因此，通过使用两种电位(正常电源电位和地电位)而不使用第三电位，即可保持存储单元的数据信号。

换句话说，通过满足上述的关系(Vthn＞Vthp)，用于选择地址的每一MOS晶体管的漏电流Ilp变为大于每一驱动MOS晶体管的漏电流Iln。

因此，在等待操作过程中，当电源电位被加到用于选择地址的每一MOS晶体管的栅极时，可以通过将分阈值电流引入每个驱动MOS晶体管来补偿电荷的消除。

因此，每个驱动MOS晶体管的输出节点可以保持在电源电位。所以，因为存储器单元的电荷消除可以如前所述的补偿，数据信号则得以保持。

此外如上所述，通过只使用两种电位而使第三种电位变成不必要的。因此，SRAM的外围电路不会变复杂。

因此，在无需负载装置的状态下，该半导体存储器件能够在不增加电源结构的复杂性和不增加等待电流的情况下保持存储单元中的数据信号。

图1示出了一常规半导体存储器件的电路图；

图2示出了一常规半导体存储器件的电路图；

图3示出了一常规半导体存储器件的电路图；

图4是本发明第一实施例的半导体存储器的结构的一平面图；

图5是图4中所示的半导体存储器件沿X-X线的一剖视图；

图6是图4中所示的半导体存储器件沿Y-Y线的一剖视图；

图7是本发明第一实施例的半导体存储器件的制造沿X-X线的一剖视图；

图8示出了本发明第一实施例的半导体存储器件的制造方法的步骤图；

图9示出了本发明第一实施例的半导体存储器件的制造方法的步骤图；

图10示出了本发明第一实施例的半导体存储器件的制造方法的步骤图；

图11示出了本发明第一实施例的半导体存储器件的制造方法的步骤图；

图12示出了本发明第一实施例的半导体存储器件的制造方法的步骤图；

图13示出了本发明第一实施例的半导体存储器件的制造方法的步骤图；

图14示出了本发明第一实施例的半导体存储器件的制造方法的步骤图；

图15示出了本发明第一实施例的半导体存储器件的制造方法的步骤图；

图16示出了本发明第一实施例的半导体存储器件的制造方法的步骤图；

图17示出了本发明第一实施例的半导体存储器件的制造方法的步骤图；

图18示出了本发明第一实施例的半导体存储器件的制造方法的步骤图；

图19示出了本发明第一实施例的半导体存储器件的制造方法的步骤图；

图20示出了本发明第一实施例的半导体存储器件的制造方法的步骤图；

图21示出了本发明第一实施例的半导体存储器件的制造方法的步骤图；

图22示出了本发明第一实施例的半导体存储器件的制造方法的步骤图；

图23示出了本发明第一实施例的半导体存储器件的制造方法的步骤图；

图24示出了N型MOS晶体管的阈值电压和静态噪音余量之间关系的一特性图；

图25示出了P型MOS晶体管的阈值电压和静态噪音余量之间关系的一特性图；

图26是本发明第一实施例的半导体存储器的外围电路的结构的电路图；

图27是图26所示的外围电路的工作波形图；

图28是本发明第二实施例的半导体存储器结构的平面图；

图29是图28中所示的半导体存储器件沿X-X线的一剖视图；

图30是图28中所示的半导体存储器件沿Y-Y线的一剖视图。

为了更好的理解本发明，首先参照图1至图3描述常规的半导体存储器。该半导体存储器件等效于前面例子所述的常规存储器件。

在图1中，通过使用一对驱动MOS晶体管51和52将输入电极和输出电极相互连接，负载装置53和54(即，工作装置)连接到每一输出电极。在CMOS型SRAM中，MOS晶体管53和54被用作触发电路的负载装置。

根据这个结构，用于选择地址的MOS晶体管57和58分别与一对输出电极连接。从而构成一存储单元。

在此，每一MOS晶体管51和52是由N型MOS晶体管构成，而每一负载装置53和54是由P型MOS晶体管构成。每一MOS晶体管57和58是由N型MOS晶体管构成。

在图2中，通过使用一对驱动MOS晶体管51和52将输入电极和输出电极相互连接，负载装置55和56耦合连接到输出电极。在高阻负载型SRAM中，一高阻薄膜，如多晶硅膜被用作各个负载装置55和56。

在此，每一MOS晶体管51和52是由N型MOS晶体管构成，而每一MOS晶体管57和58是由P型MOS晶体管构成。

在CMOS型SRAM中，一个存储单元是由六个MOS晶体管构成，如图1所示。因此，在半导体基片上一个存储单元具有一较大的占用面积。

相反，在高阻型SRAM中，一个存储单元是由四个晶体管构成的，如图2所示。虽然如图2所示在高阻型SRAM中存储单元面积被减小，但是必须在有限的空间内由叠层结构形成具有高阻负载器件的存储单元。因此，存储器结构显然变得复杂，而且生产步骤也增加。

为解决这样一个问题，在日本专利特开平7-302847中公布了一种特殊的SRAM。

在这个SRAM中，一存储单元是由一对驱动MOS晶体管61和62，以及一对用于地址的MOS晶体管63和64构成，如图3所示。

在此情况下，每一驱动MOS晶体管61和62是由N型MOS晶体管构成，而每一MOS晶体管63和64是由P型MOS晶体管构成。

在此，参考号65a和65b代表位线，而参考号66代表字线。此外，参考号67表示电源(Vcc)，参考号68和69表示通道晶体管。

根据这个结构，没有任何负载连接到各个驱动MOS晶体管的输出节点。

在这个存储单元中，负载装置变成不必要的。从而存储单元的结构不会变得复杂。制造步骤可以减少。

然而图3所示的常规SRAM需要中间电位。因此，需要有包括电源电位(Vcc)和地电位(Vss)的三种电位。

具体地说，如前面所述，在图3所示的常规的SRAM中器件负载装置是不需要的。因此，在等待操作中，不需要使作为负载装置的MOS晶体管63和64工作。

为此目的，通过将分阈值电流引入每个MOS晶体管63和64补偿电消除。为了产生分阈值电流，中间电位被加到MOS晶体管63和64。

因此，除了图3所示常规SRAM中所需的第一和第二两种电位(即，电源电位和地电位)之外，必须设置或备有第三电位(即，中间电位)。

考虑到上述问题，本发明提供了一种半导体存储器件，它能够在不需要负载电阻的状态下，在不使电源结构复杂的和不增加等待电流的情况下保持存储单元中的数据。

参照图4至图6，将描述本发明第一实施例的半导体存储器单元。

在所示出的半导体存储器件中，如图1至3所示，在由硅单晶构成的P型半导体基片中形成一N型阱2n。在这种情况下，在P型半导体基片1中，用于选择地址的一对MOS晶体管5和6设置在N型阱2n内，而一对驱动MOS晶体管3和4被设置在一P阱2p内。

在此，每一MOS晶体管5和6是由P型MOS晶体管构成，而每一驱动MOS晶体管3和4是由N型MOS晶体管构成。此时，MOS晶体管3、4和MOS晶体管5、6构成了具有图3所示相同结构的存储器单元。

每个驱动MOS晶体管3和4有一N型源区7和一N型漏区(漏极区域)8。在这种情况下，N型源区(源极区域)7是由N型区7a和N⁺型区7b组成，而N型漏区8是由N型区8a和N⁺型区8b组成。

此外，栅极10是通过一栅极隔离膜9，如氧化膜(SiO₂)，而设置于N型源区7和N型漏区8之间P型半导体基片1的表面上。

而且，栅极氧化膜9和栅极10的侧面敷有一隔离膜间隔层11，例如氧化膜。在此，为了方便起见，在图5中只画出了一个MOS晶体管3。

在另一方面，用于选择地址的每个MOS晶体管5和6有一P型源区13和一P型漏区14。在这种情况下，P型源区13是由P型区13a和P⁺型区13b组成，而P型漏区14是由P型区14a和P⁺型区14b组成。

此外，栅极16是通过一栅极隔离膜15，如氧化膜，而设置于P型源区13和P型漏区14之间N型阱2n的表面上。

而且，栅极氧化膜15和栅极16的侧面敷有一隔离膜间隔物17，例如氧化膜。在此，为了方便起见，在图6中只画出了一个MOS晶体管5。

在此情况下，栅极16是在N型阱2n的上表面延伸以构成一字线。此外，每个N型区7a和8a和P型区13a和14a构成一LDD(轻掺杂漏极)区。

在P型半导体基片1和N型阱2n之间设置了一器件隔离沟19。因此，N型MOS晶体管3、4和P型晶体管5、6被电隔离。

在此情况下，器件隔离沟19是通过在经刻蚀而在半导体基片1的表面上形成的沟中埋置如氧化膜等绝缘体构成。

栅极10和16的表面敷有一层第一层间隔离膜20。在此，第一层间隔离膜20由氧化膜经CVD方法制作形成，该膜可以为BSG(硼硅酸盐玻璃)膜、PSG(二氧磷基硅酸盐玻璃)膜、以及BPSG(硼二氧磷基硅酸盐玻璃)膜和类似膜。

连接孔21a和22a形成在第一层间隔离膜20中每个MOS晶体管3、4的N型源区7和每一MOS晶体管5、6的P型源区13的表面。在此情况下，在连接孔21a和22a中形成钨(W)插塞23a和24a(源极)。

同样，连接孔21a和22a形成在第一层间隔离膜20中每个MOS晶体管3、4的N型漏区8和每一MOS晶体管5、6的P型漏区14的表面。在此情况下，在连接孔21a和22a中形成钨(W)插塞23b和24b(漏极)。

钨插塞23a和23b和钨插塞24a和24b的表面敷有一层第二层间隔离膜26。在此，第二层间隔离膜20由氧化膜经CVD方法制作形成，该膜可以为BSG膜、PSG膜、以及BPSG膜和类似膜。此时，在第二层间隔离膜26中形成通孔27a和27b。

此时，在通孔27a中形成钨插塞23a以便与钨插塞28a接触，同时在通孔27b中形成钨插塞28b以便与钨插塞24a接触。

此外，在第二层间隔离膜26上形成提供地电位的第一金属布线29a以便与钨插塞28a接触。并且，在第二层间隔离膜26上形成层间布线29b以便与钨插塞28b接触。

第一布线29a的表面敷有一层第三层间隔离膜30。在此情况下，第三层间隔离膜30由氧化膜经CVD方法制作形成，该膜可以为BSG膜、PSG膜、以及BPSG膜和类似膜。

此外，在第三层间隔离膜30中形成通孔31。在通孔31中形成一钨通插塞32以便与层间布线29b接触。而且，在第三层间隔离膜30上形成构成位线的第二金属布线33以便于钨通插塞32接触。

在此情况下，设置一对驱动MOS晶体管3、4和用于选择地址的一对MOS晶体管，致使流动电流的方向基本上是相互垂直的。

此外，以基本为矩形的形状形成包括N型源极和漏区7、8和P型源极和漏区13、14的这些有源区(激活区)，它们构成了各N型MOS晶体管3、4和各P型MOS晶体管5、6。

在此，由N型MOS晶体管组成的每个驱动MOS晶体管3、4的阈值电压Vthn在绝对值上被设定为大于由P型MOS晶体管组成的用于选择地址的每个MOS晶体管5、6的阈值电压Vthp(即，Vthn＞Vthp)。这种关系是通过在各MOS晶体管3、4的沟道区形成阈值电压调节层34实现的，如图5所示。

为此目的，事先将P型杂质离子注入或掺入N型半导体基片1的表面。从而，在制造MOS晶体管3和4的过程中，阈值电压满足上述的关系。

通过设定或调节MOS晶体管3和4的阈值电压，在没有负载装置的SRAM中，在没有两种电位(电源电位和地电位)之外的第三电位的情况下可以保留在存储单元中存储的数据信号。

换句话说，通过满足上述的关系MOS晶体管5和6的漏电流Ilp变成大于每个驱动MOS晶体管3，4的漏电流Iln(即，Ilp＞Iln)。

因此，在待机操作中，当每个MOS晶体管5和6的栅极被加上电源电势时，通过将分阈值电流流入每一MOS晶体管5，6能够补偿电荷的消除。

其次，每个驱动MOS晶体管3，4的每个输出节点能够保持到电源电位。因此，如前面所述的由于存储单元的电荷消失可以得到补偿，所以可以保持数据信号。

此外，一外围电路设置在由驱动MOS晶体管3，4和MOS晶体管5和6组成的存储单元周围。在此情况下，该外围电路是由N型MOS晶体管和P型MOS晶体管组成。

在这种外围电路中，N型MOS晶体管和P型MOS晶体管的阈值电压是基本上一致的，以满足高速工作和在待机操作中的低等待电流。

在此应注意到，由N型MOS晶体管组成的每一驱动MOS晶体管3，4的阈值电压设置为大于外围电路中的N型MOS晶体管的阈值电压。

下面将参照图7至图23描述制造此种半导体存储器的方法。

首先，如图7所示，用热氧化方法在P型半导体基片1上淀积膜厚15nm的氧化膜36。在此情况下，预先在半导体基片1中形成一器件隔离沟槽19。在此，应注意到存储单元是形成在半导体基片1的中心部分的基线的右侧区，而外围电路形成在中心部分的基线的左侧区。

然后，用光刻胶膜37掩盖住用于形成存储单元中的P型MOS晶体管的区域和用于形成外围电路中形成P型MOS晶体管的区域，该存储单元中的P型MOS晶体管构成了用于选择存储单元中地址的各MOS晶体管5，6。

然后，用约120KeV(千电子伏特)的能量和4×10¹²/cm²(平方厘米)的剂量注入作为P型杂质的硼(B)。此后，用约30KeV的能量和5×10¹²/cm²的剂量注入作为P型杂质的硼(B)以形成P型阱2p。

然后，如图8所示，用光刻胶膜38掩盖住用于在P型半导体基片1中形成N型MOS晶体管的区域。

然后，用约300KeV的能量和4×10¹²/cm²的剂量注入作为N型杂质的磷(P)。此后，用约100KeV的能量和5×10¹²/cm²的剂量注入作为N型杂质的砷(As)以形成N型阱2n。

在此情况下，P型阱2p和N型阱2n的杂质浓度被选择为致使在每个阱2p和2n中形成的P型MOS晶体管和N型MOS晶体管的阈值电压基本相互一致。

接下来，用光刻胶膜39掩盖住除了在P型半导体基片1中用于形成存储单元的一对驱动MOS晶体管3，4的区域之外的整个表面，如图9所示。

然后，用约30KeV的能量和2×10¹²/cm²的剂量掺入作为P型杂质的硼。因此，硼只被预先注入用于形成构成对晶体管3、4的N型MOS晶体管的区域。

接着，用于在后面的步骤中形成N型MOS晶体管3、4的阈值电压(Vthn)被设置为或调节为大于用于选择地址构成每个MOS晶体管5、6的P型MOS晶体管的阈值电压(Vthn)。

然后，除去光刻胶膜39，如图10所示。此后，使用CVD方法在氧化膜36上淀积膜厚约200nm的多晶硅膜。

接着使用光刻制版方法通过除去不需要的部分形成N型MOS晶体管的栅极10和P型MOS晶体管的栅极16。

然后，如图11所示，用光刻胶膜40掩盖住用于在P型半导体基片1中形成P型MOS晶体管的区域。

然后，用约20KeV的能量和2×10¹³/cm²的剂量掺入作为N型杂质的砷以形成N型源区7a和N型漏区8a。在此，N型源区7a和N型漏区8a变成LDD区。这些区域7a和8a是以使用栅极10作为掩膜的自校准的方式形成的。

接着，如图12所示，用光刻胶膜41掩盖住用于在P型半导体基片1中形成N型MOS晶体管的区域。

然后，用约10KeV的能量和1×10¹³/cm²的剂量掺入作为P型杂质的硼氟化物以形成P型源区13a和P型漏区14a。在此，P型源区13a和P型漏区14a变成LDD区。这些区域13a和14a是以使用栅极16作为掩膜的自校准的方式形成的。

然后，除去光刻胶膜41，如图13所示。此后，用CVD方法在整个表面上形成一隔离膜，例如氧化膜。

接着使用光刻制版方法通过除去不需要的部分形成栅极隔离膜9、栅极10、栅隔离膜15和栅极16。此外，在栅极10和16的侧面形成隔离膜间隔11和17。

在此，各隔离膜间隔11和17用于保护栅隔离膜9和15并减少在栅区与源/漏区之间形成的隔离电容。

然后，如图14所示，用光刻胶膜42掩盖住用于在P型半导体基片1中形成P型MOS晶体管的区域。

然后，用约50KeV的能量和3×10¹⁵/cm²的剂量掺入作为N型杂质的砷以在N型MOS晶体管的栅极10两侧形成N⁺型源区7b和N⁺型漏区8b。因此，分别形成了作为有源区的构成N型源区7a和N⁺型源区7b的N型源区7，以及构成N型漏区8a和N⁺型漏区8b的N型漏区8。

然后，如图15所示，用光刻胶膜43掩盖住用于在P型半导体基片1中形成N型MOS晶体管的区域。

然后，用约5KeV的能量和3×10¹⁵/cm²的剂量掺入作为P型杂质的硼以在P型MOS晶体管的栅极16两侧形成P⁺型源区13b和P⁺型漏区14b。因此，分别形成了作为有源区的构成P型源区13a和P⁺型源区14b的P型源区13，以及构成P型漏区13a和P⁺型漏区14b的P型漏区14。

接着，除去光刻胶膜43，如图16所示。其次，在P型半导体基片1的存储单元中形成用于选择地址的一对驱动MOS晶体管3、4和一对MOS晶体管5、6。这里应注意到，为了方便起见在图16中仅画出了一个N型MOS晶体管和P型MOS晶体管。

同样，在外围电路形成N型MOS晶体管45和P型MOS晶体管46。

接着，如图17所示，在P型源区13的P⁺型源区13b的表面形成开口部分。此后，在整个表面上淀积一第一层间隔离膜20。在此，是使用由CVD方法制成的氧化膜形成第一层间隔离膜20，例如，BSG膜、PSG膜和BPSG膜。

接着，如图18所示，在每个MOS晶体管5、6的P型源区13的表面和P型漏区14的表面上形成接触孔22a、22b。虽然接触孔21a、21b(图5中所示)是同时形成在每个MOS晶体管3、4的N型源区7的表面和N型漏区8的表面上，为方便起见在图18中省略了对它们的描述。

然后，用约20KeV的能量和5×10¹⁴/cm²的剂量掺入作为P型杂质的BF₂以便为P型源区13和P型漏区14形成高浓度接触区。

然后，如图19所示，用光刻胶膜44掩盖住用于在P型半导体基片1中形成P型MOS晶体管的区域。

然后，用约40KeV的能量和2×10¹⁵/cm²的剂量掺入作为N型杂质的磷以便在N型晶体管3、4的N型源区7的表面和N型漏区8的表面形成接触区。

虽然在接触孔21a、21b中掺入离子，为方便起见在图19中省略了对接触区的描述。

在这种情况下，在此步骤中磷的剂量高于在图18中所示的步骤中硼的剂量。因此，在硼完全补偿的条件下，形成具有高浓度的N型接触区。

然后，用CDV方法在第一层间隔离膜20的每个接触孔22a、22b中埋入W(钨)以形成W插塞24a、24b，如图20所示。

接着，如图21所示，在整个表面上淀积一层第二层间隔离膜26。在此，应注意到，是使用由CVD方法制成的氧化膜形成第二层间隔离膜26，例如，BSG膜、PSG膜和BPSG膜。此后，使用光刻制版方法形成通孔27a、27b。接着，用CVD方法在每个通孔27a、27b中埋入钨以形成各钨插塞28a、28b。

接着，如图22所示，用CVD方法在整个表面上淀积一层钨膜。此后，使用光刻制版方法除去不需要的部分。从而，分别形成第一金属布线29a和中间布线29b。

在此应注意到第一金属布线29a提供地电位以便与钨插塞28a接触，而中间布线29b用于通过位线连接各钨插塞28b。

接着，用CVD方法在整个表面上形成第三中间隔离膜30，如图23所示。在此，应注意到，是使用由CVD方法制成的氧化膜形成第三层间隔离膜30，例如，BSG膜、PSG膜和BPSG膜。此后，形成通孔31。

接着，用CVD方法在通孔31中埋入钨以形成与中间布线29b接触的钨插塞32。

然后，形成构成位线的第二金属布线33以便与在第三层间隔离膜30上的钨通插塞32接触。因此，完成了第一实施例的半导体存储器。

同时，有两种方法以满足上述的关系(即，Vthn＞Vthp)。

在第一种方法中，预先将硼注入到用于形成组成驱动MOS晶体管3、4的N型MOS晶体管的区域，以形成阈值电压设置层34，如图9所示。因此，N型MOS晶体管的阈值电压(Vthn)增加。

在第二种方法中，预先将硼注入到构成用于选择地址的MOS晶体管5、6的P型MOS晶体管的形成区域。因此，P型MOS晶体管的阈值电压(Vthp)降低。

上述的第一和第二方法获得的存储单元的静态噪音余量特性如图3、24和25所示。

在图24中，横坐标轴代表组成驱动MOS晶体管3、4的N型MOS晶体管的阈值电压，而纵坐标表示静态噪音余量。在这种情况下，阈值电压被设置为约4.0伏。

在图25中，横坐标轴代表组成用于选择地址的MOS晶体管5、6的P型MOS晶体管的阈值电压，而纵坐标表示静态噪音余量，如图24中那样。在这种情况下，阈值电压被设置为约4.0伏。

在图24和25中，驱动MOS晶体管3、4的沟道宽度和用于选择地址的MOS晶体管5、6的沟道宽度之间的比率在特性A中被设定为1∶1。另一方面，在特性B中比率被设定为2∶1。每个图(图24、25)表示特性B比特性A具有更高的静态噪音余量。

在这种情况下，存储单元的面积是受沟道宽度的影响。如前面所述的，当沟道宽度的比率设置为1∶1时，存储单元的面积是可以设计为最小。然而，当其比率较大时，驱动MOS晶体管3、4的面积必须设计的较大。因此存储单元的面积明显增加。

通常需要保持300mV或更高的静态噪音余量，以防止在大量生产存储单元的情况下产量降低。

然而，应认识到，即使如图23和25所示的特性那样沟道宽度设置为1∶1，如果Vthn和Vthp之间的绝对值的差是0.5V或更小(即，Vthn-Vthp＜0.5伏，存储单元将没有稳定性问题。

为进一步保持存储单元的稳定性，需要保持类似与特性B的状态。具体地说，需要驱动MOS晶体管3、4的沟道宽度设置的较大(即，为用于选择地址的MOS晶体管5、6的1.5至2.0倍)。

然而，即使范围设置到0.7至2.0倍，也能得到实际的效果。因此，在存储单元的稳定性和单元面积之间存在权衡关系。因此需要根据应用情况选择适当的沟道宽度和阈值电压。

此外，如果驱动MOS晶体管3、4的阈值电压被设置比用于选择地址的MOS晶体管5、6的阈值电压大0.1至0.6伏，也能获得适当的效果。

在上述的阈值电压内，驱动MOS晶体管3、4的截止电流被设置为比用于选择地址的MOS晶体管5、6的截止电流小一位至五位数，这是在二者比较截止电流的情况下。

换句话说，在驱动MOS晶体管3、4的源极和栅极具有基本上相同的电位时，如果流动的漏极电流被设置为是用于选择地址的MOS晶体管5、6的截止电流的1/10至1/100000，能够获得适合的效果。

此外，通过将图24和25相比，可以发现前者比后者具有相对高的静态噪音余量。

同时，在将来逻辑产品(例如，具有0.25微米或更小栅极长度)将被更进一步地小型化。在这种逻辑电路中，外围电路趋于具有相对低的阈值电压(例如0.4V或更小)。

考虑到这个问题，存储单元具有较高的静态噪音余量以稳定地操作存储单元是有利的。因此，需要通过使用上述的第一种方法增加N型MOS晶体管的阈值电压(Vthn)，以满足上面所述的关系。

图26所示的外围电路包括一写入部分47、一存储单元70、一位线预充电部分48，以及读出放大器49。在这种情况下，写入部分47将数据信号写入存储单元70。当所有的与位线连接的存储单元70是在非选择状态时，位线预充电部分48向位线提供电源电位。

此外，读出放大器49放大从存储单元70中读出的数据信号并向总线传送放大的数据信号。

在这种情况下，写入部分47由一反相器50和传输门Q4和Q5组成，传输门Q4和Q5均是由N型MOS晶体管构成。位线预充电部分48由传输门Q1至Q3组成，传输门Q1至Q3均是由P型MOS晶体管构成。

在此情况下，每个传输门晶体管Q1至Q3用于完全地传送电源电位到位线。因此，当使用N型MOS晶体管时，在栅极和源极之间没有电位差。所以，由N型MOS晶体管组成的传输门不能执行上述的功能。

读出放大器49是由一放大电路构成，例如，电流/镜象型放大器。此外，构成外围电路的每个晶体管具有前面所述的相同的阈值电压。而且，电源电压被设置为2.5伏。

下面将参照图27所示的工作波形对外围电路的操作做一描述。

在写操作中，通过降低位线的另一电位将存储单元70的数据信号反向。在读操作中给到位线的信号被读出放大器49放大，并被提供到总线，这是因为在低电位侧的信号没有降低到地电位。这是因为位线预充电部分48的传输门Q1至Q3均是由P型MOS晶体管构成的。

在图27中，水平轴表示时间，垂直轴表示电压(伏特)。此外，所有信号幅度显示越1.8伏。

在图27中，操作是按预充电、“0”写入、预充电、“0”写入、预充电、“1”写入、预充电、“1”写入的顺序进行的。

首先，在预充电期间，给预充电信号PDL一“高(电位)”，而且一对双位线变成电源电位。此外，给写入控制信号WS一“低(电位)”，给字线SWL一“高”。在这种情况下，写入部分47和存储单元70与位线分隔开。

在写操作中，PDL变成“高”，且位线预充电部分与电源分隔开。同时，字线为“低”，存储单元70与位线连接。WS变成“高”。

因此，作为输入信号IN的一信号通过MOS晶体管Q5传输到位线和存储单元70，而反相的信号通过MOS晶体管Q4传输到位线和存储单元70。

在读操作期间，PDL变成“高”，且位线与位线预充电部分48分隔开。同时，字线为“低”，特定的存储单元被选择并且与位线连接。这个操作是与写操作相同的。

然而，WS被保持在“高”。因此，在写入部分47分离开的情况下，存储单元70的电位被输出到位线。

具体地说，另一位线通过在存储单元70中的驱动MOS晶体管连接到地电位，其中的驱动MOS晶体管是处于导通状态。此时，在低电位侧的位线电位没有被降到地电位，如图27中的波形所示。

这是因为存储单元的字线是由P型MOS晶体管构成的。在此情况下，因为互补的信号被读放大器49放大并且被输出到数据总线，所以不会发生任何问题。

在上述的所有操作中，在存储单元中的连接点对的每一电位被保持为在电源电位和地电位之间的一全幅度的信号。从而，可以获得对软错误的足够的抵抗能力。

在这个例子的存储单元中，需要预充电操作以一恒定的周期进行，如图27中的波形所示。此原因将在下面解释。

即，当写或读操作继续时，因为另一位线的电位变为低于电源电位，所以与同一位线连接的非选择单元的“高”(其被连接到其他位线)不能够保持。

尤其是，当写状态持久地继续时，与低电位侧的位线连接的非选择单元的“高”电位被用于选择地址的MOS晶体管5、6的漏电流降低。结果，所有的单元数据信号可能被破坏。

在这种情况下，在存储单元中的连接点的各电位经同时预充电被恢复。所以，需要工作周期的一半时间对应于预充电时间。

按照此实施例的上述结构，在没有驱动器件的SRAM的存储单元中，由N型MOS晶体管构成的各驱动MOS晶体管3、4的阈值电压Vthn被设置为大于用于选择地址的由P型MOS晶体管构成的各MOS晶体管5、6的阈值电压。

因此，通过使用无第三电位的两种电位(常规电源电位和地电位)就可以保持存储单元的数据信号。

即，通过满足前面所述的关系(Vthn＞Vthp)，用于选择地址的各MOS晶体管5、6的漏电流Ilp变成大于各驱动MOS晶体管3、4的漏电流Iln。即，可以满足关系(Ilp＞Iln)。

因此，在等待操作期间，当电源电位加到用于选择地址的各MOS晶体管5、6的栅极时，由流入各MOS晶体管5、6的分阈值电流可以补偿电荷的消失。

所以，每个驱动MOS晶体管3、4的输出节点可以保持在电源电位。结果，如前面所述的，因为存储单元的电荷消失可以得到补偿，所以数据信号能够保持。

然而，如前面所述的，只需要使用两种电位，而不需要第三种电位。所以，外围电路不会变复杂。

下面将参照图28至30描述本发明的第二实施例的一半导体存储器单元。

在第二实施例的半导体存储器中，驱动MOS晶体管和用于选择地址的MOS晶体管的结构变为与第一实施例不同。

如在图28至30所示的，N型源区107和漏区108(即，有源区)是直线串联地设置在P型半导体基片1上。在这种情况下，N型源区107和漏区108组成了一对驱动MOS晶体管103、104，它们是由N型MOS晶体管构成。

在另一方面，P型源区113和漏区114(即，有源区)平行排列在P型半导体基片1上。在此情况下，P型源区113和漏区114组成了用于选择地址的一对MOS晶体管105、106，它们是由P型MOS晶体管构成。

尤其是，如前面所述，为驱动MOS晶体管的103和104的有源区的N型源区107和漏区108被设置在一直线上。因此，可以非常对称的设置一对驱动MOS晶体管103和104。

所以，它们的特性能够做到基本上一致。因此可以防止确定存储单元特性的驱动MOS晶体管103、104的特性的变化。

栅极10通过W插塞23b与为驱动MOS晶体管103、104的漏极的N型漏区8连接。此外，栅极10通过W插塞24b与为MOS晶体管105、106的漏极的P型漏区14连接。

然而，驱动MOS晶体管104的漏极连接点通过由W和类似物质形成的局部布线25在W插塞23a、23b和W插塞24a、24b与用于选择地址的MOS晶体管105的漏极连接点连接。

此外，局部布线25还与驱动MOS晶体管103的漏极连接点和用于选择地址的MOS晶体管106的漏极连接点连接，作为与上层金属布线的接合。

在此情况下，局部布线25的表面覆盖有第二层间隔离膜26，该膜是用采用CVD方法形成的氧化膜构成的，如BSG膜、PSG膜和BPSG膜。

第二实施例除了上述的结构之外与第一实施例类似。因此，在图28至30中对与图4至7中相对应的部分采用了相同的标号。并在第二实施例中略去了对相同部分的描述。

如上所述，在第二实施例中可以得到与第一实施例基本相同的效果。

此外，按照第二实施例可以形成一对特性不会变化的驱动MOS晶体管。

在本发明结合实施例公布的同时，对于本领域的熟练者来说是有可能将本发明以不同的形式实施的。

例如，晶体管不限于MOS晶体管，可以是MIS晶体管。这种MIS晶体管可以用氮化物或氧化物和氮化物的双层膜取代氧化物构成。

此外，每个半导体区或半导体基片的导电类型可以在N型和P型之间倒换。即，驱动MOS晶体管可以是由P型MOS晶体管构成，同时用于选择地址的MOS晶体管可以由N型MOS晶体管构成。

在此情况下，驱动MOS晶体管的输出节点被保持在地电位，以保留存储单元中的数据信号。

然而，用于设定MOS晶体管的阈值电压的方法不限于上面实施例所述的情况，可以根据需要修改。

Claims

1.一种具有第一和第二位线以及一字线的半导体存储器，其特征在于包括：

用于驱动的一第一MIS晶体管，第一MIS晶体管具有一第一输入电极和一第一输出电极，并具有第一导电类型和第一阈值电压；

用于驱动的一第二MIS晶体管，第二MIS晶体管具有一第二输入电极和一第二输出电极，并具有第一导电类型和第一阈值电压，第一输入电极与第二输出电极连接，而第二输入电极与第一输出电极连接；

用于驱动的一第三MIS晶体管，第三MIS晶体管是连接在第一位线和第一输出电极之间，并具有一第三输入电极和具有第二导电类型和第二阈值电压，第三输入电极与字线连接，而第二导电类型是与第一导电类型相反的导电类型；以及

用于选择地址的一第四MIS晶体管，第四MIS晶体管是连接在第二位线和第二输出电极之间，并具有一第四输入电极和具有第二导电类型和第二阈值电压，第四输入电极连接到字线，第一阈值电压大于第二阈值电压。

2、根据权利要求1所述的半导体存储器，其特征在于每个所述的第一和第二MIS晶体管包括一沟道区，

在该沟道区上设置一阈值电压设定层，以及

通过所述的阈值电压设定层使第一阈值电压被设定为大于第二阈值电压。

3、根据权利要求2所述的半导体存储器，其特征在于：

所述的阈值电压设定层包括第二导电类型的杂质。

4、根据权利要求1所述的半导体存储器，其特征在于：

第一阈值电压大于第二阈值电压的值是在0.1至0.6伏的范围内。

5、根据权利要求1所述的半导体存储器，其特征在于：

每个所述的第一和第二MIS晶体管具有第一漏电流，

每个所述的第二和第三MIS晶体管具有第二漏电流，以及

第二漏电流大于第一漏电流。

6、根据权利要求5所述的半导体存储器，其特征在于：

在等待过程中，当提供了电源电位时，分阈值电流流过每个所述的第一和第二MIS晶体管。

7、根据权利要求1所述的半导体存储器，其特征在于：

第一导电型是N型，而第二导电型是P型。

8、根据权利要求7所述的半导体存储器，其特征在于：

当数据信号被保留时，电源电位被提供到每个所述的第三和第四MIS晶体管。

9、根据权利要求1所述的半导体存储器，其特征在于：

第一导电型是P型，而第二导电型是N型。

10、根据权利要求8所述的半导体存储器，其特征在于：

当数据信号被保留时，地电位被提供到每个所述的第三和第四MIS晶体管。

11、根据权利要求1所述的半导体存储器，其特征在于还包括：

具有第五MIS晶体管和第六MIS晶体管的一外围电路，

所述第五MIS晶体管具有第一导电类型和第三阈值电压，所述第六MIS晶体管具有第二导电类型和第四阈值电压，

第三阈值电压等于第四阈值电压。

12、根据权利要求11所述的半导体存储器，其特征在于：

第一阈值电压高于第三和第四阈值电压。

13、根据权利要求1所述的半导体存储器，其特征在于：

第一电流以第一方向流过每个第一和第二MIS晶体管，以及

第二电流以第二方向流过每个第三和第四MIS晶体管，

第一方向是与第二方向垂直的。

14、根据权利要求1所述的半导体存储器，其特征在于：

所述的第一、第二、第三和第四MIS晶体管中的每一个都具有一有源区，

所述的有源区是以矩形的形状形成的。

15、根据权利要求1所述的半导体存储器，其特征在于：

所述的第一和第二MIS晶体管具有第一有源区，

所述的第三和第四MIS晶体管具有第二有源区，

所述的第一有源区是串联设置的，所述的第二有源区是并行设置的。

16、一种制造具有基片的半导体存储器的方法，其特征在于包括如下步骤：

在所述的基片上形成第一导电型的一第一阱；

在所述的第一阱中形成用于选择地址的一对第一MIS晶体管，所述第一MIS晶体管具有第二导电类型和第一阈值电压，

在所述的基片上形成第二导电型的第二阱，第二导电类型是与第一导电类型相反的；

在所述的第二阱中形成用于驱动的一对第二MIS晶体管，所述第二MIS晶体管具有第一导电类型和第二阈值电压；以及

在所述第二MIS晶体管的沟道区形成阈值电压设置层；

通过所述的阈值电压设置层第二阈值电压被调节为大于阀值电压。

17、根据权利要求16所述的方法，其特征在于：

所述的阈值电压设置层是通过在所述的沟道区注入第二导电型的杂质离子形成的。

18、根据权利要求16所述的方法，其特征在于：

所述的基片是第二导电型的。

19、根据权利要求16所述的方法，其特征在于：

第一导电型是N型，第二导电型是P型。