CN1490820A - 半导体存储器件 - Google Patents

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Abstract

在形成在个单元阵列块B0～B7内的字线WL和第一位线1BL的交点位置配置存储单元MC。通过位线选择器200把多个第一位线1BL有选择地连接在第二位线2BL1、2BL2上。跨多个单元阵列块形成该第二位线2BL1、2BL2，分别连接在1个读出放大器SA上。据此，用1个读出放大器SA，能访问位于多个单元阵列块内的存储单元MC。削减半导体存储器件全体中的读出放大器SA的数量，谋求芯片的缩小。

Description

半导体存储器件
技术领域
本发明涉及半导体存储器件，特别是涉及需要更新动作的动态型半导体存储器件。
背景技术
考虑到由一个晶体管和一个电容器(1T1C)形成一位的以往的动态存储单元很难微细化到0.1μm以下的设计标准。这是因为有必要把电容器的电容保持几乎一定，所以该构造变得越来越复杂。对于这样的状况，提出了通过在SOI(绝缘体基硅)等上制作有浮置体的MISFET(金属-绝缘体-硅场效应晶体管)的沟道体中存储多数载流子来存储信息的FBC(浮置体晶体管单元)型的存储单元。例如在特愿2001-245584(以下，称作专利文献1)、特愿2001-039122(以下，称作专利文献2)和特愿2001-220461(以下，称作专利文献3)中描述了这样的FBC型存储单元。通过参照，纳入专利文献1到专利文献3。专利文献3现在还未公开。
此外，专利文献1与美国专利申请公开第2002/0051378号对应，专利文献2与美国专利申请公开第2002/0110018号对应，专利文献3与美国申请编号09/964851号对应，通过参照，纳入它们。
下面，参照图1～图4，说明这样的存储单元MC的构造和工作原理。从这些图可知，存储单元MC把在SOI衬底上配置为矩阵状的MISFET作为存储单元MC使用。在该图的例子中，SOI衬底具有形成在P型半导体衬底10上的绝缘膜(例如氧化硅膜)14。在该绝缘膜14上形成有半导体层16。
在该半导体层16上形成有漏极20和源极22。漏极20连接在位线BL上，源极22连接在源线SL上，栅电极24构成字线WL。此外，漏极20和源极22之间成为电浮置状态，构成沟道体28。在该沟道体28上，隔着栅绝缘膜26存在上述的栅电极24。源线SL固定地保持0V。
存储单元MC的漏极20和源极22由N型半导体区构成，沟道体28由P型半导体区构成。存储单元MC通过在该沟道体28中是否存储作为多数载流子的空穴来存储数据。以下，把在该沟道体28中存储有空穴的状态为“1”，把未存储空穴的状态为“0”。
为了在该沟道体28中存储多数载流子(这时为空穴)，如图1所示，使该存储单元MC偏置为5极管(饱和)状态。具体而言，把连接在漏极20上的位线BL和连接在栅电极24上的字线WL设定为高电压。据此，引起冲击离子化，产生空穴电子对，并且把该空穴电子对中的空穴存储在沟道体28中。这是写入了数据“1”的状态。
与此相反，当写入数据“0”时，如图2所示，通过使位线BL为低电压，使沟道体28和漏极20或源极22间的PN结偏置为正向，向位线BL一侧抽出存储的空穴而进行。
如图3所示，写入该存储单元MC中的数据的读出是在漏极20上外加不破坏数据程度的电压，在线性区域使该存储单元MC工作。然后，利用由于存储在沟道体28中的空穴的数量不同，根据体效应，流过源极22和漏极20间的源漏间电流Ids不同的性质，检测该源漏间电流Ids的差，放大后读出数据。即如图4所示，即使外加相同的栅漏极间电压Vgs时，根据是否在沟道体28中存储着空穴，源漏间电流Ids不同，检测该差，读出沟道体28是否存储着空穴，即存储单元MC是保持数据“1”或数据“0”。
该存储单元MC是由SOI衬底上的一个MISFET构成的增益单元，容易微细化到0.1μm以下。此外，该存储单元MC以非破坏进行读出，所以没必要象以往的使用了1T1C的存储单元DRAM那样，为各位线BL配置读出放大器。因此，用位线选择器(多路器)从多条位线BL选择一条，只对选择的位线BL配置读出放大器就可以了，能提高单元占有率。
图5和图6表示这样的读出放大器的配置的一个例子。图5是局部详细表示FBC的存储单元的单元阵列100的图，图6是表示该单元阵列100的全体布局的图。
如图5和图6所示，单元阵列100划分为多个单元阵列块100B。在各单元阵列块100B之间设置有配置位线选择器的位线选择器配置区120、配置读出放大器SA和基准电压生成电路VG的读出部件配置区122。此外，在左右相邻的单元阵列块100B中公共设置了读出部件配置区122。
此外，如图5所示，在两个读出放大器SA中公共设置了一个基准电压生成电路VG。通过在上下方向连续配置图5所示的32条(8×2+8×2)的位线BL和1条基准位线RBL为单位，构成图6所示的单元阵列块100B。在单元阵列块100B的图中上方设置有行解码器和字线驱动器130。此外，在单元阵列100的图中右侧设置有列解码器140。
图7是表示读出放大器SA的结构的图，图8是表示基准电压生成电路VG的电路结构的图，图9是表示位线选择器BSTR的电路结构的图。如图7所示，在该单元阵列100中，沿着图中横向设置有读出列选择信号线RCSL、写入列选择信号线WCSL、基准单元更新列信号线DWCSL。这些读出列选择信号线RCSL、写入列选择信号线WCSL、基准单元更新列信号线DWCSL从图6的列解码器140横切各单元阵列块100B，公共输入到各读出放大器SA中。
如图7所示，对于32条位线BL和1条基准位线RBL，设置有2条读出列选择信号线RCSL、2条写入列选择信号线WCSL、一条基准单元更新列信号线DWCSL，在字线方向设置多个，构成读出放大器SA。
这里，读出列选择信号线RCSL、写入列选择信号线WCSL、基准单元更新列信号线DWCSL形成在第三层金属布线层中。顺便说一下，第一层金属布线在位线BL和读出部件配置区122的电路布线中使用，第二层金属布线在字线WL和读出部件配置区122的电路布线中使用。
图10是说明图7所示的读出放大器SA和基准电压生成电路VG的动作的概念图。如图10所示，对于1对基准位线RBL，通过2条基准字线RWL变为高电平，同时选择写入两个彼此相反数据(写入数据“0”和数据“1”)的基准单元。因此，与数据“1”对应的单元电流I1和与“0”对应的电流I0的和流过基准位线RBL。而且，通过比较该电流I0+I1、由电流比2的电流镜使流过存储单元MC的单元电流的变为2倍的电流(即2×I0或2×I1)，从存储单元MC读出数据。
此外，图11表示特愿2002-176931(以下，称作专利文献4)中描述的单元阵列100的结构。该专利文献4现在还未公开。通过参照，纳入该专利文献4。在该11的单元阵列100中，不存在基准字线RWL。而在通常的字线WL和2条基准位线RBL的交点位置设置有2个基准单元，在该2个基准单元中预先写入彼此相反的数据。通过采用这样的结构，通常的字线WL变为高电平，2个基准单元也同时活性化，能取得电流I0和I1相加的电流。该读出原理与上述的图10同样，通过把电流I0+I1与单元电流的2倍电流比较，从存储单元MC读出数据。可是，使用的基准单元自身由于变为高电平的字线WL而不同。
这样，在存储单元MC中使用的半导体存储器件中，能使读出放大器SA的数量比通常的1T1C单元的DRAM还少，但是读出放大器SA的面积自身比通常的DRAM的还大。因此，希望使半导体存储器件全体的读出放大器SA占的面积比例减小，谋求进一步的缩小化。
此外，如图9所示，在选择位线BL的位线选择器BSTR中使用N型的MISFET。因此，当向位线BL提供高电压时，选择的MISFET的栅电压(图9中的信号BSLn和信号RBSL)必须是在要提供给该位线BL的电压加上阈值电压Vth而取得的电压以上。并且，MISFET的栅电压Vth由于衬底偏压效应而升高，选择的MISFET的栅电压也与此对应而成为高电压。如果外加在MISFET上的电压升高，则作用于MISFET的绝缘膜上的电场强度增大，陷于由此引起的器件可靠性下降、耗电增大等不良状况。
附图说明
下面简要说明附图。
图1是说明在FBC型存储单元中写入数据“1”的原理的存储单元的剖视图。
图2是说明在FBC型存储单元中写入数据“0”的原理的存储单元的剖视图。
图3是说明在FBC型存储单元中读出数据的原理的存储单元的剖视图。
图4是使栅源间电压变化时，流过保持数据″0″的存储单元的漏源间的电流和流过保持数据″1″的存储单元的漏源间的电流的差的曲线图。
图5是具有表示相邻的阵列块间共有读出放大器的双端型位线构造的单元阵列中的存储单元配置的图。
图6是表示与图5对应的单元阵列全体的布局的图。
图7是表示图5的读出放大器的结构的图。
图8是表示图5的基准电压生成电路的结构的图。
图9是表示图5的位线选择器的结构的图。
图10是说明图5的单元阵列的数据读出原理的图。
图11是表示其他构造的单元阵列的存储单元配置的图。
图12是表示实施例1的单元阵列全体布局的图。
图13是说明实施例1中的各存储单元、各字线、各第一位线、各第二位线、各第一基准位线、各第二基准位线、列选择线、位线选择器的配置的图。
图14是说明实施例1的与左右2个读出放大器和左右2个基准电压生成电路对应的第一布线层和第二布线层的构造的剖视图。
图15是表示实施例1的位线选择器的变形例的图，是与图13对应的图。
图16是表示实施例2的单元阵列全体布局的图。
图17是说明实施例2中的各存储单元、各字线、各第一位线、各第二位线、各第一基准位线、各第二基准位线、列选择线、位线选择器的配置的图。
图18是表示实施例2的位线选择器的变形例的图，是与图17对应的图。
图19是说明实施例3中的各存储单元、各字线、各第一位线、各第二位线、各第一基准位线、各第二基准位线、列选择线、位线选择器的配置的图。
图20是说明实施例3的与左右2个读出放大器和左右2个基准电压生成电路对应的第一布线层和第二布线层的构造的剖视图。
图21是表示实施例3的位线选择器的变形例的图，是与图20对应的图。
图22是说明实施例4中的各存储单元、各字线、各第一位线、各第二位线、各第一基准位线、各第二基准位线、列选择线、位线选择器的配置的图。
图23是表示实施例4的位线选择器的变形例的图，是与图22对应的图。
图24是表示实施例5的单元阵列全体布局的图。
图25是说明实施例5中的各存储单元、各字线、各第一位线、第二位线、各第一基准位线、第二基准位线、位线选择器的配置的图。
图26是说明实施例5的与1个读出放大器和1个基准电压生成电路对应的第一布线层和第二布线层的构造的剖视图。
图27是在实施例5中，在第二布线层中形成其他布线时的剖视图。
图28是表示实施例5的位线选择器的变形例的图，是与图25对应的图。
图29是说明实施例6中的各存储单元、各字线、各第一位线、第二位线、各第一基准位线、第二基准位线、位线选择器的配置的图。
图30是说明实施例6的与1个读出放大器和1个基准电压生成电路对应的第一布线层和第二布线层的构造的剖视图。
图31是表示实施例6的位线选择器的变形例的图，是与图25对应的图。
图32是说明实施例7中的各存储单元、各字线、各第一位线、第二位线、各第一基准位线、各第二基准位线、位线选择器的配置的图。
图33是表示实施例7的位线选择器的变形例的图，是与图32对应的图。
图34是表示实施例8的单元阵列全体布局的图。
图35是表示实施例9的单元阵列全体布局的图。
图36是说明实施例9中的各存储单元、各字线、各第一位线、第二位线、各第一基准位线、各第二基准位线、位线选择器的配置的图。
图37是用于说明实施例9中的与1个读出放大器和1个基准电压生成电路对应的第一布线层和第二布线层的单元阵列块B2～B5的剖视图。
图38是用于说明实施例9中的与1个读出放大器和1个基准电压生成电路对应的第一布线层和第二布线层的单元阵列块B0、B1、B6、B7的剖视图。
图39是表示实施例10的单元阵列全体布局的图。
图40是说明实施例10中的各存储单元、各字线、各第一位线、第二位线、各第一基准位线、第二基准位线、位线选择器的配置的图。
图41是用于说明实施例10的变形例的单元阵列全体布局的图。
图42是表示在实施例1中，对1条基准位线设置了4个基准单元时的单元阵列结构的图。
图43是表示在实施例1中，对各字线设置了8个基准单元时的单元阵列结构的图。
具体实施方式
[实施例1]
通常的1T1C的DRAM单元时，为了成为破坏型的读出，连接在起动了的字线上的所有存储单元有必要连接在读出放大器上，检测信号并放大，再写入。因此，如果要用通常的1T1C的DRAM把位线分级，就有必要以与第一层相同的间隔配置第二层的位线，连接在第一层的位线上。
而当用FBC构成了存储单元MC时，因为读出为非破坏的，所以只把实际进行读出的存储单元MC连接在读出放大器上就可以了。因此，第二层的位线以读出放大器为单位存在就可以了，能以比第一层的位线宽很多的间隔布线。
把列解码器公共化为多个单元阵列块，集中配置在一个地方，在第三层的金属布线层中，使列选择线(RCSL、WCSL和DWCSL)通过单元阵列时，因为这些列选择线的间隔也比较宽，所以通过用和它们同一层的第三层金属布线对第二层位线布线，布线层的数量不会比此前的增加，具有能把布线分层的优点。下面，将更详细说明。
图12是表示实施例1的单元阵列100的全体布局的图。图13是表示与图12的单元阵列100的左右2个读出放大器SA和左右两个基准电压生成电路VG对应的位线选择器200的结构的图。图14本实施例的半导体存储器件的局部剖视图，与图13对应是表示连接在左右2个读出放大器SA上的第二位线、连接在左右两个基准电压生成电路VG上的第二基准位线、与它对应的列选择线、与它们对应设置的8条第一位线、1条第一基准位线的图。
如图12所示，本实施例的单元阵列100是多个存储单元MC配置为矩阵状而构成的，并且划分为8个单元阵列块B0～B7。而且，单元阵列100具有1个列解码器140、6系统的读出放大器SA和基准电压生成电路VG。即设置有6个读出部件配置区250。
在本实施例中，列解码器140集中配置在8个单元阵列块B0～B7的中央部分。即在列解码器140的左侧设置由4个单元阵列块B0～B3，在列解码器140的右侧配置有4个单元阵列块B4～B7。
列解码器140根据列地址信号，选择1列的列地址，向列选择线(读出列选择信号线RCSL、写入列选择信号线WCSL、基准单元更新列信号线DWCSL)发送列选择信号(读出列选择信号、写入列选择信号、基准单元更新列选择信号)。该列选择线RCSL、WCSL、DWCSL分别输入到各读出放大器SA，把来自列解码器140的列选择信号传递给各读出放大器SA。
对于4个单元阵列块，以3个的比例设置各读出部件配置区250。而且，本实施例的存储单元阵列100采用图5所示的双端型位线配置。
如图14所示，在本实施例的半导体存储器件中配置有：形成在第一布线层210中的第一位线1BL和第一基准位线1RBL、形成在第二布线层220中的第二位线2BL1和2BL2、第二基准位线2RBL1、2RBL2。第一布线层210是位于形成了FBC型存储单元MC的半导体衬底230的上方的一层。此外，第二布线层220是形成在第一布线层210的上方的一层。第一布线层210没必要是直接形成在半导体衬底230上的第一层，可以是形成在半导体衬底230上的第x层。此外，第二布线层220没必要是直接形成在第一布线层210上的第x+1层，可以是形成在第一布线层210的上方的第y层(y＞x)。
此外，在本实施例中，在第二布线层220中形成有列选择信号线RCSL、写入列选择信号线WCSL、基准单元更新列信号线DWCSL。
如图13所示，在本实施例的单元阵列100中，在各单元阵列块中并行设置有多条字线WL。在本实施例中，1个单元阵列块中设置有256条字线WL(WL0～WL255)。后面将详细描述，但是当访问存储单元MC时，通过行解码器和字线驱动器130，对两个单元阵列块选择1条字线WL，并激活。
在字线WL和第一位线1BL的交点位置设置有存储单元MC。更具体而言，字线WL连接在排列在字线方向上的存储单元MC的栅电极上。此外，第一位线1BL连接在排列在位线方向上的存储单元MC的漏极上。
在图13的例子中，当着眼于1个单元阵列块时，对一个读出放大器SA设置有四条第一位线1BL。即对于右侧的读出放大器SA设置有4条第一位线1BL，对于左侧的读出放大器SA设置有4条第一位线1BL。这8条第一位线1BL通过交替左右设置的N型MISFETTrN连接在第二位线2BL1或2BL2上。
在连接在第一位线1BL上的MISFET TrN的栅电极上输入位线选择信号BSL0～BSL15，根据这些位线选择信号BSL0～BSL15，1条第一位线1BL连接在第二位线2BL1上，1条第一位线1BL连接在第二位线2BL2上。具体而言，位线选择信号BSL0～BSL7的任意一个变为高电平，1条第一位线1BL连接在1条第二位线2BL1上。此外，位线选择信号BSL8～BSL15的任意一个变为高电平，1条第一位线1BL连接在1条第二位线2BL2上。
如图12所示，第二位线2BL1输入到左侧的读出放大器SA中，第二位线2BL2输入到右侧的读出放大器SA中。因此，流过第二位线2BL1的单元电流由左侧的读出放大器SA读出，读出数据，流过第二位线2BL2的单元电流由右侧的读出放大器SA读出，读出数据。
如图13所示，在各单元阵列块的右侧，与字线WL并行设置有第一基准字线RWL0和第二基准字线RWL1各1条，在其左侧，与字线WL并行设置有第一基准字线RWL0和第二基准字线RWL1各1条。而且，在这些第一基准字线RWL0和第一基准位线1RBL的交点位置、第二基准字线RWL1和第一基准位线1RBL的交点位置设置有基准单元。具体而言，在位线方向延伸的1条第一基准位线1RBL上连接着用于保持数据″0″的基准单元RC0的源极和用于保持数据＂″1″＂的基准单元RC1的源极。此外，基准单元RC0的栅电极连接在第一基准字线RWL0上，基准单元RC1的栅电极连接在第二基准字线RWL1上。
即在本实施例中，2个基准单元RC0、RC1连接在1条第一基准位线1RBL上。该基准单元RC0、RC1的构造与存储单元MC的构造相同。
这些第一基准位线1RBL通过N型MISFET TrN连接在第二基准位线2RBL1或第二基准位线2RBL2上。在连接在该第一基准位线1RBL上的MISFET TrN的栅电极输入了基准位线选择信号RBSL0～RBSL3。因此，基准位线选择信号RBSL0、RBSL1的任意一个变为高电平，1条第一基准位线1RBL连接在1条第二基准位线2RBL1上，基准位线选择信号RBSL2、RBSL3的任意一个变为高电平，1条第一基准位线1RBL连接在1条第二基准位线2RBL2上。
如图12所示，第二基准位线2RBL1输入到左侧的基准电压生成电路VG中，第二基准位线2RBL2输入到右侧的基准电压生成电路VG中。因此，流过第二基准位线2RBL1、2RBL2的电流I0+I1输入到左右的基准电压生成电路VG中，在基准电压VREF的生成中使用。各基准电压生成电路VG的结构与上述的图8同样。
如图12和图13所示，从列解码器140，读出列选择信号线RCSL、写入列选择信号线WCSL、基准单元更新列信号线DWCSL沿着位线方向延伸。这些读出列选择信号线RCSL、写入列选择信号线WCSL、基准单元更新列信号线DWCSL公共输入到各读出放大器SA中。各读出放大器SA的结构与图7同样。
须指出的是，与图5所示同样，在本实施例中，由两个读出放大器SA公共使用基准电压生成电路VG。因此，实际上在图13中，以第一基准位线1RBL和第二基准位线2RBL1、2RBL2为中心，对称地设置有第一基准位线1RBL和第二基准位线2RBL1、2RBL2、列选择信号线等各布线。而且，把两个读出放大器SA和1个基准电压生成电路VG作为一个读出部件，该部件在读出部件配置区250内，在字线方向配置了多个。这点在后面描述的实施例中也是同样的。
下面，说明本实施例的半导体存储器件的读出动作。如图12所示，列解码器140根据输入的列地址，使左右一对读出列选择信号线RCSL为高电平。据此，在左侧选择了三个、右侧选择了3个读出放大器SA。即如图7所示，通过读出列选择信号线RCSL变为高电平，位于该列的读出放大器SA的MISFET Tr100、Tr102变为导通。
而如图12所示，行解码器和字线驱动器130根据输入的行地址，在各单元阵列块B0～B7中，对每两个单元阵列块，选择1条字线WL，变为高电平。即如图13所示，从位于两个单元阵列块的字线WL中，使1条字线WL为高电平。例如在图13中，在单元阵列块B0、B1中，变为高电平的字线WL为1条。
此外，与此同时，位线选择器200在2个单元阵列块中，把1条第一位线1BL连接在第二位线2BL1上。据此，与位于变为高电平的字线WL与两条第一位线1BL、1BL的交点位置的存储单元MC保持的数据相应的读出电流I0或I1流向第二位线2BL1、2BL2。该读出电流分别输入到读出放大器SA中。
行解码器和字线驱动器130使与字线WL同时变为高电平的字线WL存在的单元阵列块内的2条基准字线RWL0和2条RWL1为高电平。此外，位线选择器200把位于变为高电平的字线WL存在的单元阵列块内的第一基准位线1RBL分别连接在第二基准位线2RBL1、2RBL2上。因此，在具有激活的读出放大器SA的读出部件的基准电压生成电路VG中，输入成为基准的电流I0+I1。
如图8所示，基准电压生成电路VG具有运算放大器OP1、N型的MISFET Tr110、Tr112、P型的MISFET Tr120、Tr122、Tr124。从图8和图10可知，成为基准的电流I0+I1通过MISFETTr122、Tr110，流过基准单元RC0、RC1。该基准电流I0+I1流过与MISFET Tr122电流镜连接的Tr120，通过MISFET Tr112，作为基准电压VREF输出。
如图7所示，从基准电压生成电路VG输出的基准电压VREF输入到读出放大器SA的运算放大器OP2中。在该读出放大器SA中，与选择的存储单元MC保持的数据相应的电流I0或I1通过N型的MISFET Tr130和P型的MISFET Tr132流动。MISFET Tr132以2倍的密勒比，按电流镜方式连接在P型的MISFET Tr134上。该读出电流的2倍电流流过MISFET Tr134。该读出电流通过MISFET Tr136，成为读出电压VREF±α，输入到运算放大器OP2中。在运算放大器OP2中，比较基准电压VREF和读出电压VREF±α，判别数据。判别的数据通过锁存电路LT，通过数据线Q、BQ输出。
须指出的是，在写入动作时，如图7所示，写入列选择信号线WCSL变为高电平，MISFET Tr104变为导通。因此，数据线D的数据写入选择的存储单元MC中。此外，在更新动作时，反写信号WB变为高电平，保持在锁存电路LT中的数据通过MISFETTr106，反写到选择的存储单元中。当更新基准单元RC0、RC1时，基准单元更新列信号线DWCSL变为高电平，MISFET Tr108变为导通。因此，应该反写到基准单元RC0中的数据即数据“0”通过数据线D写入基准单元RC0中，应该反写到基准单元RC1中的数据即数据“1”通过数据线D写入基准单元RC1中。
如上所述，根据本实施例的半导体存储器件，因为在两个单元阵列块中公共使用1个读出放大器SA，所以能削减该半导体存储器件全体的读出放大器SA的数量，能缩小它的占有面积。因此，在本实施例中，形成连接在各存储单元MC上的第一位线1BL，通过位线选择器200选择多条第一位线1BL中的1条，连接在1条第二位线2BL1、2BL2上。而且，把该第二位线2BL1、2BL2分别连接在读出放大器SA上。因此，例如，在图13中，能使单元阵列块B0和单元阵列块B1的读出放大器SA公共化，能使单元阵列块B2和单元阵列块B3的读出放大器SA公共化。
同样，因为在2个单元阵列块中公共使用1个基准电压生成电路VG，所以能削减该半导体存储器件全体的基准电压生成电路VG的数量，能缩小占有面积。因此，在本实施例中，形成连接在个基准单元RC0、RC1上的第一基准位线1RBL，通过位线选择器200选择多条第一基准位线1RBL中的一条，连接在1条第二基准位线2RBL1、2RBL2上。例如，在图12中，能使单元阵列块B0和单元阵列块B1的基准电压生成电路VG公共化，能使单元阵列块B2和单元阵列块B3的基准电压生成电路VG公共化。
并且，在第一布线层210中形成第一位线1BL，在第二布线层220中形成第二位线2BL1、2BL2，所以当把第二位线2BL1、2BL2布线到读出放大器SA时，能防止单元面积增大。此外，在第一布线层210中形成第一基准位线1RBL，在第二布线层220中形成第二基准位线2RBL1、2RBL2，所以在把第二基准位线2RBL1、2RBL2布线到基准电压生成电路VG时，能防止单元面积增大。
并且，在第二布线层220中，与第二位线2BL1、2BL2、第二基准位线2RBL1、2RBL2一起，形成了列选择线(读出列选择信号线RCSL、写入列选择信号线WCSL、基准单元更新列信号线DWCSL)，所以能避免布线层数量的增加。
图15是表示本实施例的位线选择器200的变形例的图，是与上述的图13对应的图。如图15所示，在该变形例中，作为构成位线选择器200的各开关电路，代替图13的N型的MISFET TrN，使用传输门TG。该传输门TG由N型的MISFET和P型的MISFET并联构成。在N型的MISFET中，与图13同样，在其栅电极中输入位线选择信号BSL0～BSL15和基准位线选择信号RBSL0～RBSL3，但是在P型MISFET中，输入使它们反转的位线选择信号/BSL0～/BSL15和基准位线选择信号/RBSL0～/RBSL3。
在上述的图13中，在N型MISFET TrN的栅电极输入了位线选择信号BSL0～BSL14H和基准位线选择信号RBSL0～RBSL3，但是该开关电路是N型MISFET，所以必须比应该提供给第一位线1BL和第一基准位线1RBL的电压还高阈值电压Vth以上。
而在图15的位线选择器200中，开关电路由传输门TG构成，所以位线选择信号BSL0～BSL15和基准位线选择信号RBSL0～，RBSL3的高电平的电压、位线选择信号/BSL0～/BSL15和基准位线选择信号/RBSL0～/RBSL3的高电平的电压能与应该提供给第一位线1BL和第一基准位线1RBL的电压为相同电压。因此，能有助于半导体存储器件内使用的电压的低电压化。据此，不但减轻了半导体存储器件内的外围电路的耐压问题，而且，该半导体存储器件的耗电也能下降。
[实施例2]
实施例2使第二位线2BL1、2BL2和第二基准位线2RBL1、2RBL2比实施例1还长，进一步减少读出放大器SA和基准电压生成电路VG的数量。
图16是表示实施例2的单元阵列100的全体布局图。图17是表示与左右两个读出放大器SA和左右两个基准电压生成电路VG对应的位线选择器300的结构的图，是表示单元阵列块B0～B3的位线选择器300的结构的图。须指出的是，本实施例中的第一布线层210和第二布线层220的剖视图与上述的图14同样。
如图16所示，本实施例的单元阵列100也划分为8个单元阵列块B0～B7。而且，单元阵列100具有1个列解码器140和4系统的读出放大器SA和基准电压生成电路VG。即在本实施例的单元阵列100中设置有4个读出部件配置区350。
在本实施例中，对于4个单元阵列块以2个的比例设置了读出部件配置区350。而且，本实施例的存储单元阵列100也采用图5所示的双端型位线配置。
如图17所示，第一位线1BL在各单元阵列块中，连接在位线方向上排列的存储单元MC的漏极上。这些第一位线1BL通过交替左右设置的N型MISFET TrN连接在第二位线2BL1或第二位线2BL2上。
在连接在第一位线1BL上的MISFET TrN的栅电极上输入位线选择信号BSL0～BSL31，根据这些位线选择信号BSL0～BSL31，1条第一位线1BL连接在第二位线2BL1上，1条第一位线1BL连接在第二位线2BL2上。具体而言，位线选择信号BSL0～BSL15的任意一个变为高电平，1条第一位线1BL连接在1条第二位线2BL1上。此外，位线选择信号BSL16～BSL31的任意一个变为高电平，1条第一位线1BL连接在1条第二位线2BL2上。
如图16所示，跨4个单元阵列块形成第二位线2BL1，输入到左侧的读出放大器SA中。此外，跨4个单元阵列块形成第二位线2BL2，输入到右侧的读出放大器SA中。因此，流过第二位线2BL1、2BL2的单元电流由左右的读出放大器SA读出，读出数据。
如图17所示，在各单元阵列块内在位线方向延伸的第一基准位线1RBL通过N型的MISFET TrN连接在第二基准位线2RBL1或第二基准位线2RBL2上。在连接在该第一基准位线1RBL上的MISFET TrN的栅电极上输入基准位线选择信号RBSL0～RBSL7。因此，基准位线选择信号RBSL0～RBSL3的任意一个变为高电平，1条第一基准位线1RBL连接在1条第二基准位线2RBL1上，基准位线选择信号RBSL4～RBSL7的任意一个变为高电平，1条第一基准位线1RBL连接在1条第二基准位线2RBL2上。
如图16所示，跨4个单元阵列块形成第二基准位线2RBL1，输入到左侧的基准电压生成电路VG中。此外，跨4个单元阵列块形成第二基准位线2RBL2，输入到右侧的基准电压生成电路VG中。因此，流过第二基准位线2RBL1、2RBL2的基准电流输入到左右的基准电压生成电路VG中，在基准电压VREF的生成中使用。在本实施例中，这样的部件以4个单元阵列块为单位，在字线方向配置多个。各基准电压生成电路VG的结构与上述的图8同样。
如图16所示，从列解码器140，读出列选择信号线RCSL、写入列选择信号线WCSL、基准单元更新列信号线DWCSL在左右延伸。这些读出列选择信号线RCSL、写入列选择信号线WCSL、基准单元更新列信号线DWCSL公共输入到各读出放大器SA中。各读出放大器SA的结构与图7同样。
本实施例的半导体存储器件的读出动作、写入动作、更新动作除了以4个单元阵列块(B0～B3、B4～B7)单位进行以外，与上述的实施例1是同样的。即在读出动作中，行解码器和字线驱动器130在4个单元阵列块(B0～B3、B4～B7)中使1条字线WL为高电平。位线选择器300在4个单元阵列块(B0～B3、B4～B7)中选择1条第一位线1BL，连接在第二位线2BL1上，此外，选择1条第一位线1BL，连接在第二位线2BL2上。
如上所述，根据本实施例的半导体存储器件，能比上述的实施例1进一步削减该半导体存储器件的读出放大器SA数量和基准电压生成电路VG的数量。因此，在本实施例中，形成了跨四个单元阵列块的第二位线2BL1、2BL2、第二基准位线2RBL1、2RBL2。因此，例如在图17中，能使单元阵列块B0～B3的读出放大器SA公共化。此外，能使单元阵列块B0～B3的基准电压生成电路VG公共化。
图18是表示本实施例的位线选择器300的变形例的图，是与上述的图17对应的图。如图18所示，在该变形例中，作为开关电路，代替图17的N型的MISFET TrN，使用传输门TG。该传输门TG由N型的MISFET和P型的MISFET并联构成。在N型的MISFET中，与图17同样，在其栅电极中输入位线选择信号BSL0～BSL31和基准位线选择信号RBSL0～RBSL7，但是在P型MISFET中，输入使它们反转的位线选择信号/BSL0～/BSL31和基准位线选择信号/RBSL0～/RBSL7。
据此，与实施例1中所描述的同样，位线选择信号BSL0～BSL31和基准位线选择信号RBSL0～RBSL7的高电平的电压、位线选择信号/BSL0～/BSL31和基准位线选择信号/RBSL0～/RBSL7的高电平的电压能与应该提供给第一位线1BL和第一基准位线1RBL的电压为相同电压。因此，能有助于半导体存储器件内使用的电压的低电压化。据此，不但减轻了半导体存储器件内的外围电路的耐压问题，而且，该半导体存储器件的耗电也能下降。
[实施例3]
上述的实施例1是在图12所示的单元阵列100的布局中，用图5的读出原理读出存储单元MC的数据，但是本实施例3是图12所示的单元阵列100的布局中，用图11的读出原理读出存储单元MC的数据。
图19是表示本实施例的与左右2个读出放大器SA和左右2个基准电压生成电路VG对应的位线选择器200的结构图，图20是本实施例的半导体存储器件的局部剖视图。须指出的是，本实施例的单元阵列100的全体布局与图12同样。
如图20所示，本实施例的半导体存储器件在第一布线层210上除了8条第一位线1BL还形成了4条第一基准位线1RBL1～1RBL4的点与上述的实施例1不同。
此外，如图19所示，在本实施例的单元阵列100中，在个字线WL和第一基准位线1RBL1～1RBL4的交点位置设置有基准单元。具体而言，在各字线WL上连接着4个基准单元。具体而言，4个基准单元RC0、RC0、RC1、RC1的栅电极连接在各字线WL上。图19以1条字线WL为代表进行显示，但是实际上，多条字线WL配置在1各单元阵列块内。例如，在本实施例中，与图11同样，256条字线WL设置在1各单元阵列块内。
如果通过设置在各种的行解码器和字线驱动器130，选择了1条字线并驱动，就驱动了4个基准单元RC0、RC0、RC1、RC1。基准单元RC0、RC0是存储数据″0″的单元，基准单元RC1、RC1是存储数据″1″的单元。
第一基准位线1RBL1公共连接在各字线上设置的在位线方向上排列的一方的基准单元RC0的漏极上。而且，该第一基准位线1RBL1通过设置在位线选择器200上的MISFET TrN连接在第二基准位线2RBL1上。第一基准位线1RBL2公共连接在各字线上设置的在位线方向上排列的另一方的基准单元RC0的漏极上。而且，该第一基准位线1RBL2通过设置在位线选择器200上的MISFET TrN连接在第二基准位线2RBL2上。
第一基准位线1RBL3公共连接在各字线上设置的在位线方向上排列的一方的基准单元RC1的漏极上。而且，该第一基准位线1RBL3通过设置在位线选择器200上的MISFET TrN连接在第二基准位线2RBL1上。第一基准位线1RBL4公共连接在各字线上设置的在位线方向上排列的另一方的基准单元RC1的漏极上。而且，该第一基准位线1RBL4通过设置在位线选择器200上的MISFET TrN连接在第二基准位线2RBL2上。
在本实施例中，跨2个单元阵列块形成第二基准位线2RBL1、2RBL2，第二基准位线2RBL1输入到左侧的基准电压生成电路VG中，第二基准位线2RBL2输入到右侧的基准电压生成电路VG中。
在连接在第一基准位线1RBL1～1RBL4上的N型MISFET TrN的栅电极上输入基准位线选择信号RBSL0～RBSL7。而且，根据该基准位线选择信号RBSL0～RBSL7，1组的第一基准位线1RBL1、1RBL3连接在1条第二基准位线2RBL1上，1组的第一基准位线1RBL2、1RBL4连接在1条第二基准位线2RBL2上。
具体而言，1组的基准位线选择信号RBSL0、RBSL1或1组的基准位线选择信号RBSL2、RBSL3变为高电平，与数据″0″对应的电流I0和与数据″1″对应的电流I1相加的电流I0+I1流过第二基准位线2RBL1。而且，该电流I0+I1输入到左侧的基准电压生成电路VG中，生成基准电压VREF。
此外，与此同时，1组的基准位线选择信号RBSL4、RBSL5或1组的基准位线选择信号RBSL6、RBSL7变为高电平，与数据″0″对应的电流I0和与数据″1″对应的电流I1相加的电流I0+I1流过第二基准位线2RBL2。而且，该电流I0+I1输入到右侧的基准电压生成电路VG中，生成基准电压VREF。
须指出的是，本实施例的半导体存储器件的读出动作、写入动作、更新动作与上述的实施例1是同样的。
如上所述，在本实施例的半导体存储器件中，与上述的实施例1同样，因为在2个单元阵列块中公共使用1个读出放大器SA和基准电压生成电路VG，所以能削减该半导体存储器件全体的读出放大器SA的数量和基准电压生成电路VG的数量。
并且，能把读出的存储单元MC和该读出动作时使用的基准单元RC0、RC1间的距离限制在给定范围内。因此，能使制造工艺引起的单元特性偏移和使用温度条件引起的单元特性的偏移具有同一倾向。结果，能把这些偏移作为同相噪声，以高精度进行补偿。此外，在读出动作时，只激活1条通常的字线WL就可以了，所以能实现读出动作时的耗电的降低。
图21是表示本实施例的位线选择器200的变形例的图，是与上述的图19对应的图。如图21所示，在该变形例中，作为构成位线选择器200的开关电路，代替图10的N型MISFET TrN，使用传输门TG。该传输门TG由N型的MISFET和P型的MISFET并联构成。在N型的MISFET中，与图19同样，在其栅电极中输入位线选择信号BSL0～BSL15和基准位线选择信号RBSL0～RBSL7，但是在P型MISFET中，输入使它们反转的位线选择信号/BSL0～/BSL15和基准位线选择信号/RBSL0～/RBSL7。
据此，与实施例1中所描述的同样，位线选择信号BSL0～BSL15和基准位线选择信号RBSL0～RBSL7的高电平的电压、位线选择信号/BSL0～/BSL15和基准位线选择信号/RBSL0～/RBSL7的高电平的电压能与应该提供给第一位线1BL和第一基准位线1RBL1～1RBL4的电压为相同电压。因此，能有助于半导体存储器件内使用的电压的低电压化。据此，不但减轻了半导体存储器件内的外围电路的耐压问题，而且，该半导体存储器件的耗电也能下降。
[实施例4]
上述的实施例2是在图16所示的单元阵列100的布局中，用图5的读出原理读出存储单元MC的数据，但是本实施例4是图16所示的单元阵列100的布局中，用图11的读出原理读出存储单元MC的数据。
图22是表示本实施例的与左右2个读出放大器SA和左右2个基准电压生成电路VG对应的位线选择器300的结构图。须指出的是，本实施例的半导体存储器件的第一布线层210和第二布线层220的剖视图与图20同样，本实施例的单元阵列100的全体布局与图16同样。
本实施例4中，第二位线2BL1、2BL2、第二基准位线2RBL1、2RBL2比实施例3还长，使读出放大器SA的数量和基准电压生成电路VG的数量进一步减少。
在本实施例中，与实施例2同样，对于4个单元阵列块以2个的比例设置了读出放大器SA和基准电压生成电路VG。而且，本实施例的存储单元阵列100采用图5所示的双端型位线配置。
如图22和图16所示，跨4个单元阵列块形成第二位线2BL1，输入到左侧的读出放大器SA中。此外，跨4个单元阵列块形成第二位线2BL2，输入到右侧的读出放大器SA中。因此，流过第二位线2BL1、2BL2的电流由左右的读出放大器SA读出，读出数据。
如图22所示，在各单元阵列块内在位线方向延伸的第一基准位线1RBL1～4RBL4通过N型的MISFET TrN连接在第二基准位线2RBL1或第二基准位线2RBL2上。在连接在该第一基准位线1RBL1～4RBL4上的MISFET TrN的栅电极上输入基准位线选择信号RBSL0～RBSL15。因此，基准位线选择信号RBSL0、RBSL1、基准位线选择信号RBSL2、RBSL3、基准位线选择信号RBSL4、RBSL5、基准位线选择信号RBSL6、RBSL7中的任意一组变为高电平，1组第一基准位线(例如，1RBL1、1RBL3)连接在1条第二基准位线2RBL1上。此外，基准位线选择信号RBSL8、RBSL9、基准位线选择信号RBSL10、RBSL11、基准位线选择信号RBSL12、RBSL13、基准位线选择信号RBSL14、RBSL15中的任意一组变为高电平，1组第一基准位线(例如，1RBL2、1RBL4)连接在1条第二基准位线2RBL2上。
跨4个单元阵列块形成第二基准位线2RBL1，输入到左侧的基准电压生成电路VG中。此外，跨4个单元阵列块形成第二基准位线2RBL2，输入到右侧的基准电压生成电路VG中。因此，流过第二基准位线2RBL1、2RBL2的电流I0+I1输入到左右的基准电压生成电路VG中，在基准电压VREF的生成中使用。在本实施例中，这样的部件以4个单元阵列块为单位，在字线方向配置多个。
须指出的是，本实施例的半导体存储器件的读出动作、写入动作、更新动作与上述的实施例2是同样的。
如上所述，根据本实施例的半导体存储器件，与上述的实施例3相比，能进一步削减该半导体存储器件全体的读出放大器SA的数量和基准电压生成电路VG的数量。
图23是表示本实施例的位线选择器300的变形例的图，是与上述的图22对应的图。如图23所示，在该变形例中，作为构成位线选择器300的各开关电路，代替图22的N型的MISFET TrN，使用传输门TG。该传输门TG由N型的MISFET和P型的MISFET并联构成。在N型的MISFET中，与图22同样，在其栅电极中输入位线选择信号BSL0～BSL31和基准位线选择信号RBSL0～RBSL15，但是在P型MISFET中，输入使它们反转的位线选择信号/BSL0～/BSL31和基准位线选择信号/RBSL0～/RBSL15。
据此，与实施例1中所描述的同样，位线选择信号BSL0～BSL31和基准位线选择信号RBSL0～RBSL15的高电平的电压、位线选择信号/BSL0～/BSL31和基准位线选择信号/RBSL0～/RBSL15的高电平的电压能与应该提供给第一位线1BL和第一基准位线1RBL1～1RBL4的电压为相同电压。因此，能有助于半导体存储器件内使用的电压的低电压化。据此，不但减轻了半导体存储器件内的外围电路的耐压问题，而且，该半导体存储器件的耗电也能下降。
[实施例5]
在上述的实施例1～实施例4中，如图12～图16所示，在单元阵列100的中央部分配置列解码器140，在由列解码器140而分割为二的单元阵列100的单侧，至少在其两端配置了读出部件配置区250、350。因此，在单元阵列100的左右两侧配置有读出放大器SA和基准电压生成电路VG，在读出放大器SA上有必要连接来自列解码器140的列选择线(读出列选择信号线RCSL、写入列选择信号线WCSL、基准单元更新列信号线DWCSL)，所以有必要在单元阵列100的位线方向设置该列选择线。
因此，在实施例5中，通过采用能把读出部件配置区在同一地方单一化的配置，就没必要使列选择线通过单元阵列100上。以下详细加以说明。
图24是表示实施例5的单元阵列100的全体布局的图，图25是表示与图24的单元阵列100中的1个读出放大器SA和1个基准电压生成电路VG对应的位线选择器400的结构的图，图26是本实施例的半导体存储器件的局部剖视图。
从这些图可知，在本实施例中，未设置通过单元阵列100上的列选择线RCSL、WCSL、DWCSL此外，如图24所示，与列解码器140的两侧相邻，设置有配置读出放大器SA和基准电压生成电路VG的区域即读出部件配置区450。因此，来自列解码器140的读出列选择信号线RCSL、写入列选择信号线WCSL、基准单元更新列信号线DWCSL直接输入到位于相邻的读出部件配置区450中的读出放大器SA。因此，本实施例的单元阵列100是单端型，对于4个单元阵列块以1个的比例设置读出放大器SA和基准电压生成电路VG。
因此，如图26所示，在第二布线层220中不形成读出列选择信号线RCSL、写入列选择信号线WCSL、基准单元更新列信号线DWCSL，只形成第二位线2BL和第二基准位线2RBL
如图25所示，本实施例的存储单元MC和基准单元RC0、RC1的配置与上述的实施例3和实施例4是同样的。即用图11所示的读出原理读出存储单元MC的数据。
此外，如图25所示，形成在第一布线层210中的第一位线1BL输入每隔1条交替输入到左右的位线选择器400中。而形成在第二布线层220中的第二位线2BL输入到设置在单侧的读出放大器SA中。同样，形成在第一布线层210中的第一基准位线1RBL1～1RBL4每隔1条输入到左右的位线选择器400中。而形成在第二布线层220中的第二位线2BL输入到设置在单侧的基准电压生成电路VG中。
在各单元阵列块内在位线方向延伸的第一位线1BL分别通过N型MISFET连接到第二位线2BL上。在连接在该第二位线2BL上的开关电路的MISFET的栅电极上输入位线选择信号BSL0～BSL31，通过这些位线选择信号BSL0～BSL31中的任意一个变为高电平，把1条第一位线1BL连接在1条第二位线2BL上。
跨4个单元阵列块形成第二位线2BL，输入到与列解码器140相邻设置的读出放大器SA中。因此，流过第二位线2BL的单元电流由读出放大器SA读出，读出了数据。
在各单元阵列块内在位线方向延伸的第一基准位线1RBL1～1RBL4通过N型MISFET TrN连接在第二基准位线2RBL上。在连接在该第一基准位线1RBL1～1RBL4上的MISFET TrN的栅电极上输入基准位线选择信号RBSL0～RBSL15。因此，基准位线选择信号RBSL0、RBSL1、基准位线选择信号RBSL2、RBSL3、基准位线选择信号RBSL4、RBSL5、基准位线选择信号RBSL6、RBSL7、基准位线选择信号RBSL8、RBSL9、基准位线选择信号RBSL10、RBSL11、基准位线选择信号RBSL12、RBSL13、基准位线选择信号RBSL14、RBSL15中的任意一组变为高电平，1组的第一基准位线(例如1RBL2、1RBL4)连接在1条第二基准位线2RBL上。
本实施例的位线选择器中，使与为了读出通常的存储单元MC而导通的MISFET TrN相同一侧的MISFET TrN为导通。例如，当位线选择信号BSL0变为高电平时，基准位线选择信号RBSL0和RBSL1变为高电平。而当位线选择信号BSL16变为高电平时，基准位线选择信号RBSL8和RBSL9变为高电平。
据此，存储单元MC的位线电阻、基准单元RC0、RC1的基准位线电阻一致。即如果使与为了读出通常的存储单元MC而导通的MISFET TrN相同一侧的MISFET TrN导通，则能使从要读出数据的存储单元MC到读出放大器SA的位线(1BL+2BL)的长度和从使用的基准单元RC0、RC1到基准电压生成电路VG的基准位线(1RBL+2RBL)的长度大致相等。因此，存储单元MC的位线电阻、基准单元RC0、RC1的基准位线电阻变得大致相等，能进行更高精度的同相噪声补偿。
跨4个单元阵列块形成第二基准位线2RBL，输入到与列解码器140相邻设置的基准电压生成电路VG中。因此，流过第二基准位线2RBL的电流I0+I1输入到基准电压生成电路VG中，在基准电压VREF的生成中使用。在本实施例的读出部件配置区中，对于2个读出放大器SA设置1个基准电压生成电路VG，构成1个读出部件，在字线方向配置有多个该读出部件。
在本实施例的半导体存储器件的读出动作中，行解码器和字线驱动器130从4个单元阵列块(B0～B3、B4～B7)中选择1条字线WL，使其成为高电平。此外，通过该字线WL变为高电平，选择1个基准单元RC0和1个基准单元RC1，成为基准的电流I0+I1输入到基准电压生成电路VG中。而且，使用该基准电压生成电路VG生成的基准电压VREF，用1个读出放大器SA从4个单元阵列块中读出1个存储单元MC的数据。写入动作和更新动作也与此同样，关于1个读出放大器SA，选择4个单元阵列块中的1个存储单元MC进行。
如上所述，根据本实施例的半导体存储器件，能削减半导体存储器件全体的读出放大器SA的数量和基准电压生成电路VG的数量。
此外，因为与列解码器140相邻集中配置了读出放大器SA和基准电压生成电路VG，所以没必要在单元阵列100上形成跨多个单元阵列块的列选择线RCSL、WCSL、DWCSL。因此，能增大第二布线层220中形成的第二位线2BL的布线间隔。因此，如图27所示，在第二布线层220中，除了该第二位线2BL，还能形成电源布线PW、其他布线WR。
图28是表示本实施例的位线选择器400的变形例的图，是与上述的图25对应的图。如图28所示，在该变形例中，作为构成位线选择器400的开关电路，代替图25的N型的MISFET TrN，使用传输门TG。该传输门TG由N型的MISFET和P型的MISFET并联构成。在N型的MISFET中，与图25同样，在其栅电极中输入位线选择信号BSL0～BSL31和基准位线选择信号RBSL0～RBSL15，但是在P型MISFET中，输入使它们反转的位线选择信号/BSL0～/BSL31和基准位线选择信号/RBSL0～/RBSL15。
据此，与实施例1中所描述的同样，位线选择信号BSL0～BSL31和基准位线选择信号RBSL0～RBSL15的高电平的电压、位线选择信号/BSL0～/BSL31和基准位线选择信号/RBSL0～/RBSL15的高电平的电压能与应该提供给第一位线1BL和第一基准位线1RBL1～1RBL4的电压为相同电压。因此，能有助于半导体存储器件内使用的电压的低电压化。据此，不但减轻了半导体存储器件内的外围电路的耐压问题，而且，该半导体存储器件的耗电也能下降。
[实施例6]
实施例6把上述的实施例5变形，在各字线WL上连接1个基准单元RC0和1个基准单元RC1，并且把通过1个MISFET连接基准单元RC0的第一基准位线连接在第二基准位线2RBL上，把通过1个MISFET连接基准单元RC1的第一基准位线连接在第二基准位线2RBL上。下面，将进一步详细说明。
图29是表示本实施例的与1个读出放大器SA和1个基准电压生成电路VG对应的位线选择器400的结构图，图30是本实施例的半导体存储器件的第一布线层210和第二布线层220的剖视图。须指出的是，本实施例的半导体存储器件的全体布局与图24同样。
如图29所示，在本实施例中，对于1个基准电压生成电路VG，在1条字线WL上连接着1个基准单元RC0的栅电极和1个基准单元RC1的栅电极。因此，如图30所示，变为形成在第一布线层210上的第一基准位线1RBL1、1RBL2等2条。
此外，如图29所示，由第一基准位线1RBL1和第一基准位线1RBL2构成双端型的位线配置。即在位线方向排列的基准单元RC0的漏极连接在第一基准位线1RBL1上，该第一基准位线1RBL1通过设置在一方一侧的MISFET TrN连接在第二基准位线2RBL上。同样，在位线方向排列的基准单元RC1的漏极连接在第一基准位线1RBL2上，该第一基准位线1RBL2通过设置在另一方一侧的MISFET TrN连接在第二基准位线2RBL上。
因为这样配置了第一基准位线1RBL1、1RBL2，所以本实施例的第一基准位线1RBL1、1RBL2的使用方法与上述的实施例5不同。即在连接在基准位线1RBL1、1RBL2上的N型MISFET TrN的栅电极上输入基准位线选择信号RBSL0～RBSL7。而且，这些基准位线选择信号RBSL0～RBSL7中，基准位线选择信号RBSL0、RBSL1、基准位线选择信号RBSL2、RBSL3、基准位线选择信号RBSL4、RBSL5、基准位线选择信号RBSL6、RBSL7中的任意一组变为高电平，把1条基准位线1RBL1和1条基准位线1RBL2连接在1条第二基准位线2RBL上。
例如，当位于单元阵列块B0的字线WL被选择，变为高电平，并且在位线选择器400中，例如位线选择信号BSL0变为高电平时，基准位线选择信号RBSL0和基准位线选择信号RBSL1变为高电平。
此外，当位于单元阵列块B0的字线WL被选择，变为高电平，并且位线选择信号RBSL16变为高电平时，基准位线选择信号RBSL0和基准位线选择信号RBSL1变为高电平。这样，电流I0+I1流过第二基准位线2RBL，输入到基准电压生成电路VG中。
本实施例的半导体存储器件中，此外的点与上述的实施例5的半导体存储器件同样。
如上所述，根据本实施例的半导体存储器件，也能削减该半导体存储器件全体的读出放大器SA的数量和基准电压生成电路VG的数量。
此外，因为与列解码器140相邻集中配置了读出放大器SA和基准电压生成电路VG，所以在单元阵列100上，没必要形成跨多个单元阵列块的列选择线RCSL、WCSL、DWCSL。
图31是表示本实施例的位线选择器400的变形例的图，是与上述的图29对应的图。如图31所示，在该变形例中，作为开关电路，代替图29的N型的MISFET TrN，使用传输门TG。该传输门TG由N型的MISFET和P型的MISFET并联构成。在N型的MISFET中，与图29同样，在其栅电极中输入位线选择信号BSL0～BSL31和基准位线选择信号RBSL0～RBSL7，但是在P型MISFET中，输入使它们反转的位线选择信号/BSL0～/BSL31和基准位线选择信号/RBSL0～/RBSL7。
据此，与实施例1中所描述的同样，位线选择信号BSL0～BSL31和基准位线选择信号RBSL0～RBSL7的高电平的电压、位线选择信号/BSL0～/BSL31和基准位线选择信号/RBSL0～/RBSL7的高电平的电压能与应该提供给第一位线1BL和第一基准位线1RBL1、1RBL2的电压为相同电压。因此，能有助于半导体存储器件内使用的电压的低电压化。据此，不但减轻了半导体存储器件内的外围电路的耐压问题，而且，该半导体存储器件的耗电也能下降。
[实施例7]
实施例7是把实施例6变形，在第一基准位线1RBL1、1RBL2的两侧设置开关电路，从第一基准位线1RBL1、1RBL2的两侧连接到第二基准位线2RBL上。据此，基准单元RC0的基准位线电阻和基准单元RC1的基准位线电阻避免了变为非对称。下面，进一步详细说明。
图32是表示本实施例的1个单位部件的位线选择器400的结构图。须指出的是，本实施例的半导体存储器件的第一布线层210和第二布线层220的截面是图30同样，本实施例的单元阵列100的全体布局与图24同样。
如图32所示，在本实施例中，在各单元阵列块内在位线方向延伸的第一基准位线1RBL、1RBL2的两端连接着MISFET TrN、TrN，通过该MISFET TrN、TrN连接在第二基准位线2RBL上。在连接在第一基准位线1RBL、1RBL2上的MISFET的栅电极上输入基准位线选择信号RBSL0～RBSL15。而且，基准位线选择信号RBSL0～RBSL3、基准位线选择信号RBSL4～RBSL7、基准位线选择信号RBSL8～RBSL11、基准位线选择信号RBSL12～RBSL15中的任意1对变为高电平，1条第一基准位线1RBL1和1条第一基准位线1RBL2连接在1条第二基准位线2RBL上。
例如，在位线选择器400中，当位线选择信号BSL0变为高电平时，基准位线选择信号RBSL0～RBSL3等4个中，RBSL0和RBSL1变为高电平。此外，当位线选择信号BSL16变为高电平时，基准位线选择信号RBSL0～RBSL3等4个中，RBSL2和RBSL3变为高电平。这样，电流I0+I1流过第二基准位线2RBL，输入到基准电压生成电路VG中。
本实施例的半导体存储器件中，此外的点与上述的实施例6的半导体存储器件同样。
如上所述，根据本实施例的半导体存储器件，也能削减该半导体存储器件全体的读出放大器SA的数量和基准电压生成电路VG的数量。
此外，因为与列解码器140相邻集中配置了读出放大器SA和基准电压生成电路VG，所以在单元阵列100上，没必要形成跨多个单元阵列块的列选择线RCSL、WCSL、DWCSL。
图33是表示本实施例的位线选择器400的变形例的图，是与上述的图32对应的图。如图33所示，在该变形例中，作为构成位线选择器400的各开关电路，代替图32的N型的MISFET TrN，使用传输门TG。该传输门TG由N型的MISFET和P型的MISFET并联构成。在N型的MISFET中，与图32同样，在其栅电极中输入位线选择信号BSL0～BSL31和基准位线选择信号RBSL0～RBSL15，但是在P型MISFET中，输入使它们反转的位线选择信号/BSL0～/BSL31和基准位线选择信号/RBSL0～/RBSL15。
据此，位线选择信号BSL0～BSL31和基准位线选择信号RBSL0～RBSL15高电平的电压、位线选择信号/BSL0～/BSL31和基准位线选择信号/RBSL0～/RBSL15的高电平的电压能与应该提供给第一位线1BL和第一基准位线1RBL1、1RBL2的电压为相同电压。因此，能有助于半导体存储器件内使用的电压的低电压化。据此，不但减轻了半导体存储器件内的外围电路的耐压问题，而且，该半导体存储器件的耗电也能下降。
[实施例8]
实施例8是在上述的实施例5～实施例7中，谋求读出放大器SA的数量和基准电压生成电路VG的数量的进一步削减。图34是表示本实施例的存储单元阵列100的全体布局的图。如图34所示，在本实施例的存储单元阵列100中，在其中央部分设置有列解码器140。即与此前的实施例同样，夹着列解码器140，在一方一侧设置有4个单元阵列块B0～B3，在另一方一侧设置有4个单元阵列块B4～B7。
在列解码器140的一方一侧设置由3形成读出放大器SA和基准电压生成电路VG的区域即读出部件配置区460。即在本实施例中，与上述的实施例5～实施例7不同，在设置在列解码器140的一方一侧的读出部件配置区460中集中配置着多个读出放大器SA和多个基准电压生成电路VG。因此，当对存储单元MC进行读出动作、写入动作、更新动作时，产生以下的制约。
即对于左右分别各设置了1组的第二位线2BL和第二基准位线2RBL，只设置1个读出放大器SA和1个基准电压生成电路VG。因此，当选择了跨单元阵列块B0～B3的1组第二位线2BL和第二基准位线2RBL时，无法选择跨连接在与它相同的读出放大器SA和基准电压生成电路VG上的单元阵列块B4～B7的1组第二位线2BL和第二基准位线2RBL。因此，有必要控制字线，使行解码器和字线驱动器130满足这样的条件。即在单元阵列100全体中只能激活1条字线。
须指出的是，本实施例的半导体存储器件中，此外的点与上述的实施例5～实施例7的半导体存储器件同样。
如上所述，根据本实施例的半导体存储器件，在位于该单元阵列100中的所有单元阵列块中公共使用1个读出放大器SA和基准电压生成电路VG，所以能把该半导体存储器件全体的读出放大器SA的数量和基准电压生成电路VG的数量设置在最小限度。
[实施例9]
实施例9是在各单元阵列块内延伸的第一位线1BL的一端设置N型MISFET，连接到第二位线2BL上，并且在各第一位线1BL的另一端设置P型MISFET，连接到第二位线2BL上，使各存储单元的位线电阻变为均匀。下面，将进一步具体说明。
图35是表示实施例9的单元阵列100的全体布局的图，图36是表示与图35中的1个读出放大器SA和1个基准电压生成电路VG对应的位线选择器500、510的结构图，表示了单元阵列块B0、B1中的单元部件结构。图37是表示单元阵列块B2～B5部分的第一布线层210和第二布线层220的结构的剖视图，图38表示了单元阵列块B0、B1、B6、B7部分的第一布线层210和第二布线层220的结构的剖视图。
如图35所示，在本实施例的单元阵列100中，在中央部分配置有列解码器140。此外，在单元阵列块B1单元阵列块B2之间设置了配置多个读出放大器SA和多个基准电压生成电路VG的区域即读出部件配置区550，在单元阵列块B5单元阵列块B6之间也设置有读出部件配置区550。在本实施例的读出部件配置区550中，在1个读出部件配置区550内设置有单元阵列块B0、B1用的读出放大器SA、单元阵列块B2、B3用的读出放大器SA，在1个读出部件配置区550内设置有单元阵列块B4、B5用的读出放大器SA、单元阵列块B6、B7用的读出放大器SA。即在本实施例的单元阵列100中设置有1个列解码器140、2系统的读出放大器SA和基准电压生成电路VG。
第二位线2BL和第二基准位线2RBL为单端型的位线配置。在该图的例子中，例如，单元阵列块B0、B1的第二位线2BL和第二基准位线2RBL分别输入到设置在右侧的读出部件配置区550的读出放大器SA和基准电压生成电路VG中，单元阵列块B2、B3的第二位线2BL和第二基准位线2RBL也分别输入到位于与此相同的读出部件配置区550中的读出放大器SA和基准电压生成电路VG中。
列选择线(读出列选择信号线RCSL、写入列选择信号线WCSL、基准单元更新列信号线DWCSL)从列解码器140输入到读出放大器SA中。因此，在单元阵列块B2～B5上，如图37所示，形成该列选择线，但是在单元阵列块B0、B1、B6、B7上，如图38所示，不形成该列选择线。
在本实施例中，在各单元阵列块的一方一侧设置有由N型MISFET TrN构成的位线选择器500，在另一方法一设置有由P型MISFET TrP构成的位线选择器510。
如图36所示，在各单元阵列块内在位线方向延伸的第一位线1BL的一端连接着构成位线选择器500的N型MISFET TrN，通过该MISFET TrN连接在第二位线2BL上。此外，在各第一位线1BL的另一端连接着构成位线选择器510的P型MISFET TrP，通过该MISFET TrP连接在第二位线2BL上。
同样，在各单元阵列块内在位线方向延伸的第一基准位线1RBL的一端连接着构成位线选择器500的N型MISFET TrN，通过该MISFET TrN连接在第二基准位线2RBL上。此外，在各第一基准位线1RBL的另一端连接着构成位线选择器510的P型MISFETTrP，通过该MISFET TrP连接在第二基准位线2RBL上。
在连接在第一位线1BL上MISFET TrN、TrP的栅电极上输入位线选择信号BSL0～BSL31，这些位线选择信号BSL0～BSL31中，连接在同一第一位线1BL上的MISFET TrN、TrP变为导通，把1条第一位线1BL连接在第二位线2BL上。例如，位线选择信号BSL0变为高电平，位线选择信号BSL1变为低电平，1条第一位线1BL连接在第二位线2BL上。
在图36中，第二位线2BL输入到右侧的读出放大器SA中，流过第二位线2BL的单元电流由右侧的读出放大器SA读出，读出数据。
在连接在第一基准位线1RBL上的MISFET TrN、TrP的栅电极上输入基准位线选择信号RBSL0～RBSL7，这些基准位线选择信号RBSL0～RBSL7中，连接在同一第一基准位线1RBL上的MISFETTrN、TrP变为导通，把1条第一基准位线1RBL连接在第二基准位线2RBL上。例如，位于单元阵列块B0中的字线WL变为高电平时，与该变为高电平的字线WL所在单元阵列块相同的单元阵列块B0的第一基准位线1RBL1、1RBL2连接在第二基准位线2RBL上。因此，基准位线选择信号RBSL0和RBSL2变为高电平，基准位线选择信号RBSL1和RBSL3变为低电平，1条第一基准位线1RBL1和1条第一基准位线1RBL2连接在第二基准位线2RBL上。
在图36中，第二基准位线2RBL输入到右侧的基准电压生成电路VG中，流过第二基准位线2RBL的电流I0+I1输入到右侧的基准电压生成电路VG中，生成基准电压VREF。
如图35所示，在本实施例的半导体存储器件中，在读出动作中，4个单元阵列块(例如，B0、B1、B2、B3)，1条字线WL变为高电平。而且，1条第一位线1BL连接在第二位线2BL的任意一个上，由各读出放大器SA进行数据的读出。这点在写入动作和更新动作中也同样。
如上所述，根据本实施例的半导体存储器件，基准单元RC0、RC1的基准位线电阻变为均匀，并且存储单元MC的位线电阻也能变得均匀。
[实施例10]
实施例10是把上述的实施例9变形，通过在列解码器140的两侧，设置配置读出放大器SA和基准电压生成电路VG的区域即读出部件配置区560，从而没必要在各单元阵列块上形成列选择线。
图39是表示实施例10的单元阵列100的全体布局图，图40是表示与图39的单元阵列100中的1个读出放大器SA和基准电压生成电路VG对应的位线选择器500、510的结构图。须指出的是，本实施例的第一布线层210和第二布线层220的剖视图与上述的图38是同样的。
如图39所示，在本实施例中，在设置在单元阵列100的中央部分的列解码器140的两侧，设置有配置多个读出放大器SA和多个基准电压生成电路VG的读出部件配置区560。因此，没必要在单元阵列块上形成来自列解码器140的列选择线(读出列选择信号线RCSL、写入列选择信号线WCSL、基准单元更新列信号线DWCSL)。
此外，在本实施例中，跨4个单元阵列块，形成第二位线2BL和第二基准位线2RBL，这些第二位线2BL的一端输入到读出放大器SA中，第二基准位线2RBL的一端输入到基准电压生成电路VG中。因此，4个单元阵列块中公共设置有1个读出部件。因此，在1个读出部件中，从4个单元阵列块中读出1个存储单元MC的数据。
如图40所示，在本实施例的单元阵列100中，设置有由N型MISFET TrN构成的位线选择器500和由P型MISFET TrP构成的位线选择器510。与上述的实施例9同样，隔第一位线1BL通过设置在一端一侧的MISFET TrN和设置在另一端一侧的MISFET TrP连接在1条第二位线2BL上。此外，各第一基准位线1RBL通过设置在一端一侧的MISFET TrN和设置在另一端一侧的MISFET TrP连接在1条第二基准位线2RBL上。
在连接在第一位线1BL上的MISFET TrN、TrP的栅电极上输入位线选择信号BSL0～BSL63，这些位线选择信号BSL0～BSL63中，连接在同一第一位线1BL上的MISFET TrN、TrP变为导通，把1条第一位线1BL连接在1条第二位线2BL上。例如，位线选择信号BSL0变为高电平，位线选择信号BSL1变为低电平，1条第一位线1BL连接在第二位线2BL上。
在图40中，第二位线2BL输入到右侧的读出放大器SA中，流过第二位线2BL的单元电流由右侧的读出放大器SA读出，读出了数据。
在连接在第一基准位线1RBL上的MISFET TrN、TrP的栅电极上输入基准位线选择信号RBSL0～RBSL15，这些基准位线选择信号RBSL0～RBSL15中，连接在同一第一基准位线1RBL上的MISFET TrN、TrP变为导通，把1条第一基准位线1RBL连接在第二基准位线2RBL上。例如，位于单元阵列块B0的字线WL变为高电平时，基准位线选择信号RBSL0和RBSL2变为高电平，基准位线选择信号RBSL1和RBSL3变为低电平，1条第一基准位线1RBL1和1条第一基准位线1RBL2连接在第二基准位线2RBL上。
在图40中，第二基准位线2RBL输入到右侧的基准电压生成电路VG中，流过第二基准位线2RBL的电流I0+I1输入到右侧的基准电压生成电路VG中，生成基准电压VREF。
在本实施例的半导体存储器件的读出动作中，行解码器和字线驱动器130从4个单元阵列块(B0～B3、B4～B7)中选择1条字线WL，使其成为高电平。此外，通过该字线WL变为高电平，选择了1个基准单元RC和1个基准单元RC1，成为基准的电流I0+I1输入到基准电压生成电路VG中。而且，使用该基准电压生成电路VG生成的基准电压VREF，用1个读出放大器SA从4个单元阵列块中读出1个存储单元MC的数据。写入动作和更新动作也同样，对于1个读出放大器SA，选择4个单元阵列块中的1个存储单元MC而进行。
如上所述，根据本实施例的半导体存储器件，也能使基准单元RC0、RC1的基准位线电阻变为均匀，而且，能使存储单元MC的位线电阻变为均匀。此外，因为与列解码器140的两侧相邻设置了配置读出放大器SA和基准电压生成电路VG的读出部件配置区560，所以没必要使列扫描线通过各单元阵列块上。
图41是表示本实施例的单元阵列100的变形例的图。在该图41的单元阵列100中，在列解码器140的单侧设置配置多个读出放大器SA和多个基准电压生成电路VG的读出部件配置区560。在本例子中，对于8个单元阵列块设置有1个读出部件。因此，例如，正在进行位于单元阵列块B0～B3中的存储单元MC的数据读出的读出部件不能进行位于单元阵列块B4～B7中的存储单元MC的数据读出。这是因为在单元阵列块B0～B3和单元阵列块B4～B7中，读出放大器SA和基准电压生成电路VG是公共的。
须指出的是，本发明并不局限于所述实施例，能进行各种变形。例如，在上述的实施例1和2中，连接在1条第一基准位线1RBL上的基准单元RC0、RC1是2个，但是该基准单元的个数是2N(N为自然数)就可以了。这时，基准字线RWL0、RWL1的个数也变为2N。例如，在上述的实施例1中，当在1条基准位线1RBL上设置了4个基准单元RC0、RC0、RC1、RC1时，单元阵列100的结构如图42所示。
同样，在上述的实施例3～实施例10，对于1条第二基准位线，在1个单元阵列块中设置了2条第一基准位线，但是该第一基准位线的个数是2N(N为自然数)就可以了。例如，在上述的实施例3中，对于1条第二基准位线在1个单元阵列块中设置了4条第一基准位线时，如图43所示。而且，当使用基准单元生成成为基准的电流时，对1条第二基准位线选择4条第二基准位线，使用4个基准单元取得成为基准的电流2×(I0+I1)。
此外，在上述的个实施例中，在2个读出放大器SA中公共使用1个基准电压生成电路VG，但是可以在更多的读出放大器SA中公共使用1个基准电压生成电路VG。而与此相反，也可以在1个读出放大器SA中使用1个基准电压生成电路VG。

Claims (24)

1.一种半导体存储器件，其特征在于：包括：
在半导体衬底上配置为矩阵状的多个存储单元，由具有漏极、源极、位于所述漏极和源极之间的电浮置状态的沟道体和形成在所述沟道体上的栅电极的MISFET构成，具有在所述沟道体中存储了多数载流子的第一状态和从所述沟道体释放了所述多数载流子的第二状态；
连接在沿着第一方向配置的所述存储单元的所述栅电极上的多条字线；
连接在与所述第一方向交叉的第二方向配置的所述存储单元的所述漏极上，形成在位于所述半导体衬底的上方的第一布线层中的第一位线；
形成在位于所述第一布线层的上方的第二布线层中，通过位线开关连接在多条所述第一位线上的第二位线。
2.根据权利要求1所述的半导体存储器件，其特征在于：
还具有：在所述第一方向延伸的N(N为自然数)条第一基准字线；
在所述第一方向延伸的N条第二基准字线；
形成在所述第一布线层中，在所述第二方向延伸的多条第一基准位线；
形成在所述第二布线层中，通过基准位线开关连接在多条所述第一基准位线上，在所述第二方向上延伸的第二基准位线；
当从所述存储单元读出数据时，用于生成基准电流的基准单元(RC0、RC1)，对于1条所述第一基准位线设置2N个，它的漏极连接在1条第一基准位线上，2N个中的N个基准单元的栅电极连接在所述第一基准字线上，设置为第一状态，2N个中剩下的N个基准单元的栅电极连接在所述第二基准字线上，设置为第二状态。
3.根据权利要求2所述的半导体存储器件，其特征在于：
还具有：连接在所述第二基准位线上，使用所述基准单元生成的基准电流，生成基准电压的基准电压生成电路(VG)；
连接在所述第二位线上，读出选择的存储单元的单元电流，并且使用所述基准电压生成电路生成的所述基准电压，读出所述选择的存储单元的数据的读出放大器(SA)；
所述基准单元的构造与所述存储单元的构造相同。
4.根据权利要求3所述的半导体存储器件，其特征在于：
所述位线开关设置在所述第一位线(1BL)的单侧；
所述基准位线开关也设置在所述第一基准位线(1RBL1、1RBL2)的单侧。
5.根据权利要求3所述的半导体存储器件，其特征在于：
所述位线开关设置在所述第一位线(1BL)的单侧；
所述基准位线开关设置在所述第一基准位线(1RBL1、1RBL2)的两侧。
6.根据权利要求4所述的半导体存储器件，其特征在于：
所述位线开关和所述基准位线开关由N型MISFET构成。
7.根据权利要求4所述的半导体存储器件，其特征在于：
所述位线开关和所述基准位线开关由并联了N型的MISFET和P型的MISFET的传输门构成。
8.根据权利要求5所述的半导体存储器件，其特征在于：
所述位线开关和所述基准位线开关由N型的MISFET构成。
9.根据权利要求5所述的半导体存储器件，其特征在于：
所述位线开关和所述基准位线开关由并联了N型的MISFET和P型的MISFET的传输门构成。
10.根据权利要求3所述的半导体存储器件，其特征在于：
由1个所述基准电压生成电路和至少一个所述读出放大器构成1个读出部件，该读出部件沿着所述第一方向配置多个。
11.根据权利要求10所述的半导体存储器件，其特征在于：
还具有生成用于选择1个或多个所述读出放大器的列选择信号的列解码器；
由配置为矩阵状的所述存储单元构成1个单元阵列，并且所述单元阵列划分为多个单元阵列块；
传递所述列选择信号的列选择线从所述列解码器连接在各读出部件上，该列选择线跨多个单元阵列块形成在所述第二布线层中。
12.根据权利要求10所述的半导体存储器件，其特征在于：
还具有生成用于选择1个或多个所述读出放大器的列选择信号的列解码器；
在所述列解码器的一方一侧区域或两侧的区域中，与该列解码器相邻设置了所述读出部件；
传递所述列选择信号的列选择线不形成在所述单元阵列块上，从所述列解码器连接在所述读出放大器上。
13.根据权利要求1所述的半导体存储器件，其特征在于：
还具有：形成在所述第一布线层中的在所述第二方向上延伸的2N(N是自然数)条第一基准位线；
当从所述存储单元读出数据时，用于生成基准电流的多个基准单元，设置在所述第一基准位线和字线的交点位置，漏极连接在1条所述第一基准位线上，栅电极连接在所述字线上，并且连接在2N条中的N条第一基准位线上的基准单元设定为第一状态，连接2N条中剩下的N条第一基准位线上的基准单元设定为第二状态；
形成在所述第二布线层中，通过基准位线开关连接在多条所述第一基准位线上，在所述第二方向上延伸的第二基准位线。
14.根据权利要求13所述的半导体存储器件，其特征在于：
还具有连接在所述第二基准位线上，使用所述基准单元生成的基准电流，生成基准电压的基准电压生成电路；
连接在所述第二位线上，读出选择的存储单元的单元电流，并且使用所述基准电压生成电路生成的所述基准电压，读出所述选择的存储单元的数据的读出放大器；
所述基准单元的构造与所述存储单元的构造相同。
15.根据权利要求14所述的半导体存储器件，其特征在于：
所述位线开关设置在所述第一位线的单侧；
所述基准位线开关也设置在所述第一基准位线的单侧。
16.根据权利要求14所述的半导体存储器件，其特征在于：
所述位线开关设置在所述第一位线的单侧；
所述基准位线开关设置在所述第一基准位线的两侧。
17.根据权利要求15所述的半导体存储器件，其特征在于：
所述位线开关和所述基准位线开关由N型的MISFET构成。
18.根据权利要求15所述的半导体存储器件，其特征在于：
所述位线开关和所述基准位线开关由并联了N型的MISFET和P型的MISFET的传输门构成。
19.根据权利要求16所述的半导体存储器件，其特征在于：
所述位线开关和所述基准位线开关由N型的MISFET构成。
20.根据权利要求16所述的半导体存储器件，其特征在于：
所述位线开关和所述基准位线开关由并联了N型的MISFET和P型的MISFET的传输门构成。
21.根据权利要求14所述的半导体存储器件，其特征在于：
所述位线开关设置在所述第一位线的两侧，其一方为N型MISFET，其另一方为P型MISFET；
所述基准位线开关设置在所述第一基准位线的两侧，其一方为N型MISFET，其另一方为P型MISFET。
22.根据权利要求14所述的半导体存储器件，其特征在于：
由1个所述基准电压生成电路和至少一个所述读出放大器构成1个读出部件，该读出部件沿着所述第一方向配置多个。
23.根据权利要求22所述的半导体存储器件，其特征在于：
还具有生成用于选择1个或多个所述读出放大器的列选择信号的列解码器；
由配置为矩阵状的所述存储单元构成1个单元阵列，并且所述单元阵列划分为多个单元阵列块；
传递所述列选择信号的列选择线从所述列解码器连接在各读出部件上，该列选择线跨多个单元阵列块形成在所述第二布线层中。
24.根据权利要求22所述的半导体存储器件，其特征在于：
还具有生成用于选择1个或多个所述读出放大器的列选择信号的列解码器；
在所述列解码器的一方一侧区域或两侧的区域中，与该列解码器相邻设置了所述读出部件；
传递所述列选择信号的列选择线不形成在所述单元阵列块上，从所述列解码器连接在所述读出放大器上。
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