CN1309084C - 半导体存储装置及半导体集成电路 - Google Patents

Abstract

本发明提供抑制流过存储单元的驱动电流的下降，可以进行高速动作的掩模ROM。利用具有虚设栅电极(105)的虚设MOSFET，分离沿位线(102)延伸的方向邻接的存储单元内的NchMOSFET。这样，由于能够降低由STI施加给NchMOSFET沟道区域的应力，所以能抑制NchMOSFET的驱动电流的减少。

Description

半导体存储装置及半导体集成电路

技术领域

本发明涉及一种具有转换时间(TAT)短、数据读出速度快的掩模ROM的半导体存储装置，以及拥有该半导体存储装置的系统LSI。

背景技术

近年来，伴随着LSI的大规模化，将电子机器的系统设置在一个LSI上的系统LSI的设计，正在蓬勃展开。在这种LSI系统中，除了微型计算机之外，还将SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)、掩模ROM等存储器也集成在一个芯片上。在半导体存储器中，掩模ROM是非易失的读出专用存储器(只读存储器)，在制造过程中，使用掩膜图案，写入数据。将这种掩模ROM搭载在系统LSI上时，不仅要求高集成化，还要求转换时间(TAT)短，存取速度快、耗电量低等。

作为TAT短的掩模ROM的方式，广泛采用接触程序方式。接触程序方式的掩模ROM，是根据有无连接作为存储单元的MOSFET(MetalOxide Semiconductor Field Effect Transistor)与位线的触点，来存储“1”或“0”的数据的方式。在接触程序方式的掩模ROM中，通过将决定程序的触点的层作为上位层，从而能减少程序后的制造工序。

迄今为止，掩模ROM的高集成化，主要是通过制造工艺的细微化来实施的。在掩模ROM的细微化的制造工艺中，MOSFET间的元件分离，通过STI(Shallow Trench Isolation)进行。可是，随着细微化的进展，设计尺寸达到0.18μm以下，STI产生的应力，对N沟道型MOSFET(以下称作“NchMOSFET”)的性能的影响，已经不容忽视。此外，关于这个问题，在IEEE 2002 CUSTOM INTEGRATED CIRCUITS CONFERENCE，pp.24-2-1～24-2-4中已有报导。

图9是表示来自元件分离用绝缘膜的应力，给NchMOSFET的驱动电流造成的影响的曲线图。另外，图10(a)是从上面看元件被STI分离的MOSFET的平面图，(b)是表示(a)所示的MOSFET中的Xb-Xb线的剖面的图型。在图9中，横轴表示从STI的端部到沟道的距离(指状物长)，纵轴表示单位栅极宽度的饱和电流。

被STI元件分离的一般的NchMOSFET，如图10(a)、(b)所示，包括：设置在半导体基板2007上的栅极绝缘膜2008，设置在栅极绝缘膜2008上的栅电极2001，设置在栅极绝缘膜2008及栅电极2001的侧面上的侧墙，设置在半导体基板2007中的栅电极2001的两侧下方、含有n型杂质的源/漏区2002，与源/漏区2002连接的触点2003。在该源/漏区2002之间，驱动时形成沟道2005。而且，NchMOSFET在STI2004的作用下，与邻接的元件电分离。

在这种一般的NchMOSFET中，由图9可知：在指状物长为某个长度(Lsat)以上时，饱和电流基本一定，但随着指状物长变得比Lsat短后，饱和电流却急剧减少。而且，在掩模尺寸上的指状物长是最小值时，饱和电流也最小。在该图中，指状物长为Lsat时与Lmin相比，后者的饱和电流比前者小10％左右。

MOSFET的这种特性变化，是工艺工序中图10所示的STI2004，在热膨胀之际，将应力2006作用于沟道2005后产生的。就是说，在应力的作用下，沟道2005的结晶构造松弛，所以载流子(NchMOSFET时为电子)的移动性受到影响。来自STI的应力，是物理性的应力，STI2004与沟道2005离到愈近，愈易受到影响。

由于该应力的影响，构成掩模ROM存储单元的NchMOSFET的驱动电流，小于理论推断的电流值。掩模ROM的数据读出时间，大部分花费在用存储单元释放被位线的寄生电容预充电的电荷上。因此，流过存储单元NchMOSFET的驱动电流减少，掩模ROM整体的数据读出时间变长。

图11(a)是表示现有技术的具有掩模ROM的半导体存储装置的存储单元区域的平面图。另外，图11(b)是表示现有技术的掩模ROM的存储单元区域的XIb-XIb线的剖面图。

正如该图(a)、(b)所示，现有技术的掩模ROM，包括：向行方向(向图11(a)中的左右方向延伸的方向)延伸的多个字线2101；和字线2101交叉，向列方向(向图11(a)中的上下方向延伸的方向)延伸的多个位线2102；栅电极2104与字线2101连接，配置成行列状的多个MOSFET。多个MOSFET中，排成同一行的MOSFET的栅电极2104a，成为共同的栅极线2104的一部分，栅极线2104通过栅极触点2107，与字线2101连接。

存储单元中的各MOSFET，具有：隔着栅极绝缘膜，设置在基板上的上述栅电极2104a；在基板中位于栅电极2104a一侧的区域，形成的漏极区及源极区(第1杂质扩散层及第2杂质扩散层)2109、2110。另外，配置在同一行的多个MOSFET的源极区，彼此互相成为一体，MOSFET为NchMOSFET时，通过源极触点2106，与接地线2103连接。

正如图11(b)所示，构成存储单元的MOSFET中，对配置在同一列的MOSFET，每2个MOSFET，设置着元件分离用绝缘膜2111。然后，被2个元件分离用绝缘膜2111夹着的2个MOSFET，将同一个n型杂质扩散区域，作为各自的源极区共用。

在现有技术的这种掩模ROM中，1个存储单元2108，由1个NchMOSFET构成。在各MOSFET中，根据漏极区2110是否通过漏极触点2105及通路孔2112与位线2102连接，存储“1”或“0”的数据。

下面，讲述现有技术的掩模ROM的动作原理。

图12(a)是表示现有技术的掩模ROM的存储单元区域和读出放大器的结构的等效电路图，(b)是表示表示现有技术的掩模ROM中各种信号的动作波形的时序图。

正如该图(a)所示，在一般的掩模ROM中，在具有多个存储单元的存储单元区域的周围，设置着：旨在激活根据地址数据选择的字线2101(参照图11)的地址译码器2209；与位线2102连接，旨在将在位线2102上流过的读取信号放大到逻辑电平，输出读取信号放大器输出信号Sout的读取信号放大器2203；旨在将来自读取信号放大器2203的输出，向外部电路输出的输出电路2207。

在图12(a)的示例中，字线2101中，字线WL0、WL1、WL2、……，分别与具有源极和接地线连接的NchMOSFET2201中的NchMOSFET2201a、2201b、2201c……的栅电极连接。而且，NchMOSFET2201a、2201c都通过通路孔2112，与位线2102(位线BL)连接，NchMOSFET2201b、2201d不与位线BL连接。另外，位线BL，通过在列选择信号CA的作用下导通或截止的NchMOSFET——列选择开关2211，与读出放大器2203连接。

读出放大器2203具有：第1输入部通过列选择开关2211，与位线BL连接，列选择信号SA被输入第2输入部的NAND电路2213；给源极外加电源电压，漏极与列选择开关2211和NAND电路2213的第1输入部连接的PchMOSFET的第1开关2206；给源极外加电源电压，漏极与列选择开关2211和NAND电路2213的第1输入部连接的PchMOSFET的第2开关2205。第1开关2206的动作，受到被输入栅电极的预充电信号PC控制。另外，第2开关2205的栅电极，与NAND电路2213的输出部连接。

下面，使用图12(b)，讲述现有技术的掩模ROM的动作。在该图中，表示各信号的高电平电压为1.8V。

首先，时钟脉冲信号CK上升，接着当列选择信号CA切换成高电平、预充电信号PC切换成低电平后，列选择开关2211及第1开关2206成为导通状态，在电源电压的作用下，位线BL被预充电。这时，列选择信号CA切换成高电平的，只是与被选择的位线连接的列选择开关2211，未被选择的位线不进行预充电。该位线的选择，按照读出的数据的地址进行。在到时钟脉冲信号CK下降为止的预充电期间，读出放大器选择信号SA、列选择信号CA均成为高电平，读出放大器输出信号Sout成为低电平。这时，输出电路2207，将输出信号Sout倒相后，输出输出信号Sout。

接着，接收时钟脉冲信号CK的下降后被选择的位线WL的电位及预充电信号PC上升成高电平。于是，预充电期间结束，存储单元——NchMOSFET2201成为导通状态。

这时，在存储单元与位线BL通过通路孔2112连接时，位线BL被放电，读出放大器输出信号Sout变化成高电平。然后，来自输出电路2207的输出Ont成为低电平。

另一方面，存储单元和位线BL不被通路孔2112连接时，比特性2102的电位不变，输出Out和预充电期间同样，保持着高电平。

将这种时钟脉冲信号CK下降之后，读出放大器输出信号Sout成为高电平，进而输出电路2207的输出Out从高电平变成低电平的期间，称作“存取时间”。

这样，在通路孔2112的作用下，NchMOSFET2201与位线BL连接时，就存储“0”(输出Out为低电平)；不连接时，就存储“1”(输出Out为高电平)。

此外，在与位线BL连接的NchMOSFET2201中，即使栅电极成为被外加高电平的电压的状态，漏泄电流Ileak也要流入漏-源之间。在该漏泄电流Ileak的作用下，位线BL被放电，所以现有技术的掩模ROM，为了将位线BL的电位保持高电平，在读出放大器2203内，设置着第2开关2205。该第2开关2205的大小按照下述要求决定：比与1根位线BL连接的多个NchMOSFET2201的漏泄电流的总和Ileak_all大，比NchMOSFET2201成为导通状态时的驱动电流小。

在以上讲述的现有技术的掩模ROM中，如上所述，随着设计尺寸的微细化，由于来自设置在存储单元区域内的元件分离用绝缘膜2111的应力，施加给NchMOSFET，所以产生了驱动电流减少的问题。解决该问题的一个手段，是增加存储单元的驱动电流。

在美国专利5959877号公报及特开2000-195286号公报中，提出了字线的栅极分岔结构的掩模ROM的方案。采用这种结构后，存储单元——NchMOSFET的驱动电流，与图11的现有技术的一般的掩模ROM相比有所增加。

另外，在特开2003-017593号公报中，公布了使用梯形栅极，将存储单元的漏极周围全部用栅极包围的结构的半导体存储装置。采用它之后，由于不需要用STI分离存储单元——MOSFET的漏极，所以不会出现STI对沟道产生应力、减少电流驱动能力的情况。此外每个存储单元的驱动电流提高2倍以上，可以使读出速度高速化。

【专利文献1】

特开2003-017593号公报

【专利文献2】

特开2000-195286号公报

【专利文献3】

美国专利5959877号公报

在美国专利5959877号公报及特开2001-195286号公报中记载的掩模ROM，尽管驱动电流比图11(a)所示的现有技术的掩模ROM增加了，但设置在沿位线延伸的方向互相邻接的NchMOSFET之间的STI造成的应力的影响却依然存在。就是说，在来自STI的应力的作用下，往往得不到足够的驱动电流。

与此不同，特开2003-017593号公报记载的掩模ROM，抑制了来自STI的应力的影响。可是，字线的寄生电容却比原来增大，每个存储单元的漏泄电流也与驱动电流一样，提高了2倍以上，所以其用途不能不受到限制。

发明内容

本发明的目的，就是要提供抑制流过存储单元的驱动电流的减少，并且可以高速动作的掩模ROM。

本发明的半导体存储装置，是具有：多个字线，与所述多个字线交叉的多个位线，设置在半导体基板上、分别包含拥有第1杂质扩散层、第2杂质扩散层及栅电极的MOSFET的多个存储单元的半导体存储装置；在所述多个存储单元中，将沿所述位线的延伸方向互相邻接的存储单元，作为第1存储单元及第2存储单元时，在被所述第1存储单元包含的第1MOSFET的第1杂质扩散层与被所述第2存储单元包含的第2MOSFET的第1杂质扩散层之间，设置与第1电源连接的第1虚设栅电极；所述第1MOSFET的第1杂质扩散层、所述第2MOSFET的第1杂质扩散层和所述第1虚设栅电极，构成在动作期间保持截止状态的第1虚设MISFET。

采用这种结构后，可以不需要使用STI将沿位线延伸的方向邻接的MISFET彼此元素分离，所以与现有技术的半导体存储装置相比，可以减少STI产生的应力的影响。其结果，可以增加流过存储单元的电流，提高其动作速度。

所述多个存储单元，用1个MISFET构成，根据构成所述多个存储单元的MISFET的第1杂质扩散层是否与所述位线连接来记录数据，从而可以将半导体存储装置作为读出速度快的ROM使用。

所述多个存储单元所含的MISFET及所述第1虚设MISFET，都是N沟道型，所述第1电源是接地线，所以与MISFET都是P沟道型的情况相比，可以提高动作速度。

另外，在所述多个存储单元所含的MISFET及所述第1虚设MISFET，都是N沟道型，所述第1电源是供给负电压的电源时，可以减少流过第1虚设MISFET的漏泄电流，所以能够抑制动作速度的减少。

所述第1虚设MISFET的临界值的绝对值，如果比所述多个存储单元所含的MISFET的临界值的绝对值大，就可以减少流过第1虚设MISFET的漏泄电流，所以效果不错。

第1虚设栅电极的栅极长，比所述多个存储单元所含的MISFET的栅电极的栅极长长，从而可以减少流过第1虚设MISFET的漏泄电流。另外，作为结果，还能降低电力消耗，所以效果不错。

在所述多个存储单元所含的MISFET的栅电极和所述半导体基板之间，以及在所述第1虚设栅电极和所述半导体基板之间，分别设置着第1栅电极绝缘膜、第2栅电极绝缘膜，所述第2栅电极绝缘膜的膜厚比所述第1栅电极绝缘膜的膜厚厚，从而可以降低从第1杂质扩散层，通过第1栅电极绝缘膜流入栅电极的漏泄电流，所以效果不错。

在所述多个存储单元所含的MISFET中，沿所述位线延伸方向配置成1列的MISFET的栅电极，是共同的栅极线的一部分，所述栅极线，朝着所述多个存储单元内的MISFET中，被沿所述位线延伸方向邻接的2个MISFET的第1杂质扩散层夹持着的区域分岔，从而可以扩大第1杂质扩散层的断面积，使电位稳定。

所述半导体基板，是具有埋入式绝缘膜和设置在所述埋入式绝缘膜上、而且包含第1杂质扩散层及第2杂质扩散层的半导体层的部分耗尽型SOI基板，给所述半导体层外加负电压，从而能进一步减少存储单元之间的漏泄电流，所以能进一步提高其动作速度。

还包括具有分别与所述多个位线连接的N沟道型的第1驱动用MISFET及P沟道型的第2驱动用MISFET、旨在设定所述多个位线的电位的位线驱动器，在与所述多个位线中互相邻接的位线连接的第1驱动用MISFET之间，还设置着具有第2虚设栅电极、在动作期间保持截止状态的第2虚设MISFET，从而在位线驱动器内的MISFET中也能减少来自STI的应力的影响。因此，在位线驱动器的动作速度制约半导体存储装置的动作速度时特别有效。

沿所述位线延伸方向配置成I列的所述第1虚设MISFET及所述第2虚设MISFET所包含的所述第1虚设栅电极及所述第2虚设栅电极，是共同的虚设栅电极的一部分，从而与将第2虚设栅电极和虚设栅电极分别设置时相比，能够抑制电路面积的增加。

所述多个存储单元所含的MISFET及所述第1虚设MISFET，都是N沟道型，所述多个存储单元所含的MISFET的第2杂质扩散层，及所述第1驱动用MISFET的第2杂质扩散层，与所述第1电源连接，所述第1电源是供给负电压的电源，从而能够使位线的低电平电压成为负电压，减少来自存储单元的漏泄电流。

本发明的半导体集成电路，是包括：具有多个字线，与所述多个字线交叉的多个位线，和设置在第1半导体基板上、分别包含拥有第1杂质扩散层、第2杂质扩散层及栅电极的MOSFET的多个第1存储单元的半导体存储装置；包含设置在半导体基板上的MOSFET，具有逻辑电路的电路块；至少给所述第1半导体基板的一部分供给固定电位的电源电路的半导体集成电。在所述多个第1存储单元中，将沿所述位线的延伸方向互相邻接的第1存储单元，作为第3存储单元及第4存储单元时，在被所述第3存储单元包含的第1MOSFET的第1杂质扩散层与被所述第4存储单元包含的第2MOSFET的第1杂质扩散层之间，设置具有与第1电源连接的虚设栅电极、第3杂质扩散层、第4杂质扩散层，在动作期间保持截止状态的虚设MISFET。

这样，就能使半导体存储装置的动作速度比现有技术的产品大大提高，所以效果不错。

所述电路块，还可以具有至少从DRAM、SRAM及非易失存储器中选择的一个电路。

所述多个存储单元所含的MISFET及所述虚设MISFET，都是N沟道型，所述第1电源如果是供给负电压的电源时，可以减少流过虚设MISFET的漏泄电流，所以效果不错。

所述电源电路，给所述第1半导体基板的一部分和所述电路块的半导体基板的一部分供给负电压，从而与给每个电路个别设置电源电路的情况相比，可以缩小电路面积。

在所述电源电路和所述逻辑电路之间，再设置旨在选择向所述逻辑电路供给所述电源电路的输出电压，还是接地电压的开关，从而可以在逻辑电路动作时，向基板供给接地电压，使逻辑电路内的NchMISFET的临界值电压相对下降后，高速动作；在逻辑电路待机时，向半导体基板供给负电位，使NchMISFET的临界值电压相对上升后，减少漏泄电流，降低耗电量。

附图说明

图1(a)是表示本发明的第1实施方式涉及的半导体记录装置——掩模ROM的存储单元区域的平面图，(b)是(a)所示的掩模ROM的Ib-Ib线的剖面图。

图2是表示第1实施方式的掩模ROM的存储单元区域和读出放大器的结构的等效电路图。

图3(a)是表示本发明的第2实施方式涉及的掩模ROM的存储单元区域的平面图，(b)是(a)所示的掩模ROM的IIIb-IIIb线的剖面图。

图4(a)是表示本发明的第3实施方式涉及的掩模ROM的存储单元区域的平面图，(b)是(a)所示的掩模ROM的IVb-IVb线的剖面图。

图5(a)是表示本发明的第4实施方式涉及的掩模ROM的存储单元区域的平面图，(b)是(a)所示的掩模ROM的Vb-Vb线的剖面图，(c)是(a)所示的掩模ROM的Vc-Vc线的剖面图。

图6是表示本发明第5实施方式涉及的半导体集成电路(LSI电路)的一部分平面图。

图7(a)是表示本发明第6实施方式涉及的掩模ROM中字线驱动器及存储单元区域的平面图，(b)是表示(a)所示的字线驱动器及存储单元区域的结构的平面图。

图8(a)是表示本发明第7实施方式涉及的掩模ROM中字线驱动器及存储单元区域的平面图，(b)是表示(a)所示的字线驱动器及存储单元区域的结构的平面图，(c)是表示本实施方式的掩模ROM中的字线的电压变化的图形。

图9是表示来自元件分离用绝缘膜的应力，给NchMOSFET的驱动电流造成的影响的曲线图。

图10(a)是从上面看元件被STI分离的MOSFET的平面图，(b)是表示(a)所示的MOSFET中的Xb-Xb线的剖面的图形。

图11(a)是表示现有技术的具有掩模ROM的半导体存储装置的存储单元区域的平面图，(b)是表示现有技术的掩模ROM的存储单元区域的XIb-XIb线的剖面图。

图12(a)是表示现有技术的掩模ROM的存储单元区域和读出放大器的结构的等效电路图，(b)是表示表示现有技术的掩模ROM中各种信号的动作波形的时序图。

图中：101-位线；102-字线；103-接地线；104-栅极线；104a-栅电极；105-虚设栅极线；105a、703-虚设栅电极；106a、106b-栅极绝缘膜；107-半导体绝缘膜；108、108a、108b-漏极区；109-源极区；110-元件分离用绝缘膜；111-栅极触点；112-通路孔；114-虚设栅极触点；115-漏极触点；116-半导体区域；201a、201b-虚设MOSFET；202a、202b、202c、202d-MOSFET；203-读出放大器；205-第2开关；206-第1开关；207-输出电路；211-列选择开关；213-NAND电路；501-埋入式绝缘膜；503-基板；601-掩模ROM；602-DRAM；603-电源电路；604-逻辑电路块；605-开关；606-存取晶体管；701-存储单元区域；702-字线驱动器；703、704-虚设栅电极；705-第1驱动器内虚设MOSFET；706-第2驱动器内虚设MOSFET；710、701n₀～701；n₂-NchMOSFET；712、712p；₀～712p₂-PchMOSFET；810-布线；WL0、WL1、WL2、WL3-字线；WL-字线；BL-位线；PC-预充电信号；SA-读出放大器选择信号；CA-列选择信号；Sout-读出放大器输出信号。

具体实施方式

为了解决现有技术存在的问题，首先试着采用现有技术以外的方法，改善制造工艺，以便减少由STI带来的应力的影响。可是，尽管将应力对MOSFET的影响降低到某种程度，但却难以使之完全消失。因此，本专利发明人转换思路，对不使用元件分离用绝缘膜的半导体记录装置的结构进行了研究。结果想到了将在动作中始终保持截止(OFF)状态的MOSFET，作为“虚设MOSFET”，取代元件分离用绝缘膜的方式。在这里，之所以称作“虚设MOSFET”，是为了与保持信息的MOSFET相区别。下面，讲述采用该方法的本发明的实施方式。

(第1实施方式)

图1(a)是表示本发明的第1实施方式涉及的半导体记录装置——掩模ROM的存储单元区域，(b)是(a)所示的掩模ROM的Ib-Ib线的剖面图。另外，图2是表示第1实施方式的掩模ROM的存储单元区域和读出放大器的结构的等效电路图。本实施方式的掩模ROM，虽然也有时以单件形式设置在半导体芯片上，但大多是与逻辑电路等一起集成化，形成系统LSI的存储块。

如图1(a)、(b)所示，本实施方式的掩模ROM，是具有：多个字线101，与字线101交叉的多个位线102，栅电极104a与字线101连接、配置成行列状的多个N沟道型的MOSFET，在沿位线102的延伸方向邻接的2个MOSFET之间设置的、具有动作期间保持截止状态的N沟道型的虚设MOSFET的存储单元区域。在本实施方式的掩模ROM中，多个MOSFET的每一个都是存储单元。

存储单元中的各MOSFET，具有：隔着栅极绝缘膜106a，设置在硅基板等的半导体基板上的栅电极104a；在半导体基板中位于栅电极104a一侧的区域形成的漏极区及源极区(第1杂质扩散层及第2杂质扩散层)。多个MOSFET中，排列在同一行的MOSFET的栅电极104a，成为共同的栅极线104的一部分，栅极线104，通过栅极触点111，与字线101连接。另外，在同一行配置的多个MOSFET的源极区彼此互为一体化，MOSFET是NchMOSFET时，通过源极触点，与接地线103连接。而且，在同一行配置的多个NchMOSFET的漏极区，彼此被元件分离绝缘膜110分离。

另一方面，虚设MOSFET具有：隔着栅极绝缘膜106b，设置在半导体基板上的虚设栅电极105a；在半导体基板中位于虚设栅电极105a一侧的区域形成的第1杂质扩散层及第2杂质扩散层。多个虚设MOSFET中，排列在同一行的MOSFET的虚设栅电极105a，成为共同的虚设栅极线105的一部分。虚设栅极线105，通过虚设栅极触点114，与接地线103连接。在本实施方式的掩模ROM中，虚设栅极线105与字线101向同方向延伸，形成被2根栅极线104夹持的形状。另外，虚设MOSFET的第1杂质扩散层及第2杂质扩散层，都用和沿位线102的延伸方向邻接的MOSFET的第1杂质扩散层共同的n型杂质扩散层构成。

在成为存储单元的各MOSFET中，根据漏极区108是否通过漏极触点115及通路孔112与位线102连接，存储“1”或“0”的数据。

用图1(b)所示的剖面，分析本实施方式的掩模ROM时，可以看到：将存储单元(MOSFET)一虚设MOSFET-存储单元作为一个单位的结构，周而复始。就是说，在本实施方式的掩模ROM中，取代在沿位线的延伸方向邻接的存储单元之间设置的元件分离用绝缘膜，使用保持截止状态的MOSFET。因此，在本实施方式的掩模ROM中，来自元件分离用绝缘膜的应力的影响得到减少，读出速度下降的现象受到抑制。

下面，讲述本实施方式的掩模ROM的周边电路的结构和电路动作。

正如图2所示，本实施方式的掩模ROM中，在具有多个存储单元的存储单元区域的周边，设置着：旨在激活根据地址数据选择的字线101(参阅图1)的地址译码器(图中未示出)；与位线102连接，旨在将位线102上流过的读取信号放大到逻辑电平，输出读出放大器输出信号Sout的读出放大器203；旨在将来自读出放大器203的输出向外部电路输出的输出电路207。此外，在图2中，I leak表示流过各存储单元的漏泄电流，I leak_all表示流入位线102的漏泄电流的总和。

在图2的示例中，字线101中，字线WL0、WL1、WL2、WL3……，分别与具有源极和接地线连接的MOSFET202中的MOSFET202a、202b、202c、202d……的栅电极连接。而且，MOSFET202a、202c都通过通路孔112，与位线102(参阅图1)连接，NchMOSFET202b、202d则都不与位线102连接。在MOSFET202a的漏极区和MOSFET202c的漏极区之间、MOSFET202c的漏极区和MOSFET202d的漏极区之间，分别设置与存储动作无关的虚设MOSFET201a、201b。

位线102，通过导通或截止被列选择信号CA控制的N沟道型MOSFET的列选择开关211，与读取放大器连接203。

该读出放大器203的电路结构，与现有技术的掩模ROM相同。

就是说：读出放大器203具有：第1输入部通过列选择开关211，与位线102连接，列选择信号SA被输入第2输入部的NAND电路213；给源极外加电源电压，漏极与列选择开关211和NAND电路213的第1输入部连接的P沟道型MOSFET的第1开关206；给源极外加电源电压，漏极与列选择开关211和NAND电路213的第1输入部连接的P沟道型MOSFET的第2开关205。第1开关206的动作，受到被输入栅电极的预充电信号PC控制。另外，第2开关205的栅电极，与NAND电路213的输出部连接。

具有上述结构的本实施方式的掩模ROM，除了将虚设MOSFET保持截止状态之外，其它动作都与现有技术的掩模ROM相同。

就是说，在预充电期间，第1开关206成为截止状态，位线102，被电源电压预充电。接着，在评价期间，被地址选择的MMOSFET(存储单元)的栅电极，被外加高电平的电压。

这时，被选择的存储单元和位线102通过通路孔112连接时，位线102被放电，读出放大器输出信号Sout变成高电平。而且，来自输出电路207的输出out变成低电平。

另一方面，存储单元和位线102不通过通路孔112连接时，位线102的电位不变，输出out和预充电期间一样，保持高电平。

采用上述结构的本实施方式的掩模ROM后，如上所述，在沿位线102延伸的方向邻接的存储单元间不需要形成STI，所以可以抑制受到来自位线方向的STI的应力作用而使MOSFET的驱动电流减少的不良现象，从而提高ROM的动作速度。

一点点漏泄电流流入截止状态的虚设MOSFET，该漏泄电流十分小(例如每个在1pA以下)时，对ROM的动作没有影响。

可是在设计上，虚设MOSFET的漏泄电流大得不容忽视时，由于电流由虚设MOSFET，经过邻接的MOSFET，流入接地线，所以使电力消耗增加。这时，将外加给虚设栅电极的电压改为负电压，就可以抑制漏泄电流。

此外，从动作速度的观点看，构成存储单元的MOSFET，最好是N沟道型MOSFET。但也可以是P沟道型MOSFET。P沟道型MOSFET时，在来自STI的应力的作用下，有可能使驱动电流增加。

可是，因为来自STI的应力的影响有离差，所以取代STI，设计虚设MOSFET，可以抑制各存储单元的性能的离差。这时的虚设MOSFET，最好是保持截止状态的P沟道型。

此外，在流过虚设MOSFET的漏泄电流被抑制得十分小时，即使给虚设栅电极外加0V以上、虚设MOSFET的临界值电压以下的电压，也能使其动作。但由于这样会使漏泄电流增加，所以通常最好外加0V以下的电压。

另外，本实施方式的掩模ROM，可以用和现有技术相同的工序数制造。例如：在形成构成存储单元的MOSFET时，可以在往半导体基板上堆积硅氧化膜、聚脂硅膜后，通过布图，同时形成栅极绝缘膜106a、106b及栅电极104a、虚设栅电极105a。

另外，以上讲述了半导体存储装置是掩模ROM时的情况，但本发明的思想，也能应用于存储单元包含MOSFET的DRAM之类的半导体存储装置。就是说，在DRAM中，在沿位线延伸的方向互相邻接的存储单元内的MOSFET之间，配置在动作期间为截止状态的虚设MOSFET，也能获得上述效果。

此外，在本实施的掩模ROM中，在沿位线延伸的方向互相邻接的MOSFET之间，设置了STI。但也可以取代该STI的一部分，设置虚设MOSFET。这样一来，还能消去来自朝位线的延伸方向设置的STI的应力，所以能进一步提高掩模ROM的动作速度。但为了避免虚设栅电极与字线的栅电极交叉，不能完全不用STI。

另外，在本实施方式中，讲述了存储单元区域及读出放大器中包含MOSFET的示例。但也可以取代MOSFET，使用具有硅氧化膜以外的栅极绝缘膜的MISFET。这一点，在以下讲述的实施方式中也一样。

(第2实施方式)

图3(a)是表示本发明的第2实施方式涉及的掩模ROM的存储单元区域的平面图，(b)是(a)所示的掩模ROM的IIIb-IIIb线的剖面图。

本实施方式的掩模ROM，在下述几点与第1实施方式的掩模ROM不同。

首先，第1，在本实施方式的掩模ROM中，虚设栅电极105a及虚设栅极线105的宽度(栅极长)，比构成存储单元的MOSFET的栅电极104a及栅极线105的宽度增大。在本实施方式示例中，栅电极104a的栅极长为100nm左右，而虚设栅电极105a的栅极长却为150nm左右。

采用这种结构后，可以加大虚设MOSFET的第1杂质扩散层和第2杂质扩散层的间隔，所以可以进一步减少漏泄电流。这样，本实施方式的掩模ROM，就能比第1实施方式的掩模ROM更省电。

第2，在本实施方式的掩模ROM中，虚设栅电极105a与半导体基板107之间的栅极绝缘膜106b的膜厚，设定得比存储单元的栅极绝缘膜106a的膜厚厚。例如，1个布线层的高度为100nm左右时，栅极绝缘膜106a的膜厚是2.6nm，与此不同，栅极绝缘膜106b的膜厚是3.5nm以上、10nm以下。但各栅极绝缘膜的膜厚还因布线层的高度设计尺寸而异。这样，在同一个半导体基板上形成膜厚不同的栅极绝缘膜，可以采用2次或3次氧化等众所周知的方法，轻而易举地进行。

采用这种结构后，在虚设MOSFET中，可以减少栅-源间的漏泄电流。另外，还能减少由半导体基板、栅极绝缘膜及栅电极构成的电容器产生的寄生电容。所以能进一步提高掩模ROM的动作速度。另外，增加栅极绝缘膜106b的膜厚后，还可以提高虚设MOSFET的临界值电压(增大绝对值)，所以还能减少源-漏间的漏泄电流。

第3，在本实施方式的掩模ROM中，调整了虚设栅电极105a正下方的半导体区域(沟道区域)的杂质浓度，使虚设MOSFET的临界值电压，高于构成存储单元的MOSFET的临界值电压。在这里，可以将虚设MOSFET的临界值电压提高到加大沟道区域的P型杂质的浓度的程度。

采用这种结构后，虚设MOSFET是N沟道型时，能够抑制漏泄电流，所以能降低ROM的耗电量。

此外，在本实施方式的讲述中归纳了以上3个特点进行了讲述。但是将扩大虚设栅电极105a的宽度、增加栅极绝缘膜106b的膜厚、调整虚设栅电极105a正下方的沟道区域的杂质浓度的这些手段，单独实施时，也能上述获得效果。

此外，在本实施方式的掩模ROM中，除了上述3点以外的结构，都与第1实施方式的掩模ROM相同，故不再赘述。

(第3实施方式)

图4(a)是表示本发明的第3实施方式涉及的掩模ROM的存储单元区域的平面图，(b)是(a)所示的掩模ROM的IVb-IVb线的剖面图。

正如该图(a)所示，本实施方式的掩模ROM，将第2实施方式的掩模ROM中的栅极线104，朝着构成存储单元的MOSFET的漏极区域间的STI分岔。在图4的示例中，被沿字线延伸方向邻接的MOSFET夹持的STI，每个都形成栅极线104的分岔。此外，栅极线104以外的部件的形状，都和第2实施方式的掩模ROM相同。

采用以上的结构后，可以通过扩大源极区109的断面积，稳定接地固定电位。

进而，采用本实施方式的掩模ROM后，由于能增加构成存储单元的MOSFET的栅极的有效厚度，所以能增加流入存储单元的电流，提高ROM的动作速度。

此外，在第1实施的掩模ROM的栅极线上，设置上述分岔时，也能提高ROM的动作速度。

(第4实施方式)

图5(a)是表示本发明的第4实施方式涉及的掩模ROM的存储单元区域的平面图，(b)是(a)所示的掩模ROM的Vb-Vb线的剖面图，(c)是(a)所示的掩模ROM的Vc-Vc线的剖面图。

本实施方式的掩模ROM，是在部分耗尽型的SOI基板上形成图3(a)、(b)所示的第2实施方式的掩模ROM，给虚设栅电极105a的下方的半导体区域外加负电位。

正如图5(b)所示，本实施方式的掩模ROM，包括：例如由硅构成的基板503和设置在基板503上、由SiO₂构成的埋入式绝缘膜501，设置在埋入式绝缘膜501上、例如由硅构成的半导体区域116。而且，半导体区域116中，在位于栅电极104a及虚设栅电极105a一侧的下方区域，形成源极区109及漏极区108a、108b等。此外，将埋入式绝缘膜501基板503合在一起的基板，是SOI基板。

另外，如图5(c)所示，半导体区域116，通过含有P型杂质的触点区域及插头，与负电源连接。

这样，通过使用SOI基板，使半导体区域116中，位于本实施方式的掩模ROM的栅电极104a的下方或虚设栅电极105a的下方的区域，被埋入式绝缘膜501彼此绝缘。因此，可以不影响其它MOSFET或其它虚设MOSFET的半导体区域116，将所需的电位给予位于栅电极104a的下方或虚设栅电极105a的下方的半导体区域116的每一个。

在本实施方式的掩模ROM中，通过将负电位给予半导体区域116，提高N沟道型的虚设MOSFET的临界值电压，从而能抑制虚设MOSFET的漏泄电流，也降低电力消耗。

(第5实施方式)

图6是表示本发明第5实施方式涉及的半导体集成电路(LSI电路)的一部分平面图。

在本发明第5实施方式中，对包含例如第4实施方式涉及的掩模ROM的半导体集成电路的一个示例进行讲述。

正如图6所示，本实施方式的半导体集成电路具有：掩模ROM601，包括半导体存储器和逻辑电路块604的电路块，分别向掩模ROM601、半导体存储器及逻辑电路块604供给负电压的电源电路603，开关605。此外，电路块，有的只用逻辑电路块604构成，也有的用逻辑电路块604和非易失性存储器构成。

在图6所示的半导体集成电路中，作为半导体存储器的一个示例，使用各存储单元是由NchMOSFET的存取晶体管606和电容器构成的1T1C(1个晶体管1个电容器)型的DRAM602。但除此之外，也可以使用SRAM等其它半导体存储器。

另外，作为掩模ROM，可以使用第1～第4实施方式中的任何一个掩模ROM。

在通常的DRAM中，为了抑制存取晶体管的基板电位效应，大多给基板外加负电位。另外，在逻辑电路块604内的NchMOSFET中，为了抑制基板电位效应，也往往给基板外加负电位。因此，在本实施方式的半导体集成电路中，由共同的电源电路603，分别给掩模ROM601的虚设栅极线105、DRAM602内的存取晶体管606的基板区域、逻辑电路块604内的NchMOSFET的基板区域供给负电压。但在逻辑电路块604中，动作时，给NchMOSFET的基板外加接地电位，相对降低临界值电压，使其高速动作。而在待机时，外加负电位，相对提高其临界值电压，减少漏泄电流，进行节电。给逻辑电路块604外加的电位，通过开关605切换。

综上所述，在本实施方式的半导体集成电路中，由于一个电源电路被多个电路块共用，所以与给每个电路块设置电源电路的情况相比，可以削减电路数量，同时还能减少芯片面积。

此外，在上述示例中，DRAM602、逻辑电路块604及掩模ROM601，共用供给负电压的电源电路603。但采用和除此之外的电路共用电源电路603的结构时，也能减少电路数量。

另外，如图5(a)～(c)所示，也可以是将掩模ROM601设置在SOI基板上，在给半导体基板区域外加负电压时，由电源电路603供给的负电压，外加给半导体区域的结构。

此外，本实施方式的半导体集成电路，既可以是在同上个基板上形成掩模ROM601、DRAM602、逻辑电路块604等的半导体集成电路，也可以是将各个电路的半导体芯片组合起来后形成的半导体集成电路。

(第6实施方式)

图7(a)是表示本发明第6实施方式涉及的掩模ROM字线驱动器及存储单元区域平面图，(b)是表示(a)所示的字线驱动器及存储单元区域的结构的平面图。该字线驱动器702，是地址译码器的一部分。

在本发明的掩模ROM的特点是：在字线驱动器702内也取代STI，设置了虚设MOSFET。

字线驱动器702，根据地址数据，给被选择的字线外加高电平的电压，给未被选择的字线则外加低电平的电压。正如图7(b)所示，本实施方式的字线驱动器702，具有互相与同一个字线连接的NchMOSFET710和PchMOSFET712。例如，字线WL0₀与PchMOSFET712p₀和NchMOSFET710n₀连接，字线WL0₁与PchMOSFET712p₁和NchMOSFET710n₁连接。在这里，NchMOSFET710和PchMOSFET712，是对各NchMOSFET710及各PchMOSFET712不逐一区别时的称呼。另外，NchMOSFET710和PchMOSFET712的栅电极，相互连接。

在该字线驱动器702中，在沿位线的延伸方向(图7(b)中沿上下延伸的方向)邻接的NchMOSFET710之间，设置N沟道型的第1驱动器内虚设MOSFET705。另外，在沿位线的延伸方向邻接的PchMOSFET712之间，设置P沟道型的第2驱动器内虚设MOSFET706。

而且，第1驱动器内虚设MOSFET705的虚设栅电极703，是延伸的虚设栅极线105的一部分，与接地线连接。这样，第1驱动器内虚设MOSFET705，在动作期间保持截止状态。从而使沿位线的延伸方向邻接的NchMOSFET710的漏极区彼此分离。

另外，第2驱动器内虚设MOSFET706的虚设栅电极704，被外加电源电压。这样，第2驱动器内虚设MOSFET706，在动作期间保持常开状态，从而使沿位线的延伸方向邻接的PchMOSFET712的漏极区彼此分离。

采用上述结构后，字线驱动器702中的MOSFET，也能和存储单元内的MOSFET一样，缓和来自STI的应力，所以与现有技术的掩模ROM相比，能够增加驱动电流，还能提高动作速度。另外，由于提高了MOSFET的电流驱动能力，所以还能进一步缩小电路的面积。

特别是通过将设定在存储单元区域701中的虚设栅极线加以延伸，可以使字线驱动器702的NchMOSFET710彼此分离，与分别设置字线驱动器702的虚设栅电极703和存储单元区域701的虚设栅电极105a时相比，可以减少固定虚设栅电极105a、703的电位的布线的合计根数，还能减小芯片面积。

此外，在以上讲述的示例中，PchMOSFET712也和NchMOSFET710一样，用虚设MOSFET分离。但即使按照现有技术，采用STI分离，也能获得本发明的效果。

另外，即使只在字线驱动器702内设置虚设MOSFET，与现有技术的掩模ROM相比，也能提高动作速度。不过，由于能够用同一工序制作存储单元区域701内的虚设MOSFET和第1驱动器内虚设MOSFET705，所以从性能的角度考虑，最好在字线驱动器702和存储单元区域701的两方设置虚设MOSFET。

(第7实施方式)

图8(a)是表示本发明第7实施方式涉及的掩模ROM中字线驱动器及存储单元区域的平面图，(b)是表示(a)所示的字线驱动器及存储单元区域的结构的平面图。另外，图8(c)是表示本实施方式的掩模ROM中的字线的电压变化的图形。

正如图8(a)、(b)所示，本实施方式的掩模ROM，与第6实施方式的掩模ROM的结构基本相同。但存储单元区域701内的虚设栅电极105a的电位和形成字线驱动器702的NchMOSFET的源极区的电位，都固定为比接地电位低的Vbias电位。

这样，能进一步减少流过存储单元区域701内的虚设MOSFET的漏泄电流，即流过构成存储单元的MOSFET的漏极之间的漏泄电流。

另外，在本实施方式的掩模ROM中，字线的电位在从比接地电位低的Vbias到电源电位VDD之间变化。这样，在存储单元区域701内，在栅电极与非选择的字线连接时的MOSFET中，由于栅电极被外加比接地电位低的Vbias的电位，所以能减小流过MOSFET的漏泄电流。

综上所述，采用本实施方式的掩模ROM后，通过将字线的电位从比接地电位低的Vbias到电源电位的变化，从而能够减少构成存储单元的MOSFET在截止时的漏泄电流，降低电力消耗。

另外，给构成字线驱动器702的NchMOSFET710的源极区外加Vbias的电位之际，由于能够共用固定虚设栅电极的电位的布线810，所以不需要设置新布线，可以抑制芯片面积的增加。

此外，在图8的示例中，将虚设栅极线105延伸到字线驱动器区域。但字线驱动器区域的NchMOSFET710，即使按照现有技术采用STI分离，也能获得本发明的效果。

此外，从第1实施方式到第7实施方式的掩模ROM或半导体集成电路，不仅各自独立地实施，而且复合组合后，也能减少漏泄电流提高动作速度。

本发明的掩模ROM，沿位线的延伸方向邻接的存储单元内的MOSFET的漏极，被保持截止状态的虚设MOSFET分离，所以与采用STI分离时相比，可以缓和STI施加的应力。因此，采用本发明的掩模ROM后，与现有技术的掩模ROM相比，可以提高动作速度。

Claims (17)

1、一种半导体存储装置，其特征在于，具有：多个字线，

与所述多个字线交叉的多个位线，

设置在半导体基板上、分别包含拥有第1杂质扩散层、第2杂质扩散层及栅电极的MOSFET的多个存储单元；

在所述多个存储单元中，当将沿所述位线的延伸方向互相邻接的存储单元，作为第1存储单元及第2存储单元时，

在被所述第1存储单元包含的第1MOSFET的第1杂质扩散层与被所述第2存储单元包含的第2MOSFET的第1杂质扩散层之间，设置与第1电源连接的第1虚设栅电极；

所述第1MOSFET的第1杂质扩散层、所述第2MOSFET的第1杂质扩散层和所述第1虚设栅电极，构成在动作期间保持截止状态的第1虚设MISFET。

2、如权利要求1所述的半导体存储装置，其特征在于：所述多个存储单元，用1个MISFET构成；

根据构成所述多个存储单元的MISFET的第1杂质扩散层是否与所述位线连接来记录数据。

3、如权利要求1或2所述的半导体存储装置，其特征在于：所述多个存储单元所含的MISFET及所述第1虚设MISFET，都是N沟道型；

所述第1电源是接地线。

4、如权利要求1所述的半导体存储装置，其特征在于：在所述多个存储单元所含的MISFET及所述第1虚设MISFET，都是N沟道型；

所述第1电源是供给负电压的电源。

5、如权利要求1所述的半导体存储装置，其特征在于：所述第1虚设MISFET的临界值的绝对值，比所述多个存储单元所含的MISFET的临界值的绝对值大。

6、如权利要求1所述的半导体存储装置，其特征在于：所述第1虚设栅电极的栅极长度，比所述多个存储单元所含的MISFET的栅电极的栅极长度长。

7、如权利要求1所述的半导体存储装置，其特征在于：在所述多个存储单元所含的MISFET的栅电极和所述半导体基板之间，以及在所述第1虚设栅电极和所述半导体基板之间，分别设置着第1栅电极绝缘膜、第2栅电极绝缘膜；

所述第2栅电极绝缘膜的膜厚比所述第1栅电极绝缘膜的膜厚厚。

8、如权利要求1所述的半导体存储装置，其特征在于：在所述多个存储单元所含的MISFET中，沿所述位线延伸方向配置成1列的MISFET的栅电极，是共同的栅极线的一部分；

所述栅极线，朝着所述多个存储单元内的MISFET中，被沿所述位线延伸方向邻接的2个MISFET的第1杂质扩散层夹持着的区域分岔。

9、如权利要求1所述的半导体存储装置，其特征在于：所述半导体基板，是具有埋入式绝缘膜和设置在所述埋入式绝缘膜上、而且包含第1杂质扩散层及第2杂质扩散层的半导体层的部分耗尽型SOI基板；

给所述半导体层外加负电压。

10、如权利要求1所述的半导体存储装置，其特征在于：还包括具有分别与所述多个位线连接的N沟道型的第1驱动用MISFET及P沟道型的第2驱动用MISFET、旨在设定所述多个位线的电位的位线驱动器；

在与所述多个位线中互相邻接的位线连接的第1驱动用MISFET之间，还设置着具有第2虚设栅电极、在动作期间保持截止状态的第2虚设MISFET。

11、如权利要求10所述的半导体存储装置，其特征在于：沿所述位线延伸方向配置成1列的所述第1虚设MISFET及所述第2虚设MISFET所包含的所述第1虚设栅电极及所述第2虚设栅电极，是共同的虚设栅电极的一部分。

12、如权利要求10所述的半导体存储装置，其特征在于：所述多个存储单元所含的MISFET及所述第1虚设MISFET，都是N沟道型；

所述多个存储单元所含的MISFET的第2杂质扩散层，及所述第1驱动用MISFET的第2杂质扩散层，与所述第1电源连接；

所述第1电源是供给负电压的电源。

13、一种半导体集成电路，其特征在于，包括：具有多个字线，与所述多个字线交叉的多个位线，和设置在第1半导体基板上、分别包含拥有第1杂质扩散层、第2杂质扩散层及栅电极的MOSFET的多个第1存储单元的半导体存储装置；

包含设置在半导体基板上的MOSFET，具有逻辑电路的电路块；

至少给所述第1半导体基板的一部分供给固定电位的电源电路，

在所述多个第1存储单元中，将沿所述位线的延伸方向互相邻接的第1存储单元，作为第3存储单元及第4存储单元时，

在被所述第3存储单元包含的第1MOSFET的第1杂质扩散层与被所述第4存储单元包含的第2MOSFET的第1杂质扩散层之间，

设置具有与第1电源连接的虚设栅电极、第3杂质扩散层、第4杂质扩散层，在动作期间保持截止状态的虚设MISFET。

14、如权利要求13所述的半导体集成电路，其特征在于：所述电路块，还具有至少从DRAM、SRAM及非易失存储器中选择的一个电路。

15、如权利要求13或14所述的半导体集成电路，其特征在于：所述多个存储单元所含的MISFET及所述虚设MISFET，都是N沟道型；

所述第1电源是供给负电压的电源。

16、如权利要求15所述的半导体集成电路，其特征在于：所述电源电路，给所述第1半导体基板的一部分和所述电路块的半导体基板的一部分供给负电压。

17、如权利要求16所述的半导体集成电路，其特征在于：在所述电源电路和所述逻辑电路之间，还设置旨在选择向所述逻辑电路供给所述电源电路的输出电压、还是接地电压的开关。

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