KR20120029886A - 반도체 장치의 제조 방법 - Google Patents

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KR20120029886A
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Abstract

본 발명은 반도체 장치의 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 메모리 영역과 로직 영역이 정의된 기판을 제공하고, 상기 메모리 영역에 더미(dummy) 게이트 패턴을 형성하고, 상기 더미 게이트 패턴의 일측 영역에 제1 도전형을 갖는 제1 영역을 형성하고, 상기 더미 게이트 패턴의 타측 영역에 제2 도전형을 갖는 제2 영역을 형성하고, 상기 제1 영역과 전기적으로 연결되는 불휘발성 메모리 장치를 형성하는 것을 포함한다.

Description

반도체 장치의 제조 방법{Fabricating method of semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 전원의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 장치(volatile memory device)와 전원의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다. 비휘발성 메모리 장치로 적층 게이트 구조(stacked gate structure)를 갖는 플래쉬 메모리 장치가 주로 채택되고 있다. 그러나 최근에 플래쉬 메모리 장치를 대신하여 새로운 비휘발성 메모리 장치로 상변화 메모리 장치가 제안되고 있다.
한편, 상변화 메모리 장치를 포함하는 반도체 장치의 제조시 기판에 불순물을 도핑하는 공정시 미스 얼라(miss align)인 문제가 발생하였다.
본 발명이 해결하려는 과제는, 상변화 메모리 장치를 포함하는 반도체 장치의 제조시 미스 얼라인이 발생되지 않는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 해결하려는 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하려는 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 메모리 영역과 로직 영역이 정의된 기판을 제공하고, 상기 메모리 영역에 더미(dummy) 게이트 패턴을 형성하고, 상기 더미 게이트 패턴의 일측 영역에 제1 도전형을 갖는 제1 영역을 형성하고, 상기 더미 게이트 패턴의 타측 영역에 제2 도전형을 갖는 제2 영역을 형성하고, 상기 제1 영역과 전기적으로 연결되는 불휘발성 메모리 장치를 형성하는 것을 포함한다.
상기 해결하려는 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 메모리 영역과 로직 영역이 정의된 기판을 제공하고, 상기 메모리 영역에 더미(dummy) 게이트 패턴을 형성하고, 상기 더미 게이트 패턴의 일측 영역에 제1 도전형을 갖는 제1 영역을 형성하고, 상기 더미 게이트 패턴의 타측 영역에 제2 도전형을 갖는 제2 영역을 형성하고, 상기 더미 게이트 패턴, 상기 제1 영역 및 상기 제2 영역을 덮는 제1 층간 절연층을 형성하고 상기 제1 영역과 연결되도록 상기 제1 층간 절연층 내에 제1 전극을 형성하고, 상기 제1 층간 절연층 상에 상기 제1 전극과 접하는 상변화 물질 패턴을 형성하고, 상기 상변화 물질 패턴 상에 제2 전극을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 실시예에 따라 제조된 반도체 장치의 개략도이다.
도 2는 본 발명의 일 실시예에 따라 제조된 반도체 장치에 포함된 메모리 영역의 평면도이다.
도 3은 도 2의 I-I’선을 따라 절단한 단면도이다.도 4는 본 발명의 일 실시예에 따른 반도체 장치의 제조 단계를 나타낸 순서도이다.
도 5a, 6a, 11a는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 평면도이다.
도 5b는 도 5a의 II-II’ 선을 따라 절단한 단면도이다.
도 6b 내지 도 6h는 도 6a의 III-III’ 선을 따라 절단한 공정 단계별 단면도이다.
도 7 내지 도 10 및 도 12는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도이다.
도 11b는 도 11a의 IV-IV’ 선을 따라 절단한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 12를 참조하여, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명한다.
먼저, 도 1을 참조하여, 본 발명의 실시예에 따라 제조된 반도체 장치를 설명한다. 도 1은 본 발명의 실시예에 따라 제조된 반도체 장치의 개략도이다.
도 1을 참조하면, 본 발명의 실시예에 따라 제조된 반도체 장치(1)는 메모리 영역(10), RAM 영역(20), ROM 영역(30), 중앙 처리 장치(40), 로직 영역(50)을 포함할 수 있다. 여기서, 메모리 영역(10), RAM 영역(20), ROM 영역(30), 중앙 처리 장치 영역(40), 로직 영역(50)은 각각 소정 간격 이격되어 기판(100)에 정의될 수 있다.
메모리 영역(10)은 프로그램이 임베디드(embedded)된 영역이다. 반도체 장치의 전원이 커진 상태에서도 저장된 프로그램이 지워지지 않도록, 메모리 영역(10)은 불휘발성 메모리 장치를 포함할 수 있다. 이에 대한 자세한 사항은 후술한다.
RAM 영역(20), ROM 영역(30), 중앙 처리 장치 영역(40) 및 로직 영역(50)은 임베디드된 프로그램을 로직에 따라 처리하는 것으로, 로직을 수행하기 위한 반도체 소자(미도시)를 포함할 수 있다.
다음으로, 도 2 및 도 3을 참조하여 본 발명의 일 실시예에 따라 제조된 반도체 장치(1)에 포함된 메모리 영역(10)을 설명한다. 도 2는 본 발명의 일 실시예에 따라 제조된 반도체 장치에 포함된 메모리 영역의 평면도이고, 도 3은 도 2의 I-I’선을 따라 절단한 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따라 제조된 메모리 영역(10)은 기판(100) 상에 불휘발성 메모리 장치(Cp) 및 불휘발성 메모리 장치(Cp)를 구동시키는 바이폴라 정션 트랜지스터(Bipolar Junction Transistor; BJT, 103, 105, 107)을 포함할 수 있다. 여기서, 본 발명의 일 실시예에 따른 불휘발성 메모리 장치(Cp)는 제1 전극(311), 상변화 물질 패턴(411) 및 제2 전극(421)을 포함할 수 있다. 즉, 본 발명의 일 실시예에 따른 불휘발성 메모리 장치(Cp)는 상변화 메모리 장치일 수 있다.
기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판 등이 사용될 수 있다. 여기서, 기판(100)은 제1 도전형 또는 제2 도전형일 수 있다, 즉, 기판(100)은 p-형 또는 n-형의 도전형을 가질 수 있다. 이하에서는 설명의 편의상 기판(100)이 p-형의 도전형인 것으로 설명한다.
기판(100)에는 기판(100)과 다른 도전형을 갖는 웰영역(103)이 형성되어 있다. 웰영역(103)은 제1 또는 제2 도전형을 가질 수 있다. 여기서, 기판(100)이 p-형의 도전형을 가지므로, 웰영역(103)은 n-형의 도전형을 가질 수 있고, 이와 반대의 경우도 가능하다. 웰영역(103)이 n-형이라면, 웰영역(103)은 주기율표 상 5족 원소의 불순물을 기판(100)의 소정 영역에 도핑하여 형성할 수 있다. 이때, 웰영역(103)에 도핑되는 불순물의 농도는 후술할 제1 영역(105) 및 제2 영역(107)에 도핑된 불순물의 농도보다 작을 수 있다.
웰영역(103) 상에는 제1 방향으로 연장되어 형성된 더미(dummy) 게이트 패턴(110)이 형성되어 있다.
더미 게이트 패턴(110)은 게이트 절연막 패턴(111), 게이트 패턴(113), 실라사이드 패턴(115) 및 스페이서(117)을 포함할 수 있다. 여기서, 스페이서(117)는 게이트 절연막 패턴(111), 게이트 패턴(113) 및 실리사이드 패턴(115)의 양 측면에 위치할 수 있다.
한편, 메모리 영역(110)에 형성된 더미 게이트 패턴(110)은 외부로부터 전기 신호를 받지 않을 수 있다. 즉, 더미 게이트 패턴(110)은 다른 소자와 전기적으로 절연된 것이다.
게이트 절연막 패턴(111)은 열산화막 또는 실리콘 산화막(SiOx), 예를 들어, FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG (Undoped Silicate Glass), BSG (Boro Silicate Glass), PSG (Phospho Silicate Glass), BPSG (BoroPhospho Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(high density plasma)일 수 있다. 게이트 패턴(113)은 poly-Si, poly-SiGe 또는 Ta, TaN, TaSiN, TiN, Mo, Ru, Ni, NiSi 같은 금속 또는 이들의 조합을 포함할 수 있다. 실리사이드 패턴(115)은 금속 실리사이드일 수 있는데, 예를 들어, CoSi, TiSi, NiSi, TaN, TaSiN 또는 TiN일 수 있으나, 이에 한정되는 것은 아니다. 스페이서(117)는 예를 들어, 질화막 또는 산화막을 포함할 수 있다.
더미 게이트 패턴(110)의 일측에는 제1 도전형을 갖는 제1 영역(105)이, 타측에는 제2 도전형을 갖는 제2 영역(107)이 형성되어 있다. 제1 영역(105)은 예를 들어, p-형의 도전형을 가질 수 있고, 제2 영역(107)은 예를 들어, n-형의 도전형을 가질 수 있다. 이에 따라, 제1 영역(105)은 주기율표 상 3족의 불순물이 도핑될 수 있고, 제2 영역(107)은 주기율표 상 5족의 불순물이 도핑될 수 있다. 이때, 제1 영역(105)에 도핑된 불순물의 농도는 기판(100)에 도핑된 불순물의 농도보다 높을 수 있다. 또한, 제2 영역(107)에 도핑된 불순물의 농도는 웰영역(103)에 도핑된 불순물의 농도보다 높을 수 있다.
웰 영역(103), 제1 영역(105) 및 제2 영역(107)은 바이폴라 정션 트랜지스터(Bipolar Junction Transistor; BJT)를 이룬다. 상기 바이폴라 정션 트랜지스터(BJT)는 후술할 불휘발성 메모리 장치(Cp)의 동작을 제어한다. 한편, 본 발명의 실시에에 따른 반도체 장치(1)는 불휘발성 메모리 장치(Cp)의 동작을 제어하는 억세스 디바이스(access device)로 바이폴라 정션 트랜지스터(BJT)를 사용함으로써, 불휘발성 메모리 장치(Cp)의 동작을 제어하기 위한 별도의 다이오드를 형성할 필요가 없다.
한편, 본 발명의 일 실시예에 따른 반도체 장치(1)는 메모리 영역(10) 이외의 영역(20, 30, 40, 50)에서도 반도체 소자를 포함하므로, 상기 반도체 소자를 제조하는 공정이 필요하다. 이때, 일부 반도체 소자는 고온에 취약한 특성을 갖고 있으므로, 반도체 장치(1)의 제조시 가급적 고온 공정을 사용하지 않는 것이 바람직하다. 본 발명의 일 실시예에 의하면, 불휘발성 메모리 장치(Cp)의 동작을 제어하기 위한 별도의 다이오드를 형성할 필요가 없으므로, 상기 다이오드 형성시 수반되던, 상대적으로 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정이 필요없다. 여기서, 선택적 에피택시얼 성장(SEG)은 일반적으로 고온에서 수행된다. 따라서, 본 발명의 일 실시예에 의할 경우, 반도체 장치(1)를 형성하기 위한 고온 공정이 필요없으므로, 반도체 장치(1)에 포함된 반도체 소자의 특성 저하 없이, 반도체 장치(1)를 제조할 수 있다.
기판(100) 상에는 제1 영역(105), 제2 영역(107) 및 더미 게이트 패턴(110)을 덮는 제1 층간 절연층(210)이 형성되어 있다. 제1 층간 절연층(210)은 실리콘 산화막(SiOx), 예를 들어, FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG (Undoped Silicate Glass), BSG (Boro Silicate Glass), PSG (Phospho Silicate Glass), BPSG (BoroPhospho Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(high density plasma)일 수 있다.
제1 층간 절연층(210)에는 제1 영역(105)과 전기적으로 연결된 콘택 패턴(211)이 형성되어 있다. 콘택 패턴(211)은 제1 층간 절연층(210)에 형성된 제1 콘택홀(도 7의 ‘212’참조)을 통해 제1 영역(105)과 전기적으로 접촉한다. 콘택 패턴(211)은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 몰리브데늄 질화막(MoN), 니오비윰 질화막(NbN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 붕소 질화막(TiBN), 지르코늄 실리콘 질화막(ZrSiN), 텅스텐 실리콘 질화막(WSiN), 텅스텐 붕소 질화막(WBN), 지르코늄 알루미늄 질화막(ZrAlN), 몰리브데늄 알루미늄 질화막(MoAlN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN), 타이타늄 텅스텐막(TiW), 타이타늄 알루미늄막(TiAl), 타이타늄 산질화막(TiON), 타이타늄 알루미늄 산질화막(TiAlON), 텅스텐 산질화막(WON) 또는 타탄륨 산질화막(TaON)과 같은 물질로 이루어질 수 있다.
콘택 패턴(211) 상에는 도전 패턴(221)이 형성되어 있다. 콘택 패턴(211)과 도전 패턴(221)은 제1 층간 절연층(201)에 형성되어 있다. 도전 패턴(221)은 콘택 패턴(211)을 통해 제1 영역(105)와 전기적으로 연결된다. 도전 패턴(221)의 폭은 콘택 패턴(211)의 폭보다 넓게 형성될 수 있다. 도전 패턴(221)은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 몰리브데늄 질화막(MoN), 니오비윰 질화막(NbN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 붕소 질화막(TiBN), 지르코늄 실리콘 질화막(ZrSiN), 텅스텐 실리콘 질화막(WSiN), 텅스텐 붕소 질화막(WBN), 지르코늄 알루미늄 질화막(ZrAlN), 몰리브데늄 알루미늄 질화막(MoAlN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN), 타이타늄 텅스텐막(TiW), 타이타늄 알루미늄막(TiAl), 타이타늄 산질화막(TiON), 타이타늄 알루미늄 산질화막(TiAlON), 텅스텐 산질화막(WON) 또는 타탄륨 산질화막(TaON)과 같은 물질로 이루어질 수 있다.
제1 층간 절연층(201) 상에는 제2 층간 절연층(301)이 위치한다. 제2 층간 절연층(301)은 실리콘 산화막(SiOx), 예를 들어, FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG (Undoped Silicate Glass), BSG (Boro Silicate Glass), PSG (Phospho Silicate Glass), BPSG (BoroPhospho Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(high density plasma)일 수 있다.
제2 층간 절연층(301)에는 불휘발성 메모리 장치(Cp)를 이루는 제1 전극(311)이 형성되어 있다. 제1 전극(311)은 도전 패턴(221)과 전기적으로 잡촉한다. 이에 의해, 제1 전극(311)은 제1 영역(105)과 전기적으로 연결될 수 있다. 제1 전극(311)의 폭은 도전 패턴(221)의 폭보다 좁게 형성될 수 있다. 제1 전극(311)은 불휘발성 메모리 장치(Cp)에 포함된 상변화 물질 패턴(411)의 상변화를 유도하는 히터(heater)로 기능할 수 있다. 이에 따라, 제1 전극(311)과 연결된 도전 패턴(221)의 폭이 제1 전극(311)의 폭보다 넓을 경우, 제1 전극(311)의 저항이 커질 수 있어, 보다 빠르게 상변화 물질 패턴(411)의 상변화를 유도할 수 있다. 제1 전극(311)은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 몰리브데늄 질화막(MoN), 니오비윰 질화막(NbN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 붕소 질화막(TiBN), 지르코늄 실리콘 질화막(ZrSiN), 텅스텐 실리콘 질화막(WSiN), 텅스텐 붕소 질화막(WBN), 지르코늄 알루미늄 질화막(ZrAlN), 몰리브데늄 알루미늄 질화막(MoAlN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN), 타이타늄 텅스텐막(TiW), 타이타늄 알루미늄막(TiAl), 타이타늄 산질화막(TiON), 타이타늄 알루미늄 산질화막(TiAlON), 텅스텐 산질화막(WON) 또는 타탄륨 산질화막(TaON)과 같은 물질로 이루어질 수 있다.
제2 층간 절연층(301) 상에는 제3 층간 절연층(401)이 형성되어 있다. 제3 층간 절연층(401)은 상변화 물질 패턴(411)과 제2 전극(421)을 형성하는 몰드로 사용될 수 있다. 제 3 층간 절연층(401)은 실리콘 산화막(SiOx), 예를 들어, FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG (Undoped Silicate Glass), BSG (Boro Silicate Glass), PSG (Phospho Silicate Glass), BPSG (BoroPhospho Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(high density plasma)일 수 있다.
제3 층간 절연층(401)에는 불휘발성 메모리 장치(Cp)를 이루는 상변화 물질 패턴(411)이 형성되어 있다. 상변화 물질 패턴(411)은 제1 전극(311)과 접촉된다. 상변화 물질 패턴(411)은 2개의 원소를 화합한 GaSb, InSb, InSe. SbTe, GeTe, 3개의 원소를 화합한 GeSbTe, GeBiTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질로 이루어 질 수 있다. 이러한 물질 중에서, 비정질 상태의 저항 값이 예를 들어, 대략 1㏁이상인 물질이 상변화 물질막(152)을 이루는 물질로 선택될 수 있다. 대표적으로, GeSbTe, GeBiTe, 탄소(C)나 질소(N)가 도핑된 GeSbTe 등이 선택될 수 있다.
상변화 물질 패턴(411) 상에는 제2 전극(421)이 위치할 수 있다. 제2 전극(421)은 상술한 제1 전극(311)을 이루는 물질과 동일한 물질로 이루어질 수 있으나 이에 한정되는 것은 아니다. 즉, 제2 전극(421)은 예를들어, 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 몰리브데늄 질화막(MoN), 니오비윰 질화막(NbN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 붕소 질화막(TiBN), 지르코늄 실리콘 질화막(ZrSiN), 텅스텐 실리콘 질화막(WSiN), 텅스텐 붕소 질화막(WBN), 지르코늄 알루미늄 질화막(ZrAlN), 몰리브데늄 알루미늄 질화막(MoAlN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN), 타이타늄 텅스텐막(TiW), 타이타늄 알루미늄막(TiAl), 타이타늄 산질화막(TiON), 타이타늄 알루미늄 산질화막(TiAlON), 텅스텐 산질화막(WON) 또는 타탄륨 산질화막(TaON)과 같은 물질로 이루어질 수 있다.
제2 전극(421) 상에는 더미 게이트 패턴(110)과 나란히 제1 방향으로 연장된 비트 라인(BL1, BL2)이 형성되어 있다. 비트 라인(BL1, BL2)은 제2 전극(421)과 전기적으로 연결된다. 이러한 비트 라인(BL1, BL2)은 예를 들어, 알루미늄(Al) 또는 텅스텐(W)을 포함할 수 있다. 한편, 비트 라인(BL1, BL2)은 후술할 워드 라인(WL1, WL2)과 교차할 수 있다.
비트 라인(BL1, BL2) 및 제3 층간 절연층(501) 상에는 제4 층간 절연층(501)이 형성되어 있다. 제 4 층간 절연층(401)은 실리콘 산화막(SiOx), 예를 들어, FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG (Undoped Silicate Glass), BSG (Boro Silicate Glass), PSG (Phospho Silicate Glass), BPSG (BoroPhospho Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(high density plasma)일 수 있다.
제1 내지 제4 층간 절연층(201, 301, 401, 501)을 관통하고 제2 영역(107)과 전기적으로 연결되는 콘택 플러그(331)이 형성되어 있다. 콘택 플러그(331)는 제1 내지 제4 층간 절연층(201, 301, 401, 501)을 관통하여 형성된 제2 콘택홀(도 12의 ‘332’참조)을 통해 제2 영역(107)과 전기적으로 접촉한다. 콘택 플러그(331)는 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 몰리브데늄 질화막(MoN), 니오비윰 질화막(NbN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 붕소 질화막(TiBN), 지르코늄 실리콘 질화막(ZrSiN), 텅스텐 실리콘 질화막(WSiN), 텅스텐 붕소 질화막(WBN), 지르코늄 알루미늄 질화막(ZrAlN), 몰리브데늄 알루미늄 질화막(MoAlN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN), 타이타늄 텅스텐막(TiW), 타이타늄 알루미늄막(TiAl), 타이타늄 산질화막(TiON), 타이타늄 알루미늄 산질화막(TiAlON), 텅스텐 산질화막(WON) 또는 타탄륨 산질화막(TaON)과 같은 물질로 이루어질 수 있다.
제4 층간 절연층(501) 상에는 비트 라인(BL1, BL2)과 교차하는 제2 방향으로 연장된 워드 라인(WL1, WL2)이 형성되어 있다. 워드 라인(WL1, WL2)은 콘택 플러그(331)와 전기적으로 연결된다. 이에 의해, 워드 라인(WL1, WL2)은 제2 영역(107)과 전기적으로 연결될 수 있다. 이러한 워드 라인(WL1, WL2)은 예를 들어, 알루미늄(Al) 또는 텅스텐(W)을 포함할 수 있다.
다음으로, 도 2 내지 도 12를 참조하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 제조 단계를 나타낸 순서도이고, 도 5a, 6a, 6b, 11a는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 평면도이고, 도 5b, 도 6c, 도 7 내지 도 10, 도 11b 및 도 12는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도이다. 여기서, 도 5b는 도 5a의 II-II’ 선을 따라 절단한 단면도이고, 도 6c는 도 6a의 III-III’ 선을 따라 절단한 단면도이고, 도 11b는 도 11a의 IV-IV’ 선을 따라 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 3에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
먼저, 도 4 및 도 5a를 참조하면, 메모리 영역(10), RAM 영역(20), ROM 영역(30), 중앙 처리 장치 영역(40), 로직 영역(50)이 정의된 p-형의 도전형을 갖는 기판(100)을 제공한다(S1010). 계속해서, 기판(100)의 메모리 영역(10)에 예를 들어, 질소(N)와 같은 5족 불순물을 도핑하여 웰영역(103)을 형성한다.
계속해서, 웰영역(103)이 형성된 기판(100) 상에 더미 게이트 패턴(110)을 형성한다(S1020). 더미 게이트 패턴(110)은 제1 방향으로 연장되도록 형성될 수 있다. 더미 게이트 패턴(110)을 형성하기 위하여, 예를 들어, 실리콘 산화막(SiOx)을 이용하여 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정으로 웰영역(103) 상에 게이트 절연막 패턴 형성용막(미도시)을 형성한다. 계속해서, 게이트 절연막 패턴 형성용막 상에 예를 들어, 폴리 실리콘(p-Si)을 이용하여 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정으로 게이트 패턴 형성용막(미도시)을 형성한다. 이후, 게이트 패턴 형성용막 상에 예를 들어, TiN을 이용하여 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정으로 실리사이드 패턴 형성용막(미도시)을 형성한다. 이후, 게이트 절연막 패턴 형성용막, 게이트 패턴 형성용막 및 실리사이드 패턴 형성용막을 식각하여 각각 게이트 절연막 패턴(111), 게이트 패턴(113) 및 실리사이드 패턴(115)를 형성한다.
계속해서, 게이트 절연막 패턴(111), 게이트 패턴(113) 및 실리사이드 패턴(115)을 덮도록 스페이서 형성용막(미도시)을 형성한다. 스페이서 형성용막(미도시)은 예를 들어, 실리콘 산화물 등을 이용하여 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정에 의해 형성될 수 있다. 이후, 스페이서 형성용 물질막(230)을 에치백(etchback)하여 게이트 절연막 패턴(111), 게이트 패턴(113) 및 실리사이드 패턴(115)의 양 측면에 스페이서(117)를 형성한다.
한편, 메모리 영역(10)에 포함된 더미 게이트 패턴(110)과 RAM 영역(20), ROM 영역(30), 중앙 처리 장치 영역(40) 및 로직 영역(50)에 포함된 반도체 소자(미도시)는 동시에 형성될 수 있다. 여기서, 반도체 소자는 게이트 전극을 포함하는 트랜지스터일 수 있다. 보다 구체적으로, 상기 반도체 소자의 게이트 전극을 형성할 때, 더미 게이트 패턴(110)이 동시에 형성될 수 있다. 이에 의해, 더미 게이트 패턴(110)을 형성하기 위한 별도의 마스크가 필요없다.
계속해서, 도 4 및 도 6a 내지 도 6h를 참조하면, 도 5a 및 도 5b의 결과물에 제1 영역(105) 및 제2 영역(107)을 형성한다(S1030). 보다 구체적으로, 더미 게이트 패턴(110)의 일측 영역에 제1 영역(105)을 형성하고, 타측 영역에 제2 영역(107)을 형성한다.
먼저, 제1 영역(105)을 형성하기 위해, 기판(100)상에 타측 영역을 덮는 제1 블로킹부(815)와 일측 영역과 더미 게이트 패턴(110)의 일부를 노출시키는 제1 개방부(813)를 포함하는 제1 포토레지스트 패턴(811)을 형성한다. 이러한 제1 포토레지스트 패턴(811)은 다음과 같이 형성된다.
도 6b를 참조하면, 기판(100) 상에 포토레지스트막(810)을 형성하고, 포토레지스트(810)막 상에 개구부(902)와 차단부(901)를 포함하는 마스크(900)를 중첩시킨다. 여기서, 상기 포토레지스트막(810)은 포지티브형이라고 가정한다. 이때, 개구부(902)는 상기 일측 영역과 상기 더미 게이트 패턴(110)의 일부에 대응하는 포토레지스트막(810)의 제1 영역과 중첩될 수 있고, 차단부(901)는 상기 타측 영역과 상기 더미 게이트 패턴(110)의 일부에 대응하는 포토레지스트막(810)의 제2 영역과 중첩될 수 있다.
계속해서, 도 6c를 참조하면, 포토레지스트막(810)을 노광하고 현상하여, 마스크(900)의 개구부(902)와 중첩되는 포토레지스트막(810)의 제1 영역을 제1 개방부(813)로 형성하고, 마스크의 차단부와 중첩되는 포토레지스트막(810)의 제2 영역을 제1 불로킹부(815)로 형성한다.
한편, 포토레지스트막이 네가티브형이라면, 상술한 바와 반대로, 개구부가 상기 타측 영역과 상기 더미 게이트 패턴의 일부에 대응하는 포토레지스트막의 제2 영역과 중첩될 것이고, 차단부가 상기 일측 영역과 상기 더미 게이트 패턴의 일부에 대응하는 포토레지스트막의 제1 영역과 중첩될 것이다.
계속해서, 도 6d를 참조하면, 포토레지스트 패턴의 제1 개방부(813)에 의해 노출된 일측 영역에 제1 도전형을 나타낼 수 있는 불순물을 도핑(701)하여 제1 도전형을 갖는 제1 영역(105)을 형성한다. 예를 들어, 제1 영역(105)이 p-형의 도전형을 갖는다고 하면, 주기율표상 3족 원소인 붕소(B)를 일측 영역에 임플란트하여 제1 영역(105)을 형성한다.
계속해서, 도 6e 및 도 6f를 참조하면, 제2 영역(107)을 형성하기 위해, 제1 포토레지스트 패턴(811)을 제거하고, 기판(100)상에 일측 영역을 덮는 제2 블로킹부(825)와 타측 영역과 더미 게이트 패턴(110)의 일부를 노출시키는 제2 개방부(823)를 포함하는 제2 포토레지스트 패턴(821)을 형성한다. 이러한 제2 포토레지스트 패턴은 다음과 같이 형성된다.
즉, 기판(100) 상에 포토레지스트막(820)을 형성하고, 포토레지스트막(820) 상에 개구부(902)와 차단부(901)를 포함하는 마스크(900)를 중첩시킨다. 여기서, 상기 포토레지스트막(820)은 포지티브형이라고 가정한다. 이때, 개구부(902)는 상기 타측 영역과 상기 더미 게이트 패턴의 일부에 대응하는 포토레지스트막(820)의 제3 영역과 중첩될 수 있고, 차단부(901)는 상기 일측 영역과 상기 더미 게이트 패턴(110)의 일부에 대응하는 포토레지스트막(820)의 제4 영역과 중첩될 수 있다.
계속해서, 포토레지스트막(820)을 노광하고 현상하여, 마스크(900)의 개구부(902)와 중첩되는 포토레지스트막(820)의 제3 영역을 개방부(823)로 형성하고, 마스크(900)의 차단부(901)와 중첩되는 포토레지스트막(820)의 제4 영역을 불로킹부(825)로 형성한다.
한편, 포토레지스트막이 네가티브형이라면, 상술한 바와 반대로, 개구부가 상기 일측 영역과 상기 더미 게이트 패턴의 일부에 대응하는 포토레지스트막의 제4 영역과 중첩될 것이고, 차단부가 상기 타측 영역과 상기 더미 게이트 패턴의 일부에 대응하는 포토레지스트막의 제3 영역과 중첩될 것이다.
계속해서, 도 6g를 참조하면, 제2 포토레지스트 패턴(821)의 제2 개방부(823)에 의해 노출된 타측 영역에 제2 도전형을 나타낼 수 있는 불순물을 도핑(702)하여 제2 도전형을 갖는 제2 영역(107)을 형성한다. 예를 들어, 제2 영역(107)이 n-형의 도전형을 갖는다고 하면, 주기율표상 5족 원소인 질소(N)를 타측 영역에 임플란트하여 제2 영역(107)을 형성한다.
계속해서, 도 6h를 참조하면, 제2 포토레지스트 패턴(821)을 제거한다. 이에 의해, 기판(100) 상의 더미 게이트 패턴(110)의 일측과 타측에 제1 영역(105) 및 제2 영역(107)이 형성된다.
한편, 본 발명은 제1 영역(105)과 제2 영역(107)의 형성전에 더미 게이트 패턴(110)을 형성함으로써, 제1 영역(105)과 제2 영역(107)을 형성하기 위한 마스크에 포함된 개구부의 마진(margin)을 상대적으로 넓게 확보할 수 있어, 마스크와 도핑될 영역간의 미스 얼라인(miss align) 문제를 방지할 수 있다.
계속해서, 도 7을 참조하면, 기판(100) 상에 제1 영역(105), 제2 영역(107) 및 더미 게이트 패턴(110)을 덮는 제1 층간 절연층(201)을 형성한다. 제1 층간 절연층(201)은 예를 들어, 실리콘 산화물(SiOx)을 이용하여 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정에 의해 형성될 수 있다. 이후, 제1 영역(105)을 노출시키는 제1 콘택홀(212)를 형성한다.
게속해서, 도 8을 참조하면, 제1 콘택홀(212)내에 제1 영역(105)과 전기적으로 연결되는 콘택 패턴(211)을 형성한다. 콘택 패턴(211)은 예를 들어, 타이타늄 질화막(TiN)으로 형성될 수 있다. 이후, 콘택 패턴(211)의 일부를 리세스하고, 리세스된 부분의 제1 층간 절연층(201)의 일부를 식각하여 제1 콘택홀(212)의 폭보다 넓은 폭을 갖는 도전 패턴 형성부(222)를 형성한다.
계속해서, 도 9를 참조하면, 도전 패턴 형성부(222) 내에 예를 들어 다마신(damascene) 공정을 이용하여 도전 패턴(221)을 형성한다. 이후, 제1 층간 절연층(201) 상에 제2 층간 절연층(301)을 형성하고, 도전 패턴(221)의 일부를 노출시키는 제1 전극 형성용 비아홀(312)을 형성한다.
계속해서, 도 10을 참조하면, 제1 전극 형성용 비아홀(312)을 타이타늄 질화막(TiN) 같은 도전 물질로 채워 제1 전극(311)을 형성한다. 이때, 제1 전극(311)은 상술한 바와 같이, 도전 패턴(221)보다 작은 폭을 갖도록 형성될 수 있다.
제2 층간 절연층(301) 상에 제3 층간 절연층(401)을 형성한다. 이후, 제1 전극(311)을 노출시키는 셀 형성용 홀(미도시)를 형성한다. 계속해서, 셀 형성용 셀내에 상변화 물질 패턴(411)을 형성한다. 상변화 물질 패턴은 예를 들어, GeSbTe를 이용하여, 화학기상증착 공정, 원자층증착 공정 또는 물리기상증착 공정 등에 의해 형성될 수 있다. 계속해서, 상변화 물질 패턴(411) 상에 제2 전극(421)을 형성한다. 이에 의해, 메모리 영역(10)에 불휘발성 메모리 장치(Cp)가 형성된다(S1040).
계속해서, 도 11a 및 도 11b를 참조하면, 제3 층간 절연층(401) 상에 제2 전극(421)과 전기적으로 연결되고, 더미 게이트 패턴(110)과 나란히 제1 방향으로 연장되는 비트 라인(BL1, BL2)을 형성한다. 한편, 비트 라인(BL1, BL2)은 제2 전극(421), 상변화 물질 패턴(411), 제1 전극(311), 도전 패턴(221), 콘택 패턴(211)에 의해 제1 영역(105)과 전기적으로 콘택(ct1)될 수 있다.
게속해서, 도 12를 참조하면, 비트 라인(BL1, BL2) 및 제3 층간 절연층(501) 상에 제4 층간 절연층(501)을 형성한다. 이후, 제1 내지 제4 층간 절연층(201, 301, 401, 501)을 관통하여 제2 콘택홀(332)을 형성하여, 제2 영역(107)을 노출시킨다. 이후, 도 2 및 도 3을 참조하면, 제2 콘택홀(332)에 예를 들어, 타이타늄 질화막(TiN)과 같은 도전 물질을 채워 콘택 플러그(331)를 형성한다.
계속해서, 제4 층간 절연층(501) 상에 비트 라인(BL1, BL2)과 교차하고 제2 방향으로 연장되는 워드 라인(WL1, WL2)을 형성한다. 이때, 워드 라인(WL1, WL2)은 콘택 플러그(331)와 전기적으로 연결되도록 형성한다. 이에 의해, 워드 라인(WL1, WL2)은 제2 영역(107)과 전기적으로 연결될 수 있다(ct2). 이러한 워드 라인(WL1, WL2)은 예를 들어, 알루미늄(Al) 또는 텅스텐(W)으로 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 103: 웰영역
105: 제1 영역 107: 제2 영역
110: 더미 게이트 패턴 201: 제1 층간 절연층
211: 콘택 패턴 311: 제1 전극
411: 상변화 물질 패턴 421: 제2 전극

Claims (10)

  1. 메모리 영역과 로직 영역이 정의된 기판을 제공하고,
    상기 메모리 영역에 더미(dummy) 게이트 패턴을 형성하고,
    상기 더미 게이트 패턴의 일측 영역에 제1 도전형을 갖는 제1 영역을 형성하고, 상기 더미 게이트 패턴의 타측 영역에 제2 도전형을 갖는 제2 영역을 형성하고,
    상기 제1 영역과 전기적으로 연결되는 불휘발성 메모리 장치를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 영역을 형성하는 것은,
    상기 기판상에 상기 타측 영역을 덮는 블로킹부와 상기 일측 영역과 상기 더미 게이트 패턴의 일부를 노출시키는 개방부를 포함하는 포토레지스트 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  3. 제2 항에 있어서,
    상기 포토레지스트 패턴을 형성하는 것은,
    상기 기판 상에 포토레지스트막을 형성하고, 상기 포토레지스트막 상에 개구부를 포함하는 마스크를 중첩시키는 것을 포함하되,
    상기 개구부는 상기 일측 영역과 상기 더미 게이트 패턴의 일부에 대응하는 상기 포토레지스트막의 일부 영역과 중첩되는 반도체 장치의 제조 방법.
  4. 제2 항에 있어서,
    상기 포토레지스트 패턴을 형성하는 것은,
    상기 기판 상에 포토레지스트막을 형성하고, 상기 포토레지스트막 상에 개구부를 포함하는 마스크를 중첩시키는 것을 포함하되,
    상기 개구부는 상기 타측 영역과 상기 더미 게이트 패턴의 일부에 대응하는 상기 포토레지스트막의 일부 영역과 중첩되는 반도체 장치의 제조 방법.
  5. 제1 항에 있어서,
    상기 불휘발성 메모리 장치를 형성하는 것은,
    제1 전극을 형성하고, 상기 제1 전극 상에 상변화 물질 패턴을 형성하고, 상기 상변화 물질 패턴 상에 제2 전극을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  6. 메모리 영역과 로직 영역이 정의된 기판을 제공하고,
    상기 메모리 영역에 더미(dummy) 게이트 패턴을 형성하고,
    상기 더미 게이트 패턴의 일측 영역에 제1 도전형을 갖는 제1 영역을 형성하고, 상기 더미 게이트 패턴의 타측 영역에 제2 도전형을 갖는 제2 영역을 형성하고,
    상기 더미 게이트 패턴, 상기 제1 영역 및 상기 제2 영역을 덮는 제1 층간 절연층을 형성하고
    상기 제1 영역과 연결되도록 상기 제1 층간 절연층 내에 제1 전극을 형성하고,
    상기 제1 층간 절연층 상에 상기 제1 전극과 접하는 상변화 물질 패턴을 형성하고,
    상기 상변화 물질 패턴 상에 제2 전극을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  7. 제6 항에 있어서,
    상기 더미 게이트 패턴을 형성하는 것은,
    상기 기판 상에 게이트 절연막 패턴을 형성하고,
    상기 게이트 패턴 절연막 상에 게이트 패턴을 형성하고,
    상기 게이트 패턴 상에 실리사이드 패턴을 형성하고,
    상기 절연막 패턴, 상기 게이트 패턴 및 상기 실리사이드 패턴의 측면에 스페이서를 형성하는 것을 포함하는 반도체 패턴의 제조 방법.
  8. 제7 항에 있어서,
    상기 로직 영역은 임베디드된(embedded) 프로그램을 수행하기 위한 트랜지스터를 포함하되, 상기 트랜지스터 형성시 상기 더미 게이트 패턴이 형성되는 반도체 장치의 제조 방법.
  9. 제6 항에 있어서,
    상기 제1 영역을 형성하는 것은,
    상기 기판상에 상기 타측 영역을 덮는 제1 블로킹부와 상기 일측 영역과 상기 더미 게이트 패턴의 일부를 노출시키는 제1 개방부를 포함하는 제1 포토레지스트 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제9 항에 있어서,
    상기 제2 영역을 형성하는 것은,
    상기 기판상에 상기 일측 영역을 덮는 제2 블로킹부와 상기 타측 영역과 상기 더미 게이트 패턴의 일부를 노출시키는 제2 개방부를 포함하는 제2 포토레지스트 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
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