KR101766222B1 - 상변화 메모리 장치, 이를 포함하는 저장 시스템 및 이의 제조 방법 - Google Patents

상변화 메모리 장치, 이를 포함하는 저장 시스템 및 이의 제조 방법 Download PDF

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Abstract

본 발명은 상변화 메모리 장치, 이를 포함하는 저장 시스템 및 이의 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따른 상변화 메모리 장치는, 기판과, 상기 기판 상에 형성된 층간 절연막과, 상기 층간 절연막에 형성된 제1 및 제2 콘택홀과, 상기 제1 및 제2 콘택홀 내에 형성되고, 다이오드, 제1 전극, 상변화 물질막 및 제2 전극을 포함하는 메모리 셀을 포함하되, 상기 제1 콘택홀과 제2 콘택홀은 서로 분리되고 이격되어 위치한다.

Description

상변화 메모리 장치, 이를 포함하는 저장 시스템 및 이의 제조 방법{Phase change memory device, storage system having the same and fabricating method of the same}
본 발명은 메모리 셀을 구성하는 요소간에 미스 얼라인을 개선한 상변화 메모리 장치, 이를 포함하는 저장 시스템 및 이의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 전원의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 장치(volatile memory device)와 전원의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다. 비휘발성 메모리 장치로 적층 게이트 구조(stacked gate structure)를 갖는 플래쉬 메모리 장치가 주로 채택되고 있다. 그러나 최근에 플래쉬 메모리 장치를 대신하여 새로운 비휘발성 메모리 장치로 상변화 메모리 장치가 제안되고 있다.
한편, 상변화 메모리 장치의 경우, 메모리 셀을 이루는 다이오드, 제1 전극, 상변화 물질막 및 제2 전극은 서로 다른 층상에 형성되고, 개별적으로 형성됨으로써, 상기 구성 요소들간에 미스 얼라(miss align)인 문제가 발생하여, 상변화 메모리 장치의 동작 전류 특성이 저하되고, 상변화 물질막의 신뢰성이 열화되었다.
본 발명이 해결하려는 과제는, 상변화 메모리 장치를 이루는 각 요소간에 미스 얼라인이 해결된 상변화 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 상기 상변화 메모리 장치를 포함하는 저장 시스템을 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 상기 상변화 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 해결하려는 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하려는 과제를 달성하기 위한 본 발명의 일 실시예에 따른 상변화 메모리 장치는, 기판과, 상기 기판 상에 형성된 층간 절연막과, 상기 층간 절연막에 형성된 제1 및 제2 콘택홀과, 상기 제1 및 제2 콘택홀 내에 형성되고, 다이오드, 제1 전극, 상변화 물질막 및 제2 전극을 포함하는 메모리 셀을 포함하되, 상기 제1 콘택홀과 제2 콘택홀은 서로 분리되고 이격되어 위치한다.
상기 해결하려는 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 상변화 메모리 장치는, 기판과, 상기 기판 상에 형성된 층간 절연막과, 상기 층간 절연막에 형성된 제1 및 제2 콘택홀과, 상기 제1 및 제2 콘택홀 내에 형성되고, 다이오드, 제1 전극, 상변화 물질막, 상기 제1 전극과 상기 상변화 물질막 간의 저항을 조절하고, 경사면을 포함하는 저항 조절부 및 제2 전극을 포함하는 메모리 셀을 포함하되, 상기 제1 콘택홀과 제2 콘택홀은 서로 분리되고 이격되어 위치하고, 상기 상변화 물질막의 측면 프로파일과 상기 저항 조절부의 경사면의 프로파일이 실질적으로 동일하다.
본 발명이 해결하려는 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 저장 시스템은, 상변화 메모리 장치와, 상기 상변화 메모리 장치의 라이트 동작 및 리드 동작을 제어하기 위한 프로세서를 포함하되, 상기 상변화 메모리 장치는, 기판과, 상기 기판 상에 형성된 층간 절연막과, 상기 층간 절연막에 형성된 제1 및 제2 콘택홀과, 상기 제1 및 제2 콘택홀 내에 형성되고, 다이오드, 제1 전극, 상변화 물질막 및 제2 전극을 포함하는 메모리 셀을 포함하고, 상기 제1 콘택홀과 제2 콘택홀은 서로 분리되고 이격되어 위치하는 데이터 리드 회로를 포함한다.
본 발명이 해결하려는 또 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법은, 기판을 제공하는 단계와, 상기 기판 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막에 서로 분리되고 이격되어 위치하도록 제1 및 제2 콘택홀을 형성하는 단계와, 상기 제1 및 제2 콘택홀 내에 메모리 셀을 형성하는 단계를 포함하되, 상기 메모리 셀을 형성하는 단계는, 상기 기판 상에 다이오드를 형성하는 단계와, 상기 다이오드 상에 제1 전극을 형성하는 단계와, 상기 제1 전극 상에 상변화 물질막을 형성하는 단계와, 상기 상변화 물질막 상에 제2 전극을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 실시예들에 따라 제조된 상변화 메모리 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시예들에 따라 제조된 상변화 메모리 장치의 간략 회로도이다.
도 3은 본 발명의 실시예들에 따라 제조된 상변화 메모리 장치의 메모리 셀 어레이 영역의 일부를 나타낸 평면도이다.
도 4a는 제1 실시예의 도 3의 I-I’선을 따라 절단한 단면도이다.
도 4b는 제1 변형예의 도 3의 I-I’선을 따라 절단한 단면도이다.
도 4c는 제2 변형예의 도 3의 I-I’선을 따라 절단한 단면도이다.
도 5는 제1 실시예의 도 3의 II-II’선을 따라 절단한 단면도이다.
도 6a는 제2 실시예의 도 3의 I-I’선을 따라 절단한 단면도이다.
도 6b는 제3 변형예의 도 3의 I-I’선을 따라 절단한 단면도이다.
도 7은 제2 실시예의 도 3의 II-II’선을 따라 절단한 단면도이다.
도 8a는 제3 실시예의 도 3의 I-I’선을 따라 절단한 단면도이다.
도 8b는 제4 변형예의 도 3의 I-I’선을 따라 절단한 단면도이다.
도 8c는 제5 변형예의 도 3의 I-I’선을 따라 절단한 단면도이다.
도 9는 제3 실시예의 도 3의 II-II’선을 따라 절단한 단면도이다.
도 10은 본 발명의 실시예 들에 따른 상변화 메모리 장치의 제조 단계를 나타낸 순서도이다.
도 11 내지 도 22는 본 발명의 제4 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도이다.
도 23 내지 도 27은 본 발명의 제5 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도이다.
도 28 내지 도 31은 본 발명의 제6 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 31을 참조하여 본 발명의 실시예들에 따른 상변화 메모리 장치 및 이의 제조 방법을 설명한다.
먼저, 도 1 내지 도 2를 참조하여 본 발명의 실시예들에 따라 제조된 상변화 메모리 장치의 동작 특성을 설명한다. 도 1은 본 발명의 실시예들에 따라 제조된 상변화 메모리 장치를 설명하기 위한 블록도이고, 도 2는 본 발명의 실시예들에 따라 제조된 상변화 메모리 장치의 간략 회로도이다.
우선, 도 1을 참조하면, 본 발명의 실시예들에 실시예들에 따라 제조된 상변화 메모리 장치는 다수의 메모리 뱅크(10_1~10_16), 다수의 센스 앰프 및 라이트 드라이버(20_1~20_8), 주변 회로 영역(30)을 포함할 수 있다.
다수의 메모리 뱅크(10_1~10_16)는 각각 다수의 메모리 블록(BLK0~BLK7)으로 구성될 수 있고, 각 메모리 블록(10_1~10_16)은 매트릭스 형태로 배열된 다수의 비휘발성 메모리 셀을 포함할 수 있다. 본 발명의 실시예들에서는, 메모리 블록이 8개씩 배치된 경우를 예로 들었으나, 이에 한정되는 것은 아니다.
또한, 도면에는 자세히 도시하지 않았으나, 메모리 뱅크(10_1~10_16)에 대응하여 라이트/리드하려는 비휘발성 메모리 셀의 행 및 열을 각각 지정하는 행 디코더 및 열 디코더가 배치될 수 있다.
센스 앰프 및 라이트 드라이버(20_1~20_8)은 2개의 메모리 뱅크(10_1~10_16)에 대응하여 배치되어, 대응하는 메모리 뱅크에서의 리드 및 라이트 동작을 한다. 본 발명의 실시예들에서는, 센스 앰프 및 라이트 드라이버(20_1~20_8)가 2개의 메모리 뱅크(10_1~10_16)에 대응되는 경우를 예로 들었으나, 이에 한정되는 것은 아니다. 즉, 센스 앰프 및 라이트 드라이버(20_1~20_8)는 1개 또는 4개의 메모리 뱅크 등에 대응하여 배치되어도 무방하다.
주변 회로 영역(30)에는 상기 행 디코더, 열 디코더, 센스 앰프 및 라이트 드라이버 등을 동작시키기 위한 다수의 로직 회로 블록과 전압 생성부가 배치될 수 있다.
도 2를 참조하면, 본 발명의 실시예들에 따라 제조된 상변화 메모리 장치의 메모리 블록(BLK0) 내에는, 다수의 비휘발성 메모리 단위 셀(Cp), 다수의 비트 라인(BL0, BL1), 다수의 워드 라인(WL0∼WL3)이 배치된다.
다수의 비휘발성 메모리 단위 셀(Cp)은 워드 라인(WL0∼WL3)과 비트 라인(BL0, BL1)이 교차되는 영역에 위치한다. 비휘발성 메모리 단위 셀(Cp)은 관통 전류에 따라 결정 상태 또는 비정질 상태로 변화하고, 각 상태마다 서로 다른 저항을 갖는 상변화 소자(Rp)와, 상변화 소자(Rp)에 흐르는 관통 전류를 제어하는 수직 셀 다이오드(Dp)를 포함할 수 있다. 여기서, 상변화 소자(Rp)는 2개의 원소를 화합한 GaSb, InSb, InSe. SbTe, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질로 구성될 수 있다. 예를 들어, 상변화 소자(Rp)는 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 포함할 수 있다. 본 발명에 따른 비휘발성 메모리 셀(Cp)에 포함된 상변화 소자(Rp)에 대해서는 후술하도록 한다.
도면에는, 상변화 소자(Rp)가 비트 라인(BL0, BL1)과 커플링되어 있고 수직 셀 다이오드(Dp)가 워드 라인(WL0~ WL3)에 커플링되어 있는 것으로 도시되어 있으나, 반대로, 상변화 소자(Rp)가 워드 라인(WL0~WL3)과 커플링되어 있고 수직 셀 다이오드(Dp)가 비트 라인(BL0, BL1)에 커플링되어 있는 것으로 도시되어 있을 수 있다.
이하에서, 도 2를 참조하여 본 발명의 실시예들에 따라 제조된 상변화 메모리 장치의 동작을 설명한다.
우선, 본 발명의 실시예들에 따라 제조된 상변화 메모리 장치의 라이트 동작은, 상변화 소자(Rp)를 녹는점(melting temperature; Tm) 이상으로 가열한 후 빠르게 냉각시켜 논리 레벨 1의 비정질 상태로 되도록 하거나, 결정화 온도(crystallization; Tx) 이상 녹는점(Tm) 이하의 온도로 가열한 후 일정한 시간동안 그 온도를 유지한 후 냉각시켜 논리 레벨 0의 결정 상태가 되도록 한다. 여기서, 상변화 소자(Rp)을 상변화시키기 위해서는 상당히 높은 레벨의 라이트 전류가 가변 저항 물질(Rp)을 관통하게 되는데, 예를 들어 리셋을 시키기 위한 라이트 전류는 약 1mA 정도의 크기로 제공되고, 셋을 시키기 위한 라이트 전류의 0.6 내지 0.7mA 정도의 크기로 제공된다. 이러한 라이트 전류는 라이트 회로(미도시)로부터 제공되어 비트 라인(BL0, BL1), 수직 셀 다이오드(Dp), 상변화 물질(Rp)을 거쳐서 워드라인(WL0~ WL3)으로 빠져나가게 된다.
한편, 본 발명의 실시예들에 따라 제조된 상변화 메모리 장치의 리드 동작은, 상변화 소자(Rp)가 상변화되지 않는 레벨의 리드 전류를 상변화 소자(Rp)에 제공하여 저장된 데이터를 리드하게 된다. 이러한 리드 전류는 리드 회로(미도시)로부터 제공되어 비트 라인(BL0~BL3), 수직 셀 다이오드(Dp), 상변화 물질(Rp)을 거쳐서 워드 라인(WL0, WL1)으로 빠져나가게 된다.
다음으로, 도 3, 도 4a 및 도 5를 참조하여, 본 발명의 제1 실시예에 따른 상변화 메모리 장치를 설명한다. 도 3은 본 발명의 실시예들에 따라 제조된 상변화 메모리 장치의 메모리 셀 어레이 영역의 일부를 나타낸 평면도이고, 도 4a는 도 3의 I-I’선을 따라 절단한 단면도이고, 도 5는 도 3의 II-II’선을 따라 절단한 단면도이다. 도 4a 및 도 5는 제1 실시예에 따라 제조된 상변화 메모리 장치의 단면도이다.
도 3, 도 4a 및 도 5를 참조하면, 기판(100) 상에는 제1 방향(X)으로 연장된 워드 라인(WL1, WL2)과 제2 방향으로 연장된 비트 라인(BL1~BL3)이 형성되어 있다. 워드 라인(WL1, WL2)과 비트 라인(BL1~BL3)이 교차하는 부분에 메모리 셀(Cp)이 구비될 수 있다.
본 발명의 제1 실시예에서, 메모리 셀(Cp)은 예를 들어 상변화 메모리 물질을 포함할 수 있다. 이때, 메모리 셀(Cp)의 일단은 비트 라인(BL1~BL3)에 연결되고 타 단은 워드 라인(WL1, WL2)에 연결될 수 있다. 메모리 셀(Cp)의 상면화 물질과 워드 라인(WL1, WL2) 사이에는 상변화 물질을 선택하는 선택 소자가 위치할 수 있다.
워드 라인(WL1, WL2)은 예를 들어 반도체 기판(100)에 n형의 불순물이 도핑되어 형성될 수 있다. 또는 워드 라인(WL1, WL2)은 금속, 도전성 금속 질화물, 도전성 금속 산화물, 도전성 산화질화물, 실리사이드, 금속 합금 또는 이들의 조합막을 포함할 수 있다. 인접한 워드 라인(WL1, WL2)들은 예를 들어, 소자 분리(Shallow Trench Isolation; STI) 구조(110)와 같은 절연 구조에 의해 서로 전기적으로 절연될 수 있다.
도 3, 도 4a 및 도 5를 참조하면, 본 발명의 제1 실시예에 따른 상변화 메모리 장치(1)는 기판(100), 층간 절연막(210), 층간 절연막(210)에 형성된 제1 및 제2 콘택홀(222, 224)과 제1 및 제2 콘택홀(222, 224) 각각에 형성된 메모리 셀(Cp)을 포함할 수 있다.
기판(110)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판 등이 사용될 수 있다.
기판(100) 상에는 층간 절연막(210)이 형성되어 있다. 층간 절연막(210)은 실리콘 산화막(SiOx), 예를 들어, FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG (Undoped Silicate Glass), BSG (Boro Silicate Glass), PSG (Phospho Silicate Glass), BPSG (BoroPhospho Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(high density plasma)일 수 있다.
층간 절연막(210)에는 기판(100)의 일부를 노출시키는 제1 및 제2 콘택홀(222, 224)가 형성되어 있다. 제1 및 제2 콘택홀(222, 224)은 층간 절연막(210) 중에서 워드 라인(WL1, WL2)과 비트 라인(BL1~BL3)이 교차하는 부분과 중첩되는 영역에 형성될 수 있다. 한편, 제1 및 제2 콘택홀(222, 224)은 층간 절연막(210)에서 소정 간격 이격되고 분리되어 위치할 수 있다. 이에 의해 제1 및 제2 콘택홀(222, 224)내에 각각 형성되는 메모리 셀(Cp)이 서로 분리된다. 즉, 제1 및 제2 콘택홀(222, 224)이 분리되어 있으므로, 메모리 셀(Cp)을 이루는 요소들은 서로 분리된다.
제1 및 제2 콘택홀(222, 224)의 각각에는 수직 셀 다이오드(Dp), 제1 전극(132), 상변화 물질(Rp)을 포함하는 상변화 물질막(152) 및 제2 전극(162)을 포함하는 메모리 셀(Cp)이 형성되어 있다.
수직 셀 다이오드(Dp)는 제1 반도체 패턴(122)과 제2 반도체 패턴(124)을 포함할 수 있다. 메모리 셀(Cp)에 정보가 저장되는 경우, 수직 셀 다이오드(Dp)는 비트 라인(BL1~BL3)을 통해 인가되는 라이트 전류가 제1 전극(132)에서 제2 전극(162)방향으로 흐르도록 한다. 제1 반도체 패턴(122)과 제2 반도체 패턴(124)은 서로 다른 도전형을 가질 수 있다. 예를 들어, 제1 반도체 패턴(122)이 제1 도전형(예를 들어, N-형)인 경우, 제2 반도체 패턴(124)은 제2 도전형(예를 들어, P+형)일 수 있다.
수직 셀 다이오드(Dp) 상에는 제1 전극(132)이 위치한다. 제1 전극(132)은 예를들어, 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 몰리브데늄 질화막(MoN), 니오비윰 질화막(NbN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 붕소 질화막(TiBN), 지르코늄 실리콘 질화막(ZrSiN), 텅스텐 실리콘 질화막(WSiN), 텅스텐 붕소 질화막(WBN), 지르코늄 알루미늄 질화막(ZrAlN), 몰리브데늄 알루미늄 질화막(MoAlN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN), 타이타늄 텅스텐막(TiW), 타이타늄 알루미늄막(TiAl), 타이타늄 산질화막(TiON), 타이타늄 알루미늄 산질화막(TiAlON), 텅스텐 산질화막(WON) 또는 타탄륨 산질화막(TaON)과 같은 물질로 이루어질 수 있다.
한편, 도시되지는 않았지만, 제1 전극(132)과 수직셀 다이오드(Dp)의 제2 반도체 패턴(124) 사이에는 오믹(ohmic)층(미도시)이 위치할 수 있다. 오믹층에 의해 도전성 물질은 제1 전극(132)과 반도체성 물질인 제2 반도체 패턴(124)간의 전기적 접촉 특성이 향상될 수 있다. 이러한 오믹층은 예를 들어, 실리사이드로 형성될 수 있다.
제1 전극(132) 상에는 상변화 물질막(152)이 위치한다. 상변화 물질막(152)은 2개의 원소를 화합한 GaSb, InSb, InSe. SbTe, GeTe, 3개의 원소를 화합한 GeSbTe, GeBiTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질로 이루어 질 수 있다. 이러한 물질 중에서, 비정질 상태의 저항 값이 예를 들어, 대략 1㏁이상인 물질이 상변화 물질막(152)을 이루는 물질로 선택될 수 있다. 대표적으로, GeSbTe, GeBiTe, 탄소(C)나 질소(N)가 도핑된 GeSbTe 등이 선택될 수 있다.
상변화 물질막(152) 상에 제2 전극(162)이 위치한다. 제2 전극(162)은 상술한 제1 전극(142)을 이루는 물질과 동일한 물질로 이루어질 수 있으나 이에 한정되는 것은 아니다. 즉, 제2 전극(162)은 예를들어, 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 몰리브데늄 질화막(MoN), 니오비윰 질화막(NbN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 붕소 질화막(TiBN), 지르코늄 실리콘 질화막(ZrSiN), 텅스텐 실리콘 질화막(WSiN), 텅스텐 붕소 질화막(WBN), 지르코늄 알루미늄 질화막(ZrAlN), 몰리브데늄 알루미늄 질화막(MoAlN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN), 타이타늄 텅스텐막(TiW), 타이타늄 알루미늄막(TiAl), 타이타늄 산질화막(TiON), 타이타늄 알루미늄 산질화막(TiAlON), 텅스텐 산질화막(WON) 또는 타탄륨 산질화막(TaON)과 같은 물질로 이루어질 수 있다.
한편, 메모리 셀(Cp)은 콘택홀(222, 224)의 측벽과 상변화 물질막(152) 사이에 개재되는 스페이서(142)를 더 포함할 수 있다. 스페이서(142)는 예를 들어, 질화막 또는 산화막으로 형성될 수 있다.
한편, 스페이서(142)는 콘택홀(222, 224)의 양 측벽에서 콘택홀(222, 224)의 내측으로 돌출된 구조로 형성될 수 있다. 이때, 스페이서(142)가 돌출된 정도는 제1 전극(132)에서 제2 전극(162) 방향으로 갈수록 작아질 수 있다. 즉, 스페이서(142)는 상변화 물질막(152)과 접하는 경사면(142a)을 포함할 수 있다.
이때, 경사면(142a)은 제1 전극(132)의 상면과 예각(θ)을 이룰 수 있다. 즉, 스페이서(142)의 단면은 예를 들어, 경사면(142a)을 빗변으로 하고, 콘택헐(222, 224)의 측벽을 높이로 하는 직각 삼각형의 형상으로 형성될 수 있다. 여기서, 상기 단면은 스페이서(142)를 콘택홀(222, 224)의 길이 방향으로 절단한 경우로 가정한다.
여기서, 상기 예각(θ)의 값은 80°이하일 수 있다. 예각(θ)의 값이 80°를 초과할 경우, 콘택홀(222, 224) 내에 상변화 물질막(152)이 형성될 때, 갭필(gap fill) 특성이 저하될 수 있어, 상변화 물질막(152)내에 보이드(void)나 심(seam)이 형성될 수 있다. 이에 의해, 상변화 물질막(152)의 저항 산포가 불균일할 수 있어, 상변화 메모리 장치의 신뢰성이 저하될 수 있다.
한편, 상변화 물질막(152)은 스페이서(142)에 의해 형성된 공간내에 채워질 수 있는데, 상변화 물질막(152)의 측면은 스페이서(142)의 경사면과 접하게 된다. 이에 의해, 상변화 물질막(152)의 측면과 스페이서(142)의 경사면은 서로 동일한 프로파일(profile)을 가질 수 있다. 즉, 상변화 물질막(152)의 폭은 제1 전극(132)에서 제2 전극(162) 방향으로 갈수록 넓어질 수 있다. 즉, 제1 전극(132)과 접하는 상변화 물질막(152)의 폭이 제2 전극(162)과 접하는 상변화 물질막(152)의 폭보다 좁게된다. 도 4a 및 도 5에 도시된 바와 같이, 상변화 물질막(152)의 단면은 예를 들어, 사다리꼴 형상으로 형성될 수 있다. 여기서, 상기 단면은 상변화 물질막(152)을 콘택홀(222, 224)의 길이 방향으로 절단한 경우로 가정한다.
제1 전극(132)은 상변화 물질막(152)의 상을 변화시키도록 상변화 물질막(152)에 열을 가하는 히터 전극으로 기능하는데, 제1 전극(132)과 상변화 물질막(152) 간의 접촉 면적이 작아질수록 이들간의 저항이 커질 수 있으므로, 상대적으로 적은 동작 전류에 의해서도 상변화 물질막(152)의 상변화를 일으킬 수 있다. 이에 따라, 스페이서(142)는 상변화 물질막(152)과 제1 전극(132) 사이의 저항을 조절하는 저항 조절부로써의 기능을 수행할 수 있다. 이때, 제1 전극(132)과 상변화 물질막(152)이 접하는 면적은 제1 전극(132) 면적의 1이하가 되도록 할 수 있다.
한편, 제2 전극(162)도 스페이서(142)에 의해 형성된 공간 내에 위치할 수 있다. 즉, 스페이서(142)가 콘택홀(222, 224)의 측벽과 제2 전극(162) 사이에 개재될 수 있다. 이때, 제2 전극(162)의 측면은 스페이서(142)의 경사면과 접하게 된다. 이에 의해, 제2 전극(162)의 측면과 스페이서(142)의 경사면은 서로 동일한 프로파일(profile)을 가질 수 있다. 즉, 제2 전극(162)의 폭은 층간 절연막(210)의 상부 방향으로 갈수록 넓어질 수 있다. 도 4a 및 도 5에 도시된 바와 같이, 제2 전극(162)의 단면은 예를 들어, 사다리꼴 형상으로 형성될 수 있다. 여기서, 상기 단면은 제2 전극(162)을 콘택홀(222, 224)의 길이 방향으로 절단한 경우로 가정한다. 이 경우, 제2 전극(162)과 상변화 물질막(152)의 측면은 연속적인 프로파일을 갖도록 형성될 수 있다.
한편, 제2 전극(162)의 두께(t2)와 상변화 물질막(152)의 두께(t1)비가 1 이하(=t2/t1)가 되도록 형성될 수 있다. 보다 구체적으로, 제1 전극(132)에서 콘택홀(222, 224)의 상부까지의 공간내에 제2 전극(162)의 두께(t2)가 상변화 물질막(152)의 두께(t1)보다 작게 되도록, 제2 전극(162)과 상변화 물질막(152)이 형성될 수 있다.
상변화 메모리 장치(1)의 동작 전류를 감소시키고, 상변화 물질막(152)의 빠른 상변화를 유도하기 위해서는, 상변화 물질막(152)에 포함된 열이 외부로 발산되는 것을 최소화하는 것이 좋다. 한편, 상변화 물질막(152)에 포함된 열은 전도성 물질인 제2 전극(162)으로 전달되어 외부로 발산될 수 있는데, 상변화 물질막(152)의 크기를 제2 전극(162)의 크기보다 상대적으로 크게 하여, 상변화 물질막(152)이 충분한 열용량을 확보하도록 하는 것이 좋다. 구체적으로, 제2 전극(162)의 두께(t2)를 싱변화 물질막(152)의 두께(t1)에 대해 0.5배 이하로 형성하면, 상변화 물질막(152)이 충분한 열용량을 확보할 수 있어, 상변화 물질막(152)의 열이 제2 전극(162)으로 전달되는 것을 최소화할 수 있다. 이에 따라, 상변화 메모리 장치(1)의 동작 전류가 전체적으로 감소될 수 있고, 상변화 물질막(152)의 빠른 상변화를 유도할 수 있다.
상변화 메모리 장치(1)는 층간 절연막(210) 상에 식각 정지막(312)을 더 포함할 수 있다.
메모리 셀(Cp) 상에는 비트 라인(BL1~BL3)이 형성될 수 있다. 비트 라인(BL1~BL3)은 워드 라인(WL1, WL2)과 교차하여 형성된다. 비트 라인(BL1~BL3)은 메모리 셀(Cp)의 제2 전극(162)와 전기적으로 연결된다. 한편, 비트 라인(BL1~BL3)을 이루는 물질은 예를 들어, 알루미늄(Al) 또는 텅스텐(W)이 사용될 수 있다.
도 3 및 도 4b를 참조하여, 본 발명의 제1 실시예의 제1 변형 실시예(이하, ‘제1 변형예’라 한다.)를 설명한다. 도 4b는 도 3의 I-I’선을 따라 절단한 단면도이다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다. 제1 변형예의 상변화 메모리 장치는, 도 4b에 나타낸 바와 같이, 제1 실시예의 상변화 메모리 장치와 다음을 제외하고는 기본적으로 동일한 구조를 가질수 있다.
도 4b를 참조하면, 제1 변형예의 제2 전극(164)은 제1 실시예와 달리 스페이서(142)에 의해 형성된 공간 내에 위치하지 않는다. 즉, 제2 전극(164)과 콘택홀(222, 224)의 측벽 사이에 스페이서(142)가 개재되지 않는다. 이에 따라, 제2 전극(164)의 측면과 콘택홀(222, 224)의 측벽이 직접적으로 맞닿게 될 수 있다. 또한, 제2 전극(164)은 콘택홀(222, 224)과 동일한 폭을 갖도록 형성될 수 있다.
이에 의해, 콘택홀(222, 224)의 측벽 프로파일과 제2 전극(164)의 측면 프로파일은 동일한 형상을 가질 수 있다. 도 4b에 도시된 바와 같이, 제2 전극(164)의 단면 형상은 예를 들어, 직사각형 형상일 수 있다. 여기서, 상기 단면은 제2 전극(164)을 콘택홀(222, 224)의 길이 방향으로 절단한 경우로 가정한다.
도 3 및 도 4c를 참조하여, 본 발명의 제1 실시예의 제2 변형 실시예(이하, ‘제2 변형예’라 한다.)를 설명한다. 도 4c는 도 3의 I-I’선을 따라 절단한 단면도이다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다. 제2 변형예의 상변화 메모리 장치는, 도 4c에 나타낸 바와 같이, 제1 실시예의 상변화 메모리 장치와 다음을 제외하고는 기본적으로 동일한 구조를 가질수 있다.
도 4c를 참조하면, 제2 변형예의 상변화 물질막(156)은 제1 상변화 물질 패턴(812)과 제2 상변화 물질 패턴(814)를 포함할 수 있다.
여기서, 제1 상변화 물질 패턴(812)은 2개의 원소를 화합한 GaSb, InSb, InSe. SbTe, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질로 이루어 질 수 있다. 이러한 물질 중에서, 비정질 상태의 저항 값이 대략 500㏀이하인 물질이 제1 상변화 물질 패턴(812)을 이루는 물질로 선택될 수 있다. 대표적으로, SbTe가 선택될 수 있다.
한편, 제2 상변화 물질 패턴(814)은 2개의 원소를 화합한 GaSb, InSb, InSe. SbTe, GeTe, 3개의 원소를 화합한 GeSbTe, GeBiTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질로 이루어 질 수 있다. 이러한 물질 중에서, 비정질 상태의 저항 값이 대략 1㏁이상인 물질이 제2 상변화 물질 패턴(814)을 이루는 물질로 선택될 수 있다. 대표적으로, GeSbTe, GeBiTe, 탄소(C)나 질소(N)가 도핑된 GeSbTe 등이 선택될 수 있다.
이때, 메모리 셀(Cp)에 데이터를 저장하기 위한 프로그램 시, 제1 상변화 물질 패턴(812)과 제2 상변화 물질 패턴(814)에 의한 저항값의 분포가 현저하게 되도록 제1 상변화 물질 패턴(812)과 제2 상변화 물질 패턴(814)을 이루는 물질은 서로 다른 물질이 선택될 수 있다. 특히, 제2 상변화 물질 패턴(814)의 비정질 상태에서의 저항 값이 제1 상변화 물질 패턴(812)의 비정질 상태에서의 저항값보다 크게 되도록, 제1 상변화 물질 패턴(812)과 제2 상변화 물질 패턴(814)이 선택될 수 있다.
한편, 메모리 셀(Cp)에 데이터를 저장하기 위한 프로그램 시, 제1 상변화 물질 패턴(812)과 제2 상변화 물질 패턴(814)에 의한 저항값의 분포가 현저하게 되도록 제1 상변화 물질 패턴(812)과 제2 상변화 물질 패턴(814)의 부피를 서로 다르게 형성할 수 있다. 예를 들어, 제2 상변화 물질 패턴(814)의 부피가 제1 상변화 물질 패턴(812)의 부피보다 크게 형성될 수 있다. 이는, 제2 상변화 물질 패턴(814)의 비정질 영역의 크기를 가변적으로 형성하기 위함이다. 이에 의해, 제2 상변화 물질 패턴(814)에는 프로그램 영역이 가변적으로 형성될 수 있어, 단위 셀의 저장 용량을 증가시킬 수 있다. 한편, 상술한 바와 같이, 상변화 물질막(156)이 서로 다른 특성을 갖는 제1 및 제2 상변화 물질 패턴(812, 814)을 포함함으로써, 메모리 셀(Cp)은 멀티 레벨 셀(multi-level cell, MLC)을 구현할 수 있다.
도 3, 도 6a 및 도 7을 참조하여, 본 발명의 제2 실시예를 설명한다. 도 6a는 도 3의 I-I’선을 따라 절단한 단면도이고, 도 7은 도 3의 II-II’선을 따라 절단한 단면도이다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
도 6a 및 도 7을 참조하면, 제2 실시예의 메모리 셀(Cp)은 제1 실시예의 메모리 셀(Cp)과 달리 스페이서(도 4a의 ‘142’ 참조)를 포함하지 않는다. 대신에, 제2 실시예의 메모리 셀(Cp)은 상변화 물질막(252)과 제2 전극(262) 사이에 위치하는 열손실 방지부(272)를 포함할 수 있다. 열손실 방지부(272)의 하부는 상변화 물질막(252)에 둘러싸이고, 상부는 제2 전극(262)에 의해 둘러싸인다. 이때, 열손실 방지부(252)의 상부는 상변화 물질막(252)과 제2 전극(262)의 경계부보다 높은 레벨로 형성될 수 있다.
한편, 열손실 방지부(272)는 상변화 물질막(252)에 포함된 열이 외부로 발산되는 것을 방지한다. 이에 의해, 상변화 물질막(252)이 충분한 열용량을 확보할 수 있어, 상변화 메모리 장치(1)의 동작 전류가 전체적으로 감소될 수 있고, 상변화 물질막(252)의 빠른 상변화를 유도할 수 있다. 이러한 열손실 방지부(272)는 유전율이 낮은 물질로 형성될 수 있다. 열손실 방지부(272)는 예를 들어, 붕소(boron)가 도핑된 실리콘 산화막(BSG), 인이 도핑된 산화막(PSG), 붕소 및 인이 도핑된 산화막(BPSG), 탄소가 도핑된 실리콘 산화막, hydrogen silsesquioxane (HSQ), methylsilsesquioxane (MSQ), SiLK, 폴리이미드, 폴리노르보닌, 폴리머 유전물질 또는 low-k 물질등으로 형성될 수 있다.
한편, 제2 실시예의 상변화 물질막(252)의 단면은 예를 들어, ‘U’자 형상으로 형성될 수 있다. 여기서, 상기 단면은 상변화 물질막(252)을 콘택홀(222, 224)의 길이 방향으로 절단한 경우로 가정한다. 한편, 상변화 물질막(252)과 제2 전극(262)은 제1 실시예의 상변화 물질막(252) 및 제2 전극(262)과 비교하여 형상이 다소 상이하나, 실질적으로 동일한 기능을 하고 동일한 물질로 형성될 수 있으므로, 반복되는 설명은 생략하기로 한다.
도 3 및 도 6b를 참조하여, 본 발명의 제2 실시예의 제1 변형 실시예(이하, ‘제3 변형예’라 한다.)를 설명한다. 도 6b는 도 3의 I-I’선을 따라 절단한 단면도이다. 설명의 편의상, 상기 제2 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다. 제3 변형예의 상변화 메모리 장치는, 도 6b에 나타낸 바와 같이, 제2 실시예의 상변화 메모리 장치와 다음을 제외하고는 기본적으로 동일한 구조를 가질수 있다.
즉, 도 6b를 참조하면, 제3 변형예의 열손실 방지부(274)는 상변화 물질막(254) 내에 위치하고, 표면이 상변화 물질막(254)에 의해 둘러싸인 에어갭(air gap)일 수 있다. 열손실 방지부(274)가 에어갭으로 형성되는 경우, 에어갭의 유전율이 상대적으로 가장 낮으므로, 상변화 물질막(254)에 포함된 열의 발산을 보다 효과적으로 방지할 수 있다.
도 3, 도 8a 및 도 9를 참조하여, 본 발명의 제3 실시예를 설명한다. 도 8a는 도 3의 I-I’선을 따라 절단한 단면도이고, 도 9는 도 3의 II-II’선을 따라 절단한 단면도이다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
도 8a 및 도 9를 참조하면, 제3 실시예에 따른 상변화 메모리 장치의 메모리 셀(Cp)에 포함된 제1 전극(332)은 스페이서(142)에 의해 형성된 공간 내에 위치할 수 있다.
즉, 스페이서(142)가 콘택홀(222, 224)의 측벽과 제1 전극(332) 사이에 개재될 수 있다. 이때, 제1 전극(332)의 측면은 스페이서(142)의 경사면과 접하게 된다. 이에 의해, 제1 전극(332)의 측면과 스페이서(142)의 경사면은 서로 동일한 프로파일(profile)을 가질 수 있다. 즉, 제1 전극(332)의 폭은 상변화 물질막(352)의 방향으로 갈수록 넓어질 수 있다.
도 8a 및 도 9에 도시된 바와 같이, 제1 전극(332)의 단면은 예를 들어, 사다리꼴 형상으로 형성될 수 있다. 여기서, 상기 단면은 제1 전극(332)을 콘택홀(222, 224)의 길이 방향으로 절단한 경우로 가정한다.
한편, 제3 실시예에 의할 경우, 제1 전극(332), 상변화 물질막(352) 및 제2 전극(162)이 스페이서(142)에 의해 형성된 공간 내에 위치할 수 있다. 이에 의해, 제1 전극(332), 상변화 물질막(352) 및 제2 전극(162)의 측면은 스페이서(142)의 경사면과 접촉된다. 즉, 제1 전극(332), 상변화 물질막(352) 및 제2 전극(162)의 측면은 스페이서(142)의 경사면과 동일한 프로파일을 가질 수 있다. 이에 따라, 제1 전극(332), 상변화 물질막(352) 및 제2 전극(162)의 측면은 연속적인 프로파일을 갖도록 형성될 수 있다.
제1 전극(332)은 예를들어, 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 몰리브데늄 질화막(MoN), 니오비윰 질화막(NbN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 붕소 질화막(TiBN), 지르코늄 실리콘 질화막(ZrSiN), 텅스텐 실리콘 질화막(WSiN), 텅스텐 붕소 질화막(WBN), 지르코늄 알루미늄 질화막(ZrAlN), 몰리브데늄 알루미늄 질화막(MoAlN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN), 타이타늄 텅스텐막(TiW), 타이타늄 알루미늄막(TiAl), 타이타늄 산질화막(TiON), 타이타늄 알루미늄 산질화막(TiAlON), 텅스텐 산질화막(WON) 또는 타탄륨 산질화막(TaON)과 같은 물질로 이루어질 수 있다.
한편, 제3 실시예의 메모리 셀(Cp)은 제1 전극(332)과 수직 셀 다이오드(Dp)사이에 개재되는 오믹 콘택층(382)을 더 포함할 수 있다. 오믹 콘택층(382)에 의해 도전성 물질인 제1 전극(332)과 반도체성 물질인 제2 반도체 패턴(124) 간의 전기적 접촉 특성이 개선될 수 있다. 이러한 오믹 콘택층(382) 은 예를 들어, 실리사이드로 형성될 수 있다.
도 3 및 도 8b를 참조하여, 본 발명의 제3 실시예의 제1 변형 실시예(이하, ‘제4 변형예’라 한다.)를 설명한다. 도 8b는 도 3의 I-I’선을 따라 절단한 단면도이다. 설명의 편의상, 상기 제3 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다. 제4 변형예의 상변화 메모리 장치는, 도 8b에 나타낸 바와 같이, 제3 실시예의 상변화 메모리 장치와 다음을 제외하고는 기본적으로 동일한 구조를 가질수 있다.
도 8b를 참조하면, 제4 변형예의 제2 전극(364)은 제3 실시예와 달리 스페이서(142)에 의해 형성된 공간 내에 위치하지 않는다. 즉, 제2 전극(364)과 콘택홀(222, 224)의 측벽 사이에 스페이서(142)가 개재되지 않는다. 이에 따라, 제2 전극(364)의 측면과 콘택홀(222, 224)의 측벽이 직접적으로 맞닿게 될 수 있다. 또한, 제2 전극(364)은 콘택홀(222, 224)과 동일한 폭을 갖도록 형성될 수 있다.
이에 의해, 콘택홀(222, 224)의 측벽 프로파일과 제2 전극(364)의 측면 프로파일은 동일한 형상을 가질 수 있다. 도 8b에 도시된 바와 같이, 제2 전극(364)의 단면 형상은 예를 들어, 직사각형 형상일 수 있다. 여기서, 상기 단면은 제2 전극(364)을 콘택홀(222, 224)의 길이 방향으로 절단한 경우로 가정한다.
도 3 및 도 8c를 참조하여, 본 발명의 제3 실시예의 제2 변형 실시예(이하, ‘제5 변형예’라 한다.)를 설명한다. 도 8c는 도 3의 I-I’선을 따라 절단한 단면도이다. 설명의 편의상, 상기 제3 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다. 제5 변형예의 상변화 메모리 장치는, 도 8c에 나타낸 바와 같이, 제3 실시예의 상변화 메모리 장치와 다음을 제외하고는 기본적으로 동일한 구조를 가질수 있다.
도 8c를 참조하면, 제5 변형예의 상변화 물질막(356)은 제1 상변화 물질 패턴(822)과 제2 상변화 물질 패턴(824)를 포함할 수 있다.
여기서, 제1 상변화 물질 패턴(822)은 2개의 원소를 화합한 GaSb, InSb, InSe. SbTe, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질로 이루어 질 수 있다. 이러한 물질 중에서, 비정질 상태의 저항 값이 대략 500㏀이하인 물질이 제1 상변화 물질 패턴(822)을 이루는 물질로 선택될 수 있다. 대표적으로, SbTe가 선택될 수 있다.
한편, 제2 상변화 물질 패턴(824)은 2개의 원소를 화합한 GaSb, InSb, InSe. SbTe, GeTe, 3개의 원소를 화합한 GeSbTe, GeBiTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질로 이루어 질 수 있다. 이러한 물질 중에서, 비정질 상태의 저항 값이 대략 1㏁이상인 물질이 제2 상변화 물질 패턴(824)을 이루는 물질로 선택될 수 있다. 대표적으로, GeSbTe, GeBiTe, 탄소(C)나 질소(N)가 도핑된 GeSbTe 등이 선택될 수 있다.
이때, 메모리 셀(Cp)에 데이터를 저장하기 위한 프로그램 시, 제1 상변화 물질 패턴(822)과 제2 상변화 물질 패턴(824)에 의한 저항 값의 분포가 현저하게 되도록 제1 상변화 물질 패턴(822)과 제2 상변화 물질 패턴(824)을 이루는 물질은 서로 다른 물질이 선택될 수 있다. 특히, 제2 상변화 물질 패턴(824)의 비정질 상태에서의 저항 값이 제1 상변화 물질 패턴(822)의 비정질 상태에서의 저항 값보다 크게 되도록, 제1 상변화 물질 패턴(822)과 제2 상변화 물질 패턴(824)이 선택될 수 있다.
한편, 메모리 셀(Cp)에 데이터를 저장하기 위한 프로그램 시, 제1 상변화 물질 패턴(822)과 제2 상변화 물질 패턴(824)에 의한 저항 값의 분포가 현저하게 되도록 제1 상변화 물질 패턴(822)과 제2 상변화 물질 패턴(824)의 부피를 서로 다르게 형성할 수 있다. 예를 들어, 제2 상변화 물질 패턴(824)의 부피가 제1 상변화 물질 패턴(822)의 부피보다 크게 형성될 수 있다. 이는, 제2 상변화 물질 패턴(824)의 비정질 영역의 크기를 가변적으로 형성하기 위함이다. 이에 의해, 제2 상변화 물질 패턴(824)에는 프로그램 영역이 가변적으로 형성될 수 있어, 단위 셀의 저장 용량을 증가 시킬 수 있다. 한편, 상술한 바와 같이, 상변화 물질막(356)이 서로 다른 특성을 갖는 제1 및 제2 상변화 물질 패턴(822, 824)을 포함함으로써, 메모리 셀(Cp)은 멀티 레벨 셀(multi-level cell, MLC)을 구현할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 의한 상변화 메모리 장치는 하나의 콘택홀 내에 메모리 셀을 구성하는 요소가 모두 형성될 수 있으므로, 별도의 층에 각각 형성됨으로써 발생되었던 각 요소간의 미스 얼라인(miss align) 문제가 발생되지 않는다. 이에 따라, 상변화 메모리 장치의 신뢰성이 전체적으로 개선될 수 있다. 예를 들어, 상변화 메모리 장치의 동작 전류가 감소될 수 있고, 이에 의해 상변화 물질막의 수명도 길어질 수 있다.
다음으로, 도 3 내지 도5 및 도 10 내지 도 22를 참조하여, 본 발명의 제4 실시예를 설명한다. 도 10은 본 발명의 실시예 들에 따른 상변화 메모리 장치의 제조 단계를 나타낸 순서도이고, 도 11 내지 도 22는 본 발명의 제4 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도이다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다. 한편, 도 11 내지 도 22는 도 3의 II-II’선을 따라 절단한 것으로 가정한다.
먼저, 도 10 및 도 11을 참조하면, 예를 들어 실리콘 기판(100)을 제공한다(S1010).
계속해서, 기판(100)에 소자 분리(Shallow Trench Isolation; STI) 구조(도 4a의 ‘110’ 참조)를 형성하고, 소자 분리구조에 의한 분할되는 영역에 워드 라인(WL1, WL2)을 형성한다. 워드 라인(WL1, WL2)은 기판(100)과 동일한 도전형으로 형성될 수 있다. 예를 들어, 기판(100)이 n-형의 도전형을 포함하는 경우, 워드 라인(WL1, WL2)도 이와 동일한 도전형인 n-형으로 형성될 수 있다.
계속해서, 워드 라인(WL1, WL2)을 포함하는 기판(100) 상에 층간 절연막(210)을 형성한다(S1020). 층간 절연막(210)은 예를 들어, 실리콘 산화물(SiOx)을 이용하여 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정에 의해 형성될 수 있다.
게속해서, 도 10 및 12를 참조하면, 층간 절연막(210)에 제1 및 제2 콘택홀(222, 224)를 형성한다(S1030).
제1 및 제2 콘택홀(222, 224)은 메모리 셀(Cp)이 형성되는 곳으로, 워드 라인(WL1, WL2)과 비트 라인(BL1~BL3)이 교차하는 부분과 중첩되는 영역에 형성될 수 있다. 이에 따라, 제1 및 제2 콘택홀(222, 224)은 층간 절연막(210)을 관통하여 형성되며, 제1 및 제2 콘택홀(222, 224)에 의해 워드 라인(WL1, WL2)의 일부가 외부로 노출될 수 있다.
한편, 제1 및 제2 콘택홀(222, 224)은 층간 절연막(210)에서 소정 간격 이격되고 분리되어 형성될 수 있다. 이에 의해 제1 및 제2 콘택홀(222, 224)내에 각각 형성되는 메모리 셀(Cp)이 서로 분리된다. 즉, 제1 및 제2 콘택홀(222, 224)이 분리되어 있으므로, 메모리 셀(Cp)을 이루는 요소들은 서로 분리된다. 또한, 하나의 콘택홀(222, 224) 내에 하나의 단위 메모리 셀(Cp)이 형성된다.
계속 해서, 도 10 및 도 13을 참조하면, 제1 및 제2 콘택홀(222, 224) 각각에 제1 및 제2 반도체 패턴(122, 124)을 형성하여 수직 셀 다이오드(Dp)를 형성한다.
이러한 제1 및 제2 반도체 패턴(122, 124)은 여러 가지 방법을 통해서 형성할 수 있다. 예를 들어, 제1 및 제2 반도체 패턴(122, 124)은 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 방식을 이용하여 성장시킬 수 있는데, 제1 반도체 패턴(122)은 제1 및 제2 콘택홀(222, 224)에 의해 노출된 워드 라인(WL2)을 씨드층으로하여 성장시킬 수 있다. 또한, 제2 반도체 패턴(124)은 제1 반도체 패턴(122)을 씨드층으로 하여 성장시킬 수 있다.
여기서, 워드 라인(WL2)이 단결정일 경우, 성장된 제1 및 제2 반도체 패턴(122, 124) 역시 단결정이 된다. 또는, 제1 및 제2 반도체 패턴(122, 124)은 고상 에피택시얼 성장(Solid Phase Epitaxial; SPE) 방식을 사용하여 형성할 수도 있다. 이어서, 제1 반도체 패턴(122)에는 제2 도전형(예를 들어, N형)의 불순물을 이온 주입하고, 제2 반도체 패턴(124)에는 제1 도전형(예를 들어, P형)의 불순물을 이온 주입한다. 다만, 선택적 에피택시얼 성장 또는 고상 에피택시얼 성장시 인시츄로 불순물이 도핑된 경우에는 이온 주입 공정을 생략할 수 있다.
계속해서, 도 14를 참조하면, 도 13의 결과물 상에 제1 전극 형성용 도전막(130)을 형성한다. 상기 도전막(130)은 층간 절연막(210)의 상면, 제1 및 제2 콘택홀(222, 224)의 측벽 및 제2 반도체 패턴(124) 상에 컨포말(conformally)하게 형성될 수 있다. 상기 도전막(130)은 예를 들어 타이타늄(Ti)을 이용하여 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition)등의 방식으로 형성될 수 있다.
이후, 상기 도전막(130) 중에서 제1 및 제2 콘택홀(222, 224)의 제2 반도체 패턴(124) 상에 위치하는 도전막(130)의 일부 영역을 질소(N2) 가스 분위기에서 열처리하여, 상기 도전막(130)의 일부 영역이 타이타늄 질화막(TiN)을 포함하도록 실리사이드화 공정을 수행한다.
계속해서, 도 15를 참조하면, 상기 도전막(130) 중에서 제2 반도체 패턴(124)과 중첩되고, 타이타늄 질화막(TiN)을 포함하는 일부 영역을 제외하고, 나머지 영역의 도전막(130)을 제거하여 제1 및 제2 콘택홀(222, 224) 내에 제1 전극(132)을 형성한다.
계속해서, 도 16을 참조하면, 도 15의 결과물 상에 스페이서 형성용 물질막(140)을 형성한다. 스페이서 형성용 물질막(140)은 예를 들어, 실리콘 산화물 또는 실리콘 질화물 등을 이용하여 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정에 의해 형성될 수 있다.
계속해서, 도 17을 참조하면, 스페이서 형성용 물질막(140)을 에치백(etchback)하여 제1 및 제2 콘택홀(222, 224)의 양 측벽에서 콘택홀(222, 224)의 내측으로 돌출된 구조를 갖는 스페이서(142)를 형성한다. 이때, 스페이서(142)가 돌출된 정도는 제1 전극(132)에서 제2 전극(162) 방향으로 갈수록 작아질 수 있다. 즉, 스페이서(142)는 상변화 물질막(152)과 접하는 경사면(142a)을 포함할 수 있다.
이때, 경사면(142a)은 제1 전극(132)의 상면과 예각(θ)을 이룰 수 있다. 여기서, 상기 예각(θ)의 값은 80°이하일 수 있다. 예각(θ)의 값이 80°를 초과할 경우, 콘택홀(222, 224) 내에 상변화 물질막(152)이 형성될 때, 갭필(gap fill) 특성이 저하될 수 있어, 상변화 물질막(152)내에 보이드(void)나 심(seam)이 형성될 수 있다. 이에 의해, 상변화 물질막(152)의 저항 산포가 불균일할 수 있어, 상변화 메모리 장치의 신뢰성이 저하될 수 있다.
한편, 스페이서(142)의 단면은 예를 들어, 경사면(142a)을 빗변으로 하고, 콘택헐(222, 224)의 측벽을 높이로 하는 직각 삼각형의 형상으로 형성될 수 있다. 여기서, 상기 단면은 스페이서(142)를 콘택홀(222, 224)의 길이 방향으로 절단한 경우로 가정한다.
한편, 스페이서(142)는 공정 조건을 조절하여 도 17에 도시된 바와 다른 형상을 갖는 스페이서를 형성할 수도 있다. 예를 들어, 스페이서의 경사면이 단차를 갖는 2단 구조의 스페이서가 형성될 수도 있다.
계속해서, 도 18을 참조하면, 도 17의 결과물 상에 상변화 물질층(150)을 형성한다. 이때, 상변화 물질층(150)은 제1 및 제2 콘택홀(222, 224)를 채우도록 형성될 수 있다. 이에 의해, 스페이서(142)에 의해 형성된 공간 내에도 상변화 물질이 체워지게 된다. 한편, 도시되지는 않았지만, 도 4c에 도시된 바와 같이, 메모리 셀(Cp)을 멀티 레벨 셀로 구현할 경우, 상변화 물질층을 이중으로 적층할 수 있을 것이다. 이 경우, 상변화 물질층은 서로 다른 물리적 특성을 갖는 상변화 물질을 포함할 수 있다.
상변화 물질층(150)은 예를 들어, GeSbTe를 이용하여, 화학기상증착 공정, 원자층증착 공정 또는 물리기상증착 공정 등에 의해 형성될 수 있다.
계속해서, 도 19를 참조하면, 상변화 물질층(150)에 대해 다마신(damascene) 기법을 적용하여 상변화 물질이 제1 및 제2 콘택홀(222, 224) 내에 각각 채워지도록 한다. 즉, 제1 및 제2 콘택홀(222, 224)에 형성되는 메모리 셀(Cp)간의 노드를 분리한다. 이후, 제1 및 제2 콘택홀(222, 224) 내에 채워진 상변화 물질층을 에치백(etch back)하여 상변화 물질막(152)를 형성한다. 이때, 에치백의 조건을 조절하여 상변화 물질막(152)이 스페이서(142)에 의해 형성된 공간 내를 완전히 채우도록 형성될 수 있다(도 ‘4b’ 참조). 또는 도 19에 도시된 바와같이, 상변화 물질막(152)이 스페이서(142)에 의해 형성된 공간중 상부의 일부를 제외한 공간을 채우도록 형성될 수 있다.
상술한 바와 같이, 상변화 물질막(152)은 스페이서(142)에 의해 형성된 공간 내에 채워질 수 있는데, 상변화 물질막(152)의 측면은 스페이서(142)의 경사면과 접하게 된다. 이에 의해, 상변화 물질막(152)의 측면과 스페이서(142)의 경사면은 서로 동일한 프로파일(profile)을 가질 수 있다. 즉, 상변화 물질막(152)의 폭은 제1 전극(132)에서 후술할 제2 전극(162)의 방향으로 갈수록 넓어질 수 있다. 즉, 제1 전극(132)과 접하는 상변화 물질막(152)의 폭이 제2 전극(162)과 접하는 상변화 물질막(152)의 폭보다 좁게된다. 도 19에 도시된 바와 같이, 상변화 물질막(152)의 단면은 예를 들어, 사다리꼴 형상으로 형성될 수 있다. 여기서, 상기 단면은 상변화 물질막(152)을 콘택홀(222, 224)의 길이 방향으로 절단한 경우로 가정한다.
계속해서, 도 20을 참조하면, 도 19의 결과물 상에 제2 전극 형성용 도전막(미도시)을 형성한다. 제2 전극 형성용 도전막은 예를 들어, 타이타늄(Ti) 또는 타이타늄 질화물(TiN)을 이용하여 화학기상증착 공정 또는 물리기상증착 공정 등에 의해 형성될 수 있다. 이때, 제2 전극 형성용 도전막은 제1 및 제2 콘택홀(222, 224)를 채우도록 형성될 수 있다. 이후, 제2 전극 형성용 도전막에 대해 다마신(damascene) 기법을 적용하여 제1 및 제 2 콘택홀(222, 224) 내에 제2 전극(162)을 형성한다.
제2 전극(162)은 스페이서(142)에 의해 형성된 공간 내에 위치하도록 형성될 수 있다. 즉, 스페이서(142)가 콘택홀(222, 224)의 측벽과 제2 전극(162) 사이에 개재되도록, 제2 전극을 형성할 수 있다. 이때, 제2 전극(162)의 측면은 스페이서(142)의 경사면과 접하게 된다. 이에 의해, 제2 전극(162)의 측면과 스페이서(142)의 경사면은 서로 동일한 프로파일(profile)을 가질 수 있다. 즉, 제2 전극(162)의 폭은 층간 절연막(210)의 상부 방향으로 갈수록 넓어질 수 있다.
도 20에 도시된 바와 같이, 제2 전극(162)의 단면은 예를 들어, 사다리꼴 형상으로 형성될 수 있다. 여기서, 상기 단면은 제2 전극(162)을 콘택홀(222, 224)의 길이 방향으로 절단한 경우로 가정한다. 이 경우, 제2 전극(162)과 상변화 물질막(152)의 측면은 연속적인 프로파일을 갖도록 형성될 수 있다.
제2 전극(162)의 두께(t2)와 상변화 물질막(152)의 두께(t1)비가 1 이하(=t2/t1)가 되도록 형성될 수 있다. 보다 구체적으로, 제1 전극(132)에서 콘택홀(222, 224)의 상부까지의 공간내에 제2 전극(162)의 두께(t2)가 상변화 물질막(152)의 두께(t1)보다 작게 되도록, 제2 전극(162)과 상변화 물질막(152)이 형성될 수 있다(도 ‘4a’ 참조).
상술한 바와 달리, 상변화 물질막(152)이 스페이서(142)에 의해 형성된 공간 내를 완전히 채우도록 형성될 경우, 제2 전극(162)은 스페이서(142)에 의해 형성된 공간 내에 위치하지 않도록 형성될 수 있다(도 ‘4b’ 참조).
즉, 제2 전극과 콘택홀(222, 224)의 측벽 사이에 스페이서(142)가 개재되지 않도록 제2 전극(162)이 형성될 수 있다. 이에 따라, 제2 전극의 측면과 콘택홀(222, 224)의 측벽이 직접적으로 맞닿게 될 수 있다. 또한, 제2 전극은 콘택홀(222, 224)과 동일한 폭을 갖도록 형성될 수 있다.
제2 전극(162)이 형성됨으로써, 제1 및 제2 콘택홀(222, 224) 내에 수직 셀 다이오드(Dp), 제1 전극(132), 스페이서(142), 상변화 물질막(152) 및 제2 전극(162)를 포함하는 메모리 셀(Cp)이 형성된다(S1040).
계속해서, 제2 전극(162)을 형성한후, 층간 절연막(210)의 상면과 제2 전극(162)의 상면이 동일 평면상에 위치하도록 층간 절연막(210)의 일부(h1)를 제거할 수 있다. 만약, 제2 전극(162)이 콘택홀(222, 224)의 잔여 공간을 모두 채우도록 형성된다면, 층간 절연막(210)의 일부(h1)를 제거하는 공정은 필요하지 않을 것이다.
계속해서, 도 21을 참조하면, 도 20의 결과물 상에 식각 정지막(310)을 형성한다.
계속해서, 도 20을 참조하면, 메모리 셀(Cp)의 제2 전극(162)을 노출시키도록 식각 정지막(310)의 일부를 제거한다. 이후, 식각 정지막(310) 상에 비트 라인 형성용 도전막(310)을 형성한다. 비트 라인 형성용 도전막(310)은 예를 들어, 알루미늄(Al)을 이용하여 화학기상증착 공정 또는 물리기상증착 공정 등에 의해 형성될 수 있다.
이후, 비트 라인 형성용 도전막(310)을 워드 라인(WL1, WL2)과 교차하도록 패터닝 하여 도 5와 같이, 비트 라인(BL1, BL2)을 형성한다. 이에 의해 상변화 메모리 장치가 형성된다.
다음으로, 도 3, 도 6a 내지 도 7, 도 10 및 도 23 내지 도 27을 참조하여, 본 발명의 제5 실시예를 설명한다. 도 23 내지 도 27은 본 발명의 제5 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도이다. 설명의 편의상, 상기 제4 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다. 한편, 도 23 내지 도 27은 도 3의 II-II’선을 따라 절단한 것으로 가정한다.
도 23을 참조하면, 제1 전극(132)이 형성된 제1 및 제2 콘택홀(222, 224) 내에 상변화 물질층(250) 및 열손실 방지부 형성용막(270)을 순차로 적층한다. 이때, 상변화 물질층(250)은 예를 들어, GeSbTe를 이용하여, 화학기상증착 공정, 원자층증착 공정 또는 물리기상증착 공정 등에 의해 형성될 수 있다. 한편, 열손실 방지부 형성용막(270)은 예를 들어, low-k 물질을 이용하여, 화학기상증착 공정, 원자층증착 공정 또는 물리기상증착 공정 등에 의해 형성될 수 있다.
한편, 도 6b에 도시된 바와 같이, 열손실 방지부(274)가 에어갭으로 형성되는 경우, 열손실 방지부 형성용막(270)을 형성하지 않을 수 있다. 열손실 방지부(274)가 에어갭으로 형성되는 경우에는 상변화 물질층(250)이 제1 및 제2 콘택홀(222, 224)내에 채워지는 갭필 특성을 이용할 수 있다. 구체적으로, 상변화 물질층(250)이 제1 및 제2 콘택홀(222, 224)내에 채워질 때, 상변화 물질층(250) 내에 보이드의 발생을 유발함으로써, 에어갭을 형성할 수 있다.
계속해서, 도 24 및 25를 참조하면, 상변화 물질층(250) 및 열손실 방지부 형성용막(270)을 식각하여 상변화 물질 패턴(251) 및 열손실 방지부 형성용 패턴(271)을 형성한다.
이후, 상변화 물질 패턴(251)과 열손실 방지부 형성용 패턴(271)의 식각 선택비를 이용하여, 상변화 물질 패턴(251)의 일부(S2)과 열손실 방지부 형성용 패턴(271)의 일부(S1)를 제거한다. 이때, 상변화 물질 패턴(251)의 식각 속도가 열손실 방지부 형성용 패턴(271)의 식각 속도보다 높게 되도록 선택될 수 있다. 이에 의해, 상변화 물질 패턴(251)이 열손실 방지부 형성용 패턴(271)보다 많이 식각될 수 있다. 이에 의해, 상변화 물질막(252)과 열손실 방지부(272)가 형성된다.
계속해서, 도 26을 참조하면, 도 25의 결과물 상에 제2 전극 형성용 도전막(260)을 형성한다. 제2 전극 형성용 도전막(260)은 예를 들어, 타이타늄(Ti) 또는 타이타늄 질화물(TiN)을 이용하여 화학기상증착 공정 또는 물리기상증착 공정 등에 의해 형성될 수 있다.
계속해서, 도 27을 참조하면, 제2 전극 형성용 도전막(260)에 대해 다마신(damascene) 기법을 적용하여 제1 및 제 2 콘택홀(222, 224) 내에 제2 전극(262)을 형성한다.
계속해서, 층간 절연막(210) 상에 식각 정지막(도 ‘20’ 참조)을 형성하고, 제2 전극(262)과 연결되고 워드 라인(WL1, WL2)과 교차하는 비트 라인(BL1~BL3)을 형성하여 상변화 메모리 소자를 형성한다.
다음으로, 도 3, 도 8a 내지 도 9, 도 10 및 도 28 내지 도 31을 참조하여, 본 발명의 제6 실시예를 설명한다. 도 28 내지 도 31은 본 발명의 제6 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도이다. 설명의 편의상, 상기 제4 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다. 한편, 도 28 내지 도 31은 도 3의 II-II’선을 따라 절단한 것으로 가정한다.
도 28을 참조하면, 오믹 콘택층(382) 및 스페이서(142)가 형성된 제1 및 제2 콘택홀(222, 224) 내에 제1 전극 형성용 도전막(330)을 형성한다.
상기 도전막(330)은 층간 절연막(210)의 상면, 제1 및 제2 콘택홀(222, 224)의 측벽, 스페이서(142)의 경사면 및 오믹 콘택층(382) 상에 컨포말(conformally)하게 형성될 수 있다. 상기 도전막(330)은 예를 들어 타이타늄(Ti)을 이용하여 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition)등의 방식으로 형성될 수 있다.
이후, 상기 도전막(330) 중에서 제1 및 제2 콘택홀(222, 224)의 오믹 콘택층(382) 및 스페이서(142)의 경사면 중 일부에 위치하는 도전막(330)의 일부 영역을 질소(N2) 가스 분위기에서 열처리하여, 상기 도전막(330)의 일부 영역이 타이타늄 질화막(TiN)을 포함하도록 실리사이드화 공정을 수행한다.
이후, 상기 도전막(330) 중에서 오믹 콘택층(382)과 중첩되고, 타이타늄 질화막(TiN)을 포함하는 일부 영역을 제외하고, 나머지 영역의 도전막(330)을 제거하여 스페이서(142)에 의해 형성된 공간 내에 제1 전극(332)을 형성한다. 이에 의해, 제1 전극(332)의 측면은 스페이서(142)의 경사면과 접촉된다. 즉, 제1 전극(332)의 측면은 스페이서(142)의 경사면과 동일한 프로파일을 가질 수 있다.
계속해서, 도 29를 참조하면, 제1 및 제2 콘택홀(222, 224)을 채우도록 상변화 물질층(150)을 형성한다. 이에 의해, 스페이서(142)에 의해 형성된 공간 내에도 상변화 물질이 체워지게 된다. 한편, 도시되지는 않았지만, 도 8c에 도시된 바와 같이, 메모리 셀(Cp)을 멀티 레벨 셀로 구현할 경우, 상변화 물질층을 이중으로 적층할 수 있을 것이다. 이 경우, 상변화 물질층은 서로 다른 물리적 특성을 갖는 상변화 물질을 포함할 수 있다.
상변화 물질층(150)은 예를 들어, GeSbTe를 이용하여, 화학기상증착 공정, 원자층증착 공정 또는 물리기상증착 공정 등에 의해 형성될 수 있다.
계속해서, 도 30을 참조하면, 상변화 물질층(150)에 대해 다마신(damascene) 기법을 적용하여 상변화 물질이 제1 및 제2 콘택홀(222, 224) 내에 각각 채워지도록 한다. 즉, 제1 및 제2 콘택홀(222, 224)에 형성되는 메모리 셀(Cp)간의 노드를 분리한다. 이후, 제1 및 제2 콘택홀(222, 224) 내에 채워진 상변화 물질층을 에치백(etch back)하여 상변화 물질막(152)를 형성한다. 이때, 에치백의 조건을 조절하여 상변화 물질막(152)이 스페이서(142)에 의해 형성된 공간 내를 완전히 채우도록 형성될 수 있다(도 ‘8b’ 참조). 또는 도 30에 도시된 바와같이, 상변화 물질막(152)이 스페이서(142)에 의해 형성된 공간중 상부의 일부를 제외한 공간을 채우도록 형성될 수 있다.
상술한 바와 같이, 상변화 물질막(152)은 스페이서(142)에 의해 형성된 공간 내에 채워질 수 있는데, 상변화 물질막(152)의 측면은 스페이서(142)의 경사면과 접하게 된다. 이에 의해, 상변화 물질막(152)의 측면과 스페이서(142)의 경사면은 서로 동일한 프로파일(profile)을 가질 수 있다. 즉, 상변화 물질막(152)의 폭은 제1 전극(332)에서 후술할 제2 전극(162)의 방향으로 갈수록 넓어질 수 있다. 즉, 제1 전극(332)과 접하는 상변화 물질막(152)의 폭이 제2 전극(162)과 접하는 상변화 물질막(152)의 폭보다 좁게된다. 도 30에 도시된 바와 같이, 상변화 물질막(152)의 단면은 예를 들어, 사다리꼴 형상으로 형성될 수 있다. 여기서, 상기 단면은 상변화 물질막(152)을 콘택홀(222, 224)의 길이 방향으로 절단한 경우로 가정한다.
이후, 상변화 물질막(152) 상에 제2 전극 형성용 도전막(160)을 형성한다. 제2 전극 형성용 도전막(160)은 예를 들어, 타이타늄(Ti) 또는 타이타늄 질화물(TiN)을 이용하여 화학기상증착 공정 또는 물리기상증착 공정 등에 의해 형성될 수 있다. 이때, 제2 전극 형성용 도전막(160)은 제1 및 제2 콘택홀(222, 224)를 채우도록 형성될 수 있다.
계속해서, 도 31을 참조하면, 제2 전극 형성용 도전막(160)에 대해 다마신(damascene) 기법을 적용하여 제1 및 제 2 콘택홀(222, 224) 내에 제2 전극(162)을 형성한다.
제2 전극(162)은 스페이서(142)에 의해 형성된 공간 내에 위치하도록 형성될 수 있다. 즉, 스페이서(142)가 콘택홀(222, 224)의 측벽과 제2 전극(162) 사이에 개재되도록, 제2 전극을 형성할 수 있다. 이때, 제2 전극(162)의 측면은 스페이서(142)의 경사면과 접하게 된다. 이에 의해, 제2 전극(162)의 측면과 스페이서(142)의 경사면은 서로 동일한 프로파일(profile)을 가질 수 있다. 즉, 제2 전극(162)의 폭은 층간 절연막(210)의 상부 방향으로 갈수록 넓어질 수 있다.
한편, 본 실시예에 의할 경우, 제1 전극(332), 상변화 물질막(352) 및 제2 전극(162)의 측면은 스페이서(142)의 경사면과 접촉된다. 즉, 제1 전극(332), 상변화 물질막(352) 및 제2 전극(162)의 측면은 스페이서(142)의 경사면과 동일한 프로파일을 가질 수 있다. 이에 따라, 제1 전극(332), 상변화 물질막(352) 및 제2 전극(162)의 측면은 연속적인 프로파일을 갖도록 형성될 수 있다.
도 31에 도시된 바와 같이, 제2 전극(162)의 단면은 예를 들어, 사다리꼴 형상으로 형성될 수 있다. 여기서, 상기 단면은 제2 전극(162)을 콘택홀(222, 224)의 길이 방향으로 절단한 경우로 가정한다. 이 경우, 제2 전극(162)과 상변화 물질막(152)의 측면은 연속적인 프로파일을 갖도록 형성될 수 있다.
제2 전극(162)의 두께(t2)와 상변화 물질막(352)의 두께(t1)비가 1 이하(=t2/t1)가 되도록 형성될 수 있다. 보다 구체적으로, 제1 전극(132)에서 콘택홀(222, 224)의 상부까지의 공간내에 제2 전극(162)의 두께(t2)가 상변화 물질막(352)의 두께(t1)보다 작게 되도록, 제2 전극(162)과 상변화 물질막(152)이 형성될 수 있다(도 ‘8a’ 참조).
즉, 제2 전극과 콘택홀(222, 224)의 측벽 사이에 스페이서(142)가 개재되지 않도록 제2 전극(162)이 형성될 수 있다. 이에 따라, 제2 전극의 측면과 콘택홀(222, 224)의 측벽이 직접적으로 맞닿게 될 수 있다. 또한, 제2 전극은 콘택홀(222, 224)과 동일한 폭을 갖도록 형성될 수 있다.
제2 전극(162)이 형성됨으로써, 제1 및 제2 콘택홀(222, 224) 내에 수직 셀 다이오드(Dp), 제1 전극(132), 스페이서(142), 상변화 물질막(152) 및 제2 전극(162)를 포함하는 메모리 셀(Cp)이 형성된다.
계속해서, 층간 절연막(210) 상에 식각 정지막(도 ‘20’ 참조)을 형성하고, 제2 전극(262)과 연결되고 워드 라인(WL1, WL2)과 교차하는 비트 라인(BL1~BL3)을 형성하여 상변화 메모리 소자를 형성한다.
상술한 바와 같이, 본 발명의 실시예들에 의한 상변화 메모리 장치는 하나의 콘택홀 내에 메모리 셀을 구성하는 요소가 모두 형성될 수 있으므로, 별도의 층에 각각 형성됨으로써 발생되었던 각 요소간의 미스 얼라인(miss align) 문제가 발생되지 않는다. 이에 따라, 상변화 메모리 장치의 신뢰성이 전체적으로 개선될 수 있다. 예를 들어, 상변화 메모리 장치의 동작 전류가 감소될 수 있고, 이에 의해 상변화 물질막의 수명도 길어질 수 있다. 또한, 별도의 층에 각각 개별적으로 형성되던 다이오드, 제1 전극, 상변화 물질막 및 제2 전극이 하나의 콘택홀 내에 형성됨으로써, 제조 공정시 필요한 마스크수가 절감될 수 있다.
도 32 내지 도 36은 본 발명의 도 1 내지 도 3 실시예에 따른 상변화 메모리 장치가 적용된 시스템을 설명하기 위한 도면이다. 도 32 내지 도 36은 본 발명의 제1 내지 제3 실시예에 따른 상변화 메모리 장치를 사용하는 저장 시스템에 관한 것이다.
도 32는 본 발명의 실시예들에 따른 상변화 메모리 장치가 사용되는 휴대폰 시스템(cellular phone system)의 예시적 도면이다.
도 32를 참조하면, 휴대폰 시스템은 소리를 압축하거나 압축된 소리를 푸는(compression or decompression) ADPCM 코덱 회로(1202), 스피커(speaker)(1203), 마이크로폰(microphone)(204), 디지털 데이터를 시분할 멀티플렉싱하는 TDMA회로(1206), 무선 신호의 캐리어 주파수(carrier frequency)를 세팅하는 PLL회로(1210), 무선 신호를 전달하거나 받기 위한 RF 회로(1211) 등을 포함할 수 있다.
또한, 휴대폰 시스템은 여러가지 종류의 메모리 장치를 포함할 수 있는데, 예를 들어, 상변화 메모리 장치(1207), ROM(1208), SRAM(1209)를 포함할 수 있다. 상변화 메모리 장치(1207)는 본 발명의 실시예들에 따른 상변화 메모리 장치가 사용될 수 있고, 예를 들어, ID번호를 저장할 수 있다. ROM(1208)은 프로그램을 저장할 수 있고, SRAM(1209)은 시스템 컨트롤 마이크로컴퓨터(1212)를 위한 작업 영역으로써 역할을 하거나 데이터를 일시적으로 저장한다. 여기서, 시스템 컨트롤 마이크로컴퓨터(1212)는 프로세서로서, 상변화 메모리 장치(1207)의 라이트 동작 및 리드 동작을 제어할 수 있다.
도 33은 본 발명의 실시예들에 따른 상변화 메모리 장치가 사용되는 메모리 카드(memory card)의 예시적 도면이다. 메모리 카드는 예를 들어, MMC 카드, SD카드, 멀티유즈(multiuse) 카드, 마이크로 SD카드, 메모리 스틱, 컴팩트 SD 카드, ID 카드, PCMCIA 카드, SSD카드, 칩카드(chipcard), 스마트카드(smartcard), USB카드 등일 수 있다.
도 33을 참조하면, 메모리 카드는 외부와의 인터페이스를 수행하는 인터페이스부(1221), 버퍼 메모리를 갖고 메모리 카드의 동작을 제어하는 컨트롤러(1222), 본 발명의 실시예들에 따른 상변화 메모리 장치(1207)을 적어도 하나 포함할 수 있다. 컨트롤러(1222)는 프로세서로서, 상변화 메모리 장치(1207)의 라이트 동작 및 리드 동작을 제어할 수 있다. 구체적으로, 컨트롤러(1222)는 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해서 상변화 메모리 장치(1207), 인터페이스부(1221)와 커플링되어 있다.
도 34는 본 발명의 실시예들에 따른 상변화 메모리 장치가 사용되는 디지털 스틸 카메라(digital still camera)의 예시적 도면이다.
도 34를 참조하면, 디지털 스틸 카메라는 바디(1301), 슬롯(1302), 렌즈(1303), 디스플레이부(1308), 셔터 버튼(1312), 스트로브(strobe)(1318) 등을 포함한다. 특히, 슬롯(1308)에는 메모리 카드(1331)가 삽입될 수 있고, 메모리 카드(1331)는 본 발명의 실시예들에 따른 상변화 메모리 장치(1207)를 적어도 하나 포함할 수 있다.
메모리 카드(1331)가 접촉형(contact type)인 경우, 메모리 카드(1331)가 슬롯(1308)에 삽입될 때 메모리 카드(1331)와 회로 기판 상의 특정 전기 회로가 전기적으로 접촉하게 된다. 메모리 카드(1331)가 비접촉형(non-contact type)인 경우, 메모리 카드(1331)는 무선 신호를 통해서 메모리 카드(1331)와 통신하게 된다.
도 35는 도 33의 메모리 카드가 사용되는 다양한 시스템을 설명하는 예시적 도면이다.
도 35을 참조하면, 메모리 카드(331)는 (a) 비디오 카메라, (b) 텔레비전, (c) 오디오 장치, (d) 게임장치, (e) 전자 음악 장치, (f) 휴대폰, (g) 컴퓨터, (h) PDA(Personal Digital Assistant), (i) 보이스 레코더(voice recorder), (j) PC 카드 등에 사용될 수 있다.
도 36은 본 발명의 실시예들에 따른 상변화 메모리 장치가 사용되는 이미지 센서(image sensor) 시스템의 예시적 도면이다.
도 36을 참조하면, 이미지 센서 시스템은 이미지 센서(1332), 입출력 장치(1336), RAM(1348), CPU(1344), 본 발명의 실시예들에 따른 상변화 메모리 장치(1354) 등을 포함할 수 있다. 각 구성요소, 즉, 이미지 센서(1332), 입출력 장치(1336), RAM(1348), CPU(1344), 상변화 메모리 장치(1354)는 버스(1352)를 통해서 서로 통신한다. 이미지 센서(332)는 포토게이트, 포토다이오드 등과 같은 포토센싱(photo sensing) 소자를 포함할 수 있다. 각각의 구성 요소는 프로세서와 함께 하나의 칩으로 구성될 수도 있고, 프로세서와 각각 별개의 칩으로 구성될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 소자 분리 구조
122: 제1 반도체 패턴 124: 제2 반도체 패턴
132: 제1 전극 142: 스페이서
152: 상변화 물질막 163: 제2 전극
210: 층간 절연막 312: 식각 정지막

Claims (27)

  1. 기판;
    상기 기판 상에 형성된 층간 절연막;
    상기 층간 절연막에 형성된 제1 및 제2 콘택홀; 및
    상기 제1 및 제2 콘택홀 내에 각각 형성되고, 다이오드, 상기 다이오드 상의 제1 전극, 상기 제1 전극 상의 상변화 물질막, 상기 상변화 물질막에 위치하는 열손실 방지부 및 상기 상변화 물질막 상의 제2 전극을 각각 포함하는 메모리 셀을 포함하되,
    상기 제1 콘택홀과 제2 콘택홀은 서로 분리되고 이격되어 위치하고,
    각각의 상기 메모리 셀은 상기 콘택홀의 측벽과 상기 상변화 물질막 사이에 개재되는 스페이서를 더 포함하고,
    상기 스페이서는 경사면을 포함하되, 상기 경사면과 상기 제1 전극은 예각을 이루는 상변화 메모리 장치.
  2. 제1 항에 있어서,
    상기 상변화 물질막의 폭은 상기 제1 전극에서 상기 제2 전극 방향으로 갈수록 넓어지는 상변화 메모리 장치.
  3. 제1 항에 있어서,
    상기 스페이서는 상기 제1 전극 또는 상기 제2 전극 중 적어도 하나와 상기 콘택홀의 상기 측벽 사이에 개재되는 상변화 메모리 장치.
  4. 제3 항에 있어서,
    상기 제1 전극의 폭 또는 상기 제2 전극의 폭 중 적어도 하나는 상기 층간 절연막의 상부 방향으로 갈수록 넓어지는 상변화 메모리 장치.
  5. 삭제
  6. 제1 항에 있어서,
    상기 열손실 방지부는 상기 상변화 물질막 내에 위치하여, 표면이 상기 상변화 물질막으로 둘러싸인 에어갭(air gap)을 포함하는 상변화 메모리 장치.
  7. 제1 항에 있어서,
    상기 상변화 물질막은 제1 상변화 물질 패턴과 제2 상변화 물질 패턴을 포함하되, 상기 제2 상변화 물질 패턴의 부피와 상기 제1 상변화 물질 패턴의 부피가 서로 다른 상변화 메모리 장치.
  8. 기판;
    상기 기판 상에 형성된 층간 절연막;
    상기 층간 절연막에 형성된 제1 및 제2 콘택홀; 및
    상기 제1 및 제2 콘택홀 내에 각각 형성되고, 다이오드, 상기 다이오드 상의 제1 전극, 상기 제1 전극 상의 상변화 물질막, 상기 상변화 물질막 상의 제2 전극 및 상기 제1 전극과 상기 상변화 물질막 간의 저항을 조절하고, 경사면을 포함하는 저항 조절부를 각각 포함하는 메모리 셀을 포함하되,
    상기 제1 콘택홀과 제2 콘택홀은 서로 분리되고 이격되어 위치하고, 상기 상변화 물질막의 측면 프로파일과 상기 저항 조절부의 경사면의 프로파일이 실질적으로 동일하고,
    상기 저항 조절부는 상기 상변화 물질막과 상기 제2 전극을 수납하는 공간을 포함하고, 상기 상변화 물질막과 상기 제2 전극이 상기 공간 내에 위치하고,
    상기 제2 전극의 측면 프로파일과 상기 저항 조절부의 경사면의 프로파일이 실질적으로 동일한 상변화 메모리 장치.
  9. 제8 항에 있어서,
    상기 제1 전극, 상기 상변화 물질막 및 상기 제2 전극의 측면은 연속적인 프로파일을 갖는 상변화 메모리 장치.
  10. 상변화 메모리 장치; 및
    상기 상변화 메모리 장치의 라이트 동작 및 리드 동작을 제어하기 위한 프로세서를 포함하되,
    상기 상변화 메모리 장치는,
    기판과, 상기 기판 상에 형성된 층간 절연막과, 상기 층간 절연막에 형성된 제1 및 제2 콘택홀과, 상기 제1 및 제2 콘택홀 내에 각각 형성되고, 다이오드, 상기 다이오드 상의 제1 전극, 상기 제1 전극 상의 상변화 물질막 및 상기 상변화 물질막 상의 제2 전극을 각각 포함하는 메모리 셀을 포함하고, 상기 제1 콘택홀과 제2 콘택홀은 서로 분리되고 이격되어 위치하고,
    각각의 상기 메모리 셀은 상기 상변화 물질막에 위치하는 열손실 방지부를 더 포함하고,
    상기 열손실 방지부의 상부는 상기 제2 전극에 의해 둘러싸이고, 상기 열손실 방지부의 하부는 상기 상변화 물질막에 의해 둘러싸이는 저장 시스템.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
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  24. 삭제
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  26. 삭제
  27. 삭제
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