KR20160000299A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술에 따른 반도체 장치는 반도체 기판과, 반도체 기판의 상부에 형성되는 하부 전극과, 하부 전극을 포함하는 반도체 기판 결과물 상부에 형성되며, 하부 전극을 노출시키는 홀이 형성되는 층간 절연막과, 홀 내에 형성되고 하부 전극과 직접 콘택되는 가변 저항층과 홀 내에서 가변 저항층과 콘택되도록 형성되어 가변 저항층과 모세관력을 유발하는 계면활성층을 포함하는 가변 저항소자를 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR APPARATUS AND METHOD FOR FABRICATING OF THE SEMICONDUCTOR APPARATUS}
본 발명은 저항 변화 특성을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
모바일 및 디지털 정보 통신과 가전 산업의 급속한 발전에 따라, 기존의 전자의 전하 제어에 기반을 둔 소자 연구는 한계에 봉착할 것으로 전망된다. 이에 기존 전자 전하 소자의 개념이 아닌 새로운 개념의 신 기능성 메모리 장치의 개발이 요구되고 있다. 특히, 주요 정보 기기의 메모리의 대용량화 요구를 충족시키기 위해, 차세대 대용량 초고속 및 초전력 메모리 장치의 개발이 필요하다.
현재, 차세대 메모리 장치로서 저항 물질을 메모리 매체로 사용하는 저항 변화 메모리 장치가 제안되고 있다. 대표적인 저항 변화 메모리 장치로는, 저항 메모리, 상변화 메모리, 자기 메모리 및 STTMRAM 등이 있다.
상기와 같은 저항 변화 메모리 장치는 스위칭 소자 및 저항 소자를 기본 구성으로 하고 있으며, 저항 소자의 상태에 따라 "0" 또는 "1"의 데이터를 저장하게 된다.
특히, 상변화 메모리 장치는 열에 의해 결정 상태와 비정질 상태 중 어느 하나로 안정됨으로써 서로 다른 저항 상태 사이에서 스위칭하는 특성을 갖는 상변화 물질을 포함할 수 있다. 상변화 물질은 예컨대, GST(Ge-Sb-Te) 등과 같은 칼코게나이드계 물질 등일 수 있다.
현재, 저항 소자를 구성하는 저항 소자(가변 저항층)은 다양한 구조를 갖도록 형성되고 있다. 일반적으로 층간 절연막 내에 홀을 형성하고, 이러한 홀 내에 상변화 물질을 갭필하는 방식이 주로 사용되고 있다.
그러나 저항 변화 메모리 장치의 디자인 룰이 감소하는 경우, 보이드(Void)나 심(Seam)과 같은 결함을 발생시키지 않고 미세한 사이즈를 갖는 홀, 개구 또는 트렌치 등의 미세 구조 내에 가변 저항층을 완전히 채우기는 실질적으로 어렵다. 이에 따라 좁은 가변 저항 영역 내에 결함없이 가변 저항층을 형성하는 방식에 대한 요구가 높아지고 있다.
본 발명의 실시예는 결함없이 형성되는 가변 저항층을 포함하는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 반도체 기판, 상기 반도체 기판의 상부에 형성되는 하부 전극, 상기 하부 전극을 포함하는 반도체 기판 결과물 상부에 형성되며, 상기 하부 전극을 노출시키는 홀이 형성되는 층간 절연막 및 상기 홀 내에 형성되고 상기 하부 전극과 직접 콘택되는 가변 저항층과 상기 홀 내에서 상기 가변 저항층과 콘택되도록 형성되어 상기 가변 저항층과 모세관력을 유발하는 계면활성층을 포함하는 가변 저항소자를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치의 제조방법은, 반도체 기판 상부에 하부 전극을 형성하는 단계와, 상기 하부 전극이 형성된 반도체 기판 결과물 상부에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 식각하여 상기 하부 전극이 노출되도록 홀을 형성하는 단계 및 상기 홀 내에서 상기 하부 전극과 직접 콘택되는 가변 저항층과, 상기 홀 내에서 상기 가변 저항층과 콘택되도록 형성되어 상기 가변 저항층과 모세관력을 유발하는 계면활성층을 포함하는 가변 저항소자를 형성하는 단계를 포함할 수 있다.
본 기술에 의하면, 하부 전극과 직접 콘택되는 가변 저항층과 이 가변 저항층과 접촉되는 계면활성층을 포함하는 가변 저항소자가 구비됨에 따라, 가변 저항층과 계면활성층이 열처리 시 서로 작용하여 결함없이 가변 저항층의 형성이 용이하다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2 내지 도 8은 본 발명의 실시예에 따른 반도체 장치의 제조방법을 도시한 단면도이다.
도 9는 본 발명의 실시예에 따른 반도체 장치의 저항 드리프트를 나타낸 도면이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 도면이다.
도 11은 본 발명의 실시예에 따른 반도체 장치의 일부를 도시한 사시도이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 장치의 일부를 도시한 사시도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
그리고 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1 및 도 11을 참고하면, 저항 가변 특성을 갖는 반도체 장치는 하부 전극(30), 가변 저항소자(60) 및 상부 전극(70)을 포함할 수 있다.
하부 전극(30)은 반도체 기판(10) 상부에 형성되는 제1절연막(20) 즉, 베이스 절연막 내에 형성될 수 있다. 이때, 반도체 기판(10)과 제1절연막(20) 내에는 스위칭 소자(미도시)가 형성될 수 있다. 이와 같은 하부 전극(30)은 불순물이 도핑된 폴리실리콘막 또는 비저항이 높은 금속 물질이 이용될 수 있다.
가변 저항소자(60)는 가변 저항층(61a)과 계면활성층(Surfactant layer, 63a)을 포함할 수 있다.
가변 저항층(61a)은 가변 저항물질로 형성될 수 있다. 가변 저항물질은 저항 메모리의 재료인 PCMO(Pr1-xCaxMnO3)막, 상변화 메모리의 재료인 칼코게나이드막, 자기 메모리의 재료인 자성층, STTMRAM의 재료인 자화 반전 소자층 또는 폴리머 메모리의 재료인 폴리머층들이 다양하게 이용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 가변 저항층은 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성이 있기만 하면 된다.
예를 들어, 가변 저항물질은 상변화 물질을 포함할 수 있다. 상변화 물질은 예컨대, GST(Ge-Sb-Te) 등과 같은 칼코게나이드계 물질 일 수 있다. 이러한 상변화 물질을 포함하는 가변 저항층(61a)은 열에 의해 결정 상태와 비정질 상태 중 어느 하나로 안정됨으로써 서로 다른 저항 상태에서 스위칭하는 특성을 나타낼 수 있다.
상기의 가변 저항층(61a)은 제2절연막(40) 내에 형성되되, 하부 전극(30)의 상부에 형성될 수 있다. 제2절연막(40)은 가변 저항소자(60)가 형성될 가변 저항 영역을 포함하고, 가변 저항 영역은 하부 전극(30)을 노출시키는 홀(45, 도 2 참조)의 형태를 가질 수 있다. 또한, 가변 저항층(61a)은 제2절연막(40)의 가변 저항 영역의 표면을 따라 연장되는 얇은 막 형태로 형성될 수 있다.
계면활성층(63a)은 가변 저항층(61a)으로 둘러싸인 공간 내에 형성될 수 있다. 부연 설명하면, 가변 저항층(61a)이 홀(45) 내에 얇은 막 형태로 형성되면 가변 저항층(61a) 내에 빈 공간이 형성되고, 이러한 빈 공간 내에 계면활성물질이 증착되어 계면활성층(63a)이 형성될 수 있다. 이때의 계면활성층(63a)은 가변 저항층(61a)과 실질적으로 동일한 높이를 갖도록 형성될 수 있다. 그리고 계면활성층(63a)의 저부는 가변 저항층(61a)의 저부 보다 높은 위치에 배치될 수 있다.
상기의 계면활성층(63a)은 알루미늄 질화막(Aluminum nitride), 보론 질화막(Boron nitride), 알루미늄 산화막(Aluminum oxide), 탄탈륨 질화막(Tantalum nitride), 텅스텐막(W), 텅스텐 질화막(Tungsten nitride), 코발트 텅스텐막(CoW), 니켈 텡스텐막(NiW)과 같은 소재 및 이트륨 산화막(Yttrium oxide) 중 적어도 하나의 재질을 포함할 수 있다.
상부 전극(70)은 가변 저항층(61a)과 계면활성층(63a)의 상부에 형성될 수 있다. 다만, 상부 전극(70)은 가변 저항층(61a)과 계면활성층(63a)의 상면과 이 상면과 연결되는 가변 저항층(61a)의 측면 일부를 감싸도록 형성될 수 있다.
상기와 같은 구조를 갖는 반도체 장치는 얇은 막으로 형성되는 가변 저항층(61a) 내에 계면활성층(63a)이 형성됨에 따라, 보이드나 심과 같은 결함 없이 가변 저항층(61a)이 형성될 수 있다. 이에 대한 구체적인 작용효과는 후술한다.
한편, 도 2 내지 도 8을 참고하여 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하면 다음과 같다.
도 2를 참고하면, 스위칭 소자층(미도시)을 구비한 반도체 기판(10) 상부에 베이스 절연막(20)을 형성하고, 이 베이스 절연막(20)의 소정 부분을 식각하여 콘택홀(25)을 형성한다. 그리고 콘택홀(25) 내에 도전 물질을 충진하여 하부 전극(30)을 형성한다. 이때의 하부 전극(30)은 스위칭 소자층과 전기적으로 연결될 수 있다.
하부 전극(30)이 형성된 반도체 기판 결과물 상부에 층간 절연막(40)을 형성하고, 하부 전극(30)의 표면이 노출되도록 층간 절연막(40)을 식각하여 홀(45)을 형성한다.
도 3을 참고하면, 홀(45)이 형성된 반도체 기판 결과물에 절연물질을 증착하여 홀(45) 내부를 갭필한 다음 소정 두께만큼 리세스하여, 홀(45) 저부에 지정된 높이의 갭필 절연막(50)이 잔류하도록 한다. 갭필 절연막(50)은 SOD(Spin on dielectric)일 수 있으며, 이에 한정되는 것은 아니다. 이와 같은 갭필 절연막(50)의 리세스 공정에 따라 홀(45)의 상부 측벽이 노출된다.
도 4를 참고하면, 갭필 절연막(50)의 상부에 도전물질을 증착한 후 이를 스페이서 식각하여 홀(45) 상부 내측벽에 제1상부 전극(71)을 형성한다. 이때의 제1상부 전극(71)은 후술할 가변 저항층(61a)의 측면 일부를 감싸는 역할을 한다.
도 5를 참고하면, 갭필 절연막(50)을 제거한 다음, 제1상부 전극(71)이 잔류되어 있는 홀(45) 내에 가변 저항물질(61)을 증착한다. 이 과정에서 가변 저항물질(61)은 ALD(Atomic layer deposition) 방식을 이용하여 홀(45)의 내측벽을 따라 얇은 막의 형태로 증착될 수 있다. 예를 들여 가변 저항물질은(61) 200 내지 400°C 범위에서 증착될 수 있다. ALD 방식의 가변 저항물질(61)은 비정질 상을 가질 수 있다.
이와 같이 가변 저항물질(61)이 홀(45) 내에서 얇은 막 형태로 증착됨에 따라, 가변 저항물질(61) 내에 빈 공간(61b)이 형성될 수 있다.
도 6을 참고하면, 가변 저항물질(61) 내에 계면활성물질(63)을 증착한다. 여기서 계면활성물질(63)은 ALD 방식으로 증착될 수 있으며, 알루미늄 질화막(Aluminum nitride), 보론 질화막(Boron nitride), 알루미늄 산화막(Aluminum oxide), 탄탈륨 질화막(Tantalum nitride), 텅스텐막(W), 텅스텐 질화막(Tungsten nitride), 코발트 텅스텐막(CoW), 니켈 텡스텐막(NiW)와 같은 소재 및 이트륨 산화막(Yttrium oxide)의 재질 중 적어도 하나를 포함할 수 있다.
도 7을 참고하면, 가변 저항물질(61)과 계면활성물질(63)을 저온에서 열처리를 진행한다.
이와 같은 과정에서 가변 저항물질(61)은 비정질 상태에서 결정 상태로 상변화된다. 이때, 열처리의 온도 범위는 가변 저항물질(61)을 홀(45) 내에서 리플로우 시킬 수 있으면서, 하부의 스위칭 소자(미도시)의 특성에 영향을 미치지 않는 수준의 온도, 예컨대, 300 내지 600℃의 온도 범위에서 진행될 수 있다.
동시에 계면활성물질(63)은 가변 저항물질(61)과 서로 작용하여 보이드와 심과 같은 결함없이 가변 저항층을 형성할 수 있게 한다. 다시 말하면, 열처리된 계면활성물질(63)은 가변 저항물질(61)을 유지하는 인력(Attraction force)을 극복하여 모세관력(Capillary force)를 가능하게 함으로써, 가변 저항물질(61)을 조밀하게 하여 가변 저항층(61a)에서 결함의 형성을 억제할 수 있다.
그 후, 가변 저항물질(61)과 계면활성물질(63)을 지정된 높이로 에치백하여 상부 전극(70, 도 8 참조) 예정영역을 형성하면서 가변 저항층(61a)과 계면활성층(63a)을 포함하는 가변 저항소자(60)를 형성한다.
도 8을 참고하면, 가변 저항소자(60)를 형성한 다음 가변 저항소자(60) 상부에 도전물질을 갭필하고 이 도전물질을 평탄화하는 과정을 통해 제2상부 전극(73)을 형성한다. 이때의 제2상부 전극(73)은 앞선 제1상부 전극(71)과 더불어 상부 전극(70)을 형성할 수 있다. 즉, 본 발명의 실시예에서 상부 전극(70)은 가변 저항층(61a)의 상면과 연결되는 측면 일부를 감싸는 제1상부 전극(71)와, 가변 저항층(61a)과 계면활성층(63a)의 상면을 감싸는 제2상부 전극(73)을 포함할 수 있다. 이와 같은 상부 전극(70)은 가변 저항 소자와 접촉면적이 증가됨에 따라 가변 저항 소자와의 콘택 저항을 감소시켜 커런트 효율을 개선할 수 있다.
한편, 도 9를 참고하여 본 발명의 실시예에 따른 반도체 장치의 작용효과를 설명하면 다음과 같다.
도 9에서 (a)는 통상의 가변 저항층의 저항 드리프트(Drift) 즉, 시간에 따른 저항값 변화를 나타낸 것이고, (b)는 통상의 계면활성층의 저항 드리프트를 나타낸 것이고, (c)는 본 발명의 실시예에 따른 가변 저항 소자(60, 도 1 참조)의 저항 드리프트를 나타낸 것이다.
가변 저항층의 저항 드리프트는 시간이 지남에 따라 저항이 점차 증가됨을 알 수 있다. 계면활성층의 저항 드리프트는 시간이 지나도 대략 고정됨을 알 수 있다.
가변 저항층과 계면활성층을 포함하는 가변 저항 소자(60)는, 도시된 바와 같이 계면활성층과 같이 고정된 저항이 있으면 리드(Read) 시 가변 저항 소자는 병렬 저항의 합으로 표현될 수 있다. 따라서 본 발명의 실시예에서는 가변 저항층만 구비될 때와 비교하여 저항 드리프트가 개선됨을 알 수 있다.
도 10 및 도 12를 참고하면, 반도체 장치는 하부 전극(30), 가변 저항소자(160) 및 상부 전극(70)을 포함할 수 있다. 이 중 하부 전극(30)과, 상부 전극(70)은 도 1에 도시된 반도체 장치와 동일하므로 구체적인 설명을 생략한다.
가변 저항소자(160)는 계면활성층(163)과, 가변 저항층(161)을 포함할 수 있다. 본 발명의 실시예의 계면활성층(163)은 제2절연막(40) 내에 형성되는 홀(미도시)의 내측벽을 따라 얇은 막 형태로 형성되되, 홀의 내측벽에만 형성될 수 있다. 이와 같은 계면활성층(163)은 홀 내에 얇은 막 형태로 형성한 후 에치백 공정을 통해 바텀 부분을 제거하는 과정을 통해 형성될 수 있다.
가변 저항층(161)은 계면활성층(163)으로 둘러싸인 홀 내부를 충진하도록 형성될 수 있다. 다시 말하면, 계면활성층(163)은 가변 저항층(161)의 측면을 감싸게 된다.
상기와 같은 가변 저항소자(160)는 반도체 장치를 제조하는 과정에서 열처리될 수 있는데, 이와 같은 열처리 시 계면활성층(163)과 가변 저항층(161)이 서로 반응하여 가변 저항층(161)을 결함없이 조밀하게 형성시킬 수 있다.
또, 상기와 같은 구조를 갖는 계면활성층(163)은 라이트(Write) 전압 인가 시 가변 저항층(161)이 하부 전극(30)과 직접 맞닿아 있으므로 계면활성층(163)에 의해 전압하강이 일어나는 것을 방지할 수 있다.
이상에서 설명한 바와 같이, 본 발명의 실시예에 따른 반도체 장치는, 가변 저항층과 계면활성층을 포함하는 가변 저항소자를 구비함에 따라, 가변 저항소자를 열처리하는 과정을 통해 보이드나 심과 같은 결함이 없는 가변 저항층을 형성할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 반도체 장치 20: 베이스 절연막
30: 하부 전극 40: 층간 절연막
45: 홀 50: 갭필 절연막
60: 가변 저항소자 61a: 가변 저항층
63a: 계면활성층 70: 상부 전극
71: 제1상부 전극 73: 제2상부 전극

Claims (16)

  1. 반도체 기판;
    상기 반도체 기판의 상부에 형성되는 하부 전극;
    상기 하부 전극을 포함하는 반도체 기판 결과물 상부에 형성되며, 상기 하부 전극을 노출시키는 홀이 형성되는 층간 절연막;
    상기 홀 내에 형성되고 상기 하부 전극과 직접 콘택되는 가변 저항층과 상기 홀 내에서 상기 가변 저항층과 콘택되도록 형성되어 상기 가변 저항층과 모세관력을 유발하는 계면활성층을 포함하는 가변 저항소자;를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 계면활성층은 상기 홀 내에서 상기 가변 저항층에 의해 측면과 하면이 둘러싸인 반도체 장치.
  3. 제1항에 있어서,
    상기 계면활성층은 상기 홀의 내벽을 따라 형성되고,
    상기 가변 저항층은 상기 계면활성층에 의해 측면이 둘러싸인 반도체 장치.
  4. 제1항에 있어서,
    상기 가변 저항층은 PCMO막, 칼코게나이드막, 자성층, 자화 반전 소자층 또는 폴리머층을 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 계면활성층은 알루미늄 질화막, 보론 질화막, 알루미늄 산화막, 탄탈륨 질화막, 텅스텐막, 텅스텐 질화막, 코발트 텅스텐막, 이트륨 산화막 중 적어도 하나의 재질로 형성되는 반도체 장치.
  6. 제1항에 있어서,
    상기 가변 저항소자의 상부에 형성되는 상부 전극을 더 포함하며,
    상기 상부 전극은 상기 가변 저항층과 상기 계면활성층의 상면 및 상기 가변 저항층의 측면을 감싸도록 형성되는 반도체 장치.
  7. 반도체 기판 상부에 하부 전극을 형성하는 단계;
    상기 하부 전극이 형성된 반도체 기판 결과물 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 하부 전극이 노출되도록 홀을 형성하는 단계; 및
    상기 홀 내에서 상기 하부 전극과 직접 콘택되는 가변 저항층과, 상기 홀 내에서 상기 가변 저항층과 콘택되도록 형성되어 상기 가변 저항층과 모세관력을 유발하는 계면활성층을 포함하는 가변 저항소자를 형성하는 단계;를 포함하는 반도체 장치의 제조방법.
  8. 제7항에 있어서,
    상기 가변 저항소자를 형성하는 단계는,
    상기 홀 내에 가변 저항물질을 증착하는 단계;
    상기 가변 저항물질의 증착된 반도체 기판 결과물에 계면활성물질을 증착하는 단계; 및
    상기 가변 저항물질과 상기 계면활성물질이 상호 작용하도록 열처리하는 단계;를 포함하는 반도체 장치의 제조방법.
  9. 제8항에 있어서,
    상기 가변 저항소자를 형성하는 단계는, 상기 가변 저항물질과 상기 계면활성물질을 지정된 높이로 에치백하여 상기 가변 저항층과 상기 계면활성층을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  10. 제8항에 있어서,
    상기 가변 저항물질은 ALD(atomic layer deposition) 방식으로 증착되는 반도체 장치의 제조방법.
  11. 제8항에 있어서,
    상기 계면활성물질은 ALD(atomic layer deposition) 방식으로 증착되는 반도체 장치의 제조방법.
  12. 제9항에 있어서,
    상기 홀을 형성하는 단계와 상기 가변 저항소자를 형성하는 단계 사이에, 상기 홀의 측벽에 제1상부 전극을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  13. 제12항에 있어서,
    상기 제1상부 전극을 형성하는 단계는,
    상기 홀 내에 갭필 절연막을 형성하는 단계;
    상기 갭필 절연막 상부에 상기 홀의 내측벽에 위치되는 제1상부 전극을 형성하는 단계; 및
    상기 갭필 절연막을 제거하는 단계;를 포함하는 반도체 장치의 제조방법.
  14. 제13항에 있어서,
    상기 가변 저항소자는 상기 갭필 절연막이 제거된 상기 홀 내에 형성되는 반도체 장치의 제조방법.
  15. 제13항에 있어서,
    상기 가변 저항층과 상기 계면활성층을 형성하는 단계 이후에,
    상기 가변 저항층과 상기 계면활성층의 상부에 제2상부 전극을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  16. 제7항에 있어서,
    상기 가변 저항소자를 형성하는 단계는,
    상기 홀 내에 상기 홀의 내벽을 따라 계면활성물질을 증착하는 단계;
    상기 계면활성물질의 바텀 부분을 제거하는 단계;
    상기 바텀 부분이 제거된 계면활성물질 내에 가변 저항물질을 증착하는 단계; 및
    상기 가변 저항물질과 상기 계면활성물질이 상호 작용하도록 열처리하는 단계;를 포함하는 반도체 장치의 제조방법.
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