KR20110035784A - 상변화 메모리 소자 제조 방법 - Google Patents

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Abstract

개시되는 상변화 메모리 소자 제조 방법은 하부전극 콘택홀이 형성된 반도체 기판이 제공되는 단계, 하부전극 콘택홀 내측벽에 스페이서를 형성하는 단계, 스페이서가 형성된 하부전극 콘택홀 내에 매립층을 형성하는 단계, 스페이서를 제거하는 단계 및 스페이서가 제거된 영역에 상변화 물질 패턴을 형성하는 단계를 포함한다.
PCRAM, 스페이서

Description

상변화 메모리 소자 제조 방법{Fabrication Method of Phase-Change Random Access Memory Device}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 구체적으로는 상변화 메모리(Phase-Change Random Access Memory; PCRAM) 소자 제조 방법에 관한 것이다.
상변화 메모리 소자는 플래쉬 메모리를 대체할 차세대 비휘발성 메모리 소자의 대표적인 후보로서, 상변화 물질에 가해지는 열에 의해 상변화 물질의 상태를 변화시켜 정보를 프로그램/소거하는 메모리 소자이다.
도 1은 상변화 메모리 소자의 프로그램 원리를 설명하기 위한 도면이다.
상변화 물질을 비정질 상태로 변화시키기 위해서는 용융 온도(Melting Temperature; Tm) 보다 높은 온도에서 짧은 시간(제 1 동작 구간; t1) 동안 상변화 물질을 가열한 후 급냉시킨다(Quenching)(그래프 A). 한편, 상변화 물질의 결정화 온도(Crystallization Temperature; Tc) 보다 높고 용융 온도(Tm) 보다 낮은 온도에서 제 1 동작 구간(t1)보다 긴 시간(제 2 동작 구간; t2) 동안 상변화 물질을 가열한 후 냉각시키면, 상변화 물질은 결정 상태로 변화된다(그래프 B).
비정질 상태를 갖는 상변화 물질의 비저항은 결정 상태를 갖는 상변화 물질보다 높으며, 읽기 모드에서 상변화 물질을 통해 흐르는 전류를 감지하여, 상변화 메모리 셀에 저장된 정보의 논리 레벨을 판별할 수 있게 된다.
이러한 상변화 메모리 소자는 고집적화가 유리하고, 동작 속도가 빠른 장점이 있으나, 상변화 물질을 비정질 상태로 만들기 위한 프로그램 전류량이 큰 단점이 있다. 상변화 메모리 소자의 리셋(reset) 전류 즉, 상변화 물질을 비정질 상태로 만들기 위해 인가되는 전류량은 상변화 메모리 장치의 동작 전압을 결정하는 요소이며, 리셋 전류를 줄일수록 동작 전압 또한 감소시킬 수 있다.
리셋 전류를 줄이기 위한 대표적인 방법으로, 상변화 물질에 열을 인가하는 히터와 상변화 물질과의 접촉 면적을 작게 하는 방안을 들 수 있으나, 사진 및 식각 공정의 한계에 따라 하부전극 콘택의 구경을 원하는 만큼 낮추는 데 어려움이 있고, 미세한 하부전극 콘택을 형성하는 경우 하부전극 콘택의 크기를 균일하게 제어하기 어려워 소자의 신뢰성을 저하시키는 원인이 된다.
이에 따라, 하부전극 콘택을 형태를 링형(ring type), 기둥형(pillar type), 실린더형(cylinder type), 바형(bar type) 등으로 구성하는 방안이 제시되었다. 그러나, 이 경우 한정된 넓이의 하부전극 콘택 상에 가늘고 긴 패턴으로 상변화 물질층을 형성하여야 하므로 제조 공정상 어려움이 따른다.
본 발명은 하부전극 콘택의 크기와 무관하게 상변화 물질층과 하부전극 간의 접촉 면적을 최소화할 수 있는 상변화 메모리 소자 제조 방법을 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 하부전극과 상변화 물질을 최소한 접촉시키면서도 상변화 물질의 열 집속 효과를 높일 수 있는 상변화 메모리 소자 제조 방법을 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법은 하부전극 콘택홀이 형성된 반도체 기판이 제공되는 단계; 상기 하부전극 콘택홀 내측벽에 스페이서를 형성하는 단계; 상기 스페이서가 형성된 상기 하부전극 콘택홀 내에 매립층을 형성하는 단계; 상기 스페이서를 제거하는 단계; 및 상기 스페이서가 제거된 영역에 상변화 물질 패턴을 형성하는 단계;를 포함한다.
본 발명에 의하면, 하부전극 콘택의 구경을 최소화하지 않고도 하부전극과 상변화 물질과의 접촉 면적을 최소화하고 상변화 메모리 장치를 고집적화 할 수 있다. 이에 따라, 상변화 메모리 소자의 리셋 전류를 낮출 수 있어 소자의 동작 전압을 최소화할 수 있는 이점이 있다.
더욱이, 상변화 물질을 컨파인드(Confined) 형태로 제조함으로써, 한정된 공간 내에서 상변화 물질을 가열하기 때문에, 열 집속 효과를 최대화할 수 있으므로, 적은 양의 리셋 전류를 공급하면서도 상변화 효율을 향상시킬 수 있다.
뿐만 아니라, 하부전극 콘택을 미세하게 형성할 필요가 없어 하부전극 콘택을 균일한 크기로 형성할 수 있으며, 따라서 상변화 메모리 소자의 동작 신뢰성을 보장할 수 있다.
본 발명에서는 하부전극과 상변화 물질과의 접촉 면적을 최소화하기 위한 방안으로 컨파인드(Confined) 구조를 제안한다. 특히, 하부전극 콘택 측벽에 링형(ring type)으로 상변화 물질 패턴을 형성함으로써, 접촉 면적을 줄이고, 접촉면을 균일화함과 동시에 열 집속률을 향상시켜 소자의 동작 특성을 개선한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.
도 2 내지 도 8은 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 단면도이다.
먼저, 도 2에 도시한 것과 같이, 스위칭 소자(미도시) 등이 형성된 반도체 기판(101) 상에 하부전극(103)을 형성한다. 그리고, 하부전극(103)을 포함하는 전체 구조 상에 층간 절연막(105)을 형성한 후, 하부전극(103) 표면이 노출되도록 지정된 크기의 하부전극 콘택홀을 형성한다. 아울러, 하부전극 콘택홀을 포함하는 전체 구조 상에 스페이서 절연막(107)을 형성한다.
도 3은 스페이서 절연막(107)에 대한 스페이서 식각 공정을 수행하여, 하부전극 콘택홀 내측벽에 스페이서(107A)가 형성된 상태를 나타낸다.
다음, 도 4에 도시한 것과 같이, 전체 구조 상에 매립 물질층(109)을 형성하고, 층간 절연막(105) 표면이 노출되도록 평탄화하여, 도 5에 도시한 것과 같이 하부전극 콘택홀 내에 매립층(109A)를 형성한다.
매립 물질층(109)은 SOD(Spin On Dielectric), BPSG(BoroPhospho Silicate Glass), APL(Advanced Planarization Layer) 등과 같이 매립 특성이 우수한 물질을 사용하여 형성할 수 있다. 특히, PSZ SOD(Perhydro poly Silazane SOD)는 액체 상태로 매립되기 때문에 홀의 크기에 제약 없이 매립이 가능한 이점이 있다.
한편, 매립 물질층(109)의 평탄화 공정시 선택비를 개선하기 위해, 층간 절연막(105)과 동일한 물질로 매립 물질층(109)을 형성할 수 있다. 또는, 도 2의 공정을 진행하기 전, 하부전극 콘택홀 형성시 사용한 하드 마스크를 제거하지 않고 도 2 이후의 과정을 진행하는 것도 가능하다. 이 경우, 하드 마스크는 매립 물질층(109)과 평탄화 선택비가 동일하거나 유사한 질화막, 폴리실리콘막, 비정질 탄소막 중 어느 하나를 이용하여 형성할 수 있다.
도 6은 매립층(109A) 형성 후, 스페이서(107A)를 제거한 상태를 나타낸다. 스페이서 절연막(107)은 층간 절연막(105) 및 매립층(109A)과 식각 특성이 상이한 물질, 예를 들어 질화물을 이용하여 형성할 수 있으며, 이 경우 스페이서(107A)는 습식 세정을 통해 제거할 수 있다.
다음, 도 7에 도시한 것과 같이, 전체 구조 상에 상변화 물질층(111)을 형성 한다. 그리고, 층간 절연막(105) 표면이 노출되도록 평탄화 공정을 수행하여 셀 간 분리가 이루어지도록 한다. 이에 따라, 도 8에 도시한 것과 같이, 스페이서(107A)가 제거된 영역에 상변화 물질 패턴(111A)이 형성된다.
여기에서, 상변화 물질층(111)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 방식으로 형성할 수 있다. 특히, ALD 방식을 이용하는 경우 적어도 1사이클 이상(예를 들어, 1~500사이클) 반복 증착을 수행하여 종횡비가 높은 홀 내에 보이드(void) 등과 같은 결함 없이 상변화 물질을 매립할 수 있다.
도 9는 도 8에 도시한 상변화 메모리 소자에서 상변화 물질 패턴의 평면도이다.
도시한 것과 같이, 상변화 물질 패턴(111A)은 링형으로 형성되고, 그 내부는 매립층(109A)에 의해 매립된다. 상변화 물질 패턴(111A)의 두께는 스페이서 절연막(107)의 증착 두께에 의해 결정되므로, 스페이서 절연막(107)의 두께를 제어함에 의해 상변화 물질 패턴(111A)의 두께를 변화시킬 수 있다. 그리고, 이를 통해 하부전극(103)과 상변화 물질 패턴(111A) 간의 접촉 면적을 목적하는 크기로 제어할 수 있다.
또한, 하부전극 콘택홀 내에 컨파인드(confined)되도록 상변화 물질 패턴(111A)을 형성하기 때문에, 열 집속 효율이 향상되어 적은 양의 리셋 전류를 공급하면서도 상변화 물질의 상태를 용이하게 변화시킬 수 있다.
한편, 이상에서는 하부전극(103) 상에 하부전극 콘택홀을 형성하는 예에 대해 설명하였으나, 하부전극(103)의 형태는 이에 한정되지 않는다. 즉, 하부전극 역시 하부전극 콘택홀 내에 매립되도록 형성할 수 있으며, 도면을 참조하여 설명하면 다음과 같다.
도 10 내지 도 19는 본 발명의 다른 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 단면도이다.
도 10은 스위칭 소자(미도시) 등의 하부구조가 형성된 반도체 기판(201) 상에 층간 절연막(203)을 형성하고, 하부전극 콘택홀을 형성한 상태를 나타낸다.
하부전극 콘택홀 내에 매립형 하부전극을 형성하기 위해, 도 11에 도시한 것과 같이, 전체 구조 상에 도전 물질층(205)을 형성한다. 그리고, 선택적 식각 공정, 예를 들어 에치 백 공정을 수행하여, 하부전극 콘택홀 저부에 지정된 높이의 하부전극(205A)을 형성한다(도 12 참조).
다음, 도 13에 및 도 14에 도시한 것과 같이, 전체 구조 상에 스페이서 절연막(207)을 형성하고, 스페이서 식각 공정을 수행하여 하부전극 콘택홀 내측벽에 스페이서(207A)를 형성한다.
스페이서(207A) 형성 후에는 전체 구조 상에 매립 물질층(209)을 형성하고(도 15 참조), 층간 절연막(203)이 노출되도록 평탄화 공정을 수행하여 스페이서(207A) 내부에 매립층(209A)을 형성한다(도 16 참조).
이후, 컨파인드 구조의 상변화 물질 패턴을 형성하기 위해, 도 17에 도시한 것과 같이 스페이서(207A)를 제거한다.
그리고, 도 18 및 도 19에 도시한 것과 같이, 전체 구조 상에 상변화 물질층(211)을 형성하고, 층간 절연막(203) 표면이 노출되도록 평탄화하여 스페이 서(207A)가 제거된 영역에 상변화 물질 패턴(211A)이 매립되도록 한다.
본 실시예에서, 층간 절연막(203)과 매립 물질층(209)은 동일한 물질로 형성할 수 있으며, 이 경우 평탄화 공정시의 선택비가 동일하여 평탄화 특성을 향상시킬 수 있다. 특히, 층간 절연막(203) 및 매립 물질층(209)은 예를 들어 질화물을 이용하여 형성할 수 있다.
또한, 스페이서 절연막(207)은 층간 절연막(203) 및 매립 물질층(209)과 식각 특성이 상이한 물질, 예를 들어 산화물을 이용하여 형성할 수 있으며, 이 경우 스페이서(207A)는 습식 세정 공정을 통해 제거할 수 있다.
본 실시예에서도, 상변화 물질 패턴(211A)은 링형으로 형성되며, 스페이서(207A)의 두께에 따라 상변화 물질 패턴(211A)의 두께가 결정된다.
즉, 본 발명에서는 하부전극 콘택홀 형성시, 사진 및 식각 공정의 제약 없이 공정 마진이 충분한 하부전극 콘택홀을 형성할 수 있다. 그리고, 하부전극 콘택홀 내측벽에 형성되는 스페이서의 두께를 조절함에 의해 하부전극과 상변화 물질과의 접촉 면적을 최소화할 수 있다.
더욱이, 본 발명에서는 상변화 물질 패턴이 하부전극 콘택홀 내에 매립된 형태, 즉 컨파인드 구조로 형성되기 때문에 좁은 접촉 면적을 통해 최소한의 리셋 전류를 공급하여도 상변화 효율을 극대화할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예 시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 상변화 메모리 소자의 프로그램 원리를 설명하기 위한 도면,
도 2 내지 도 8은 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 단면도,
도 9는 도 8에 도시한 상변화 메모리 소자에서 상변화 물질층의 평면도,
도 10 내지 도 19는 본 발명의 다른 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
101, 201 : 반도체 기판 103 : 하부전극
105, 203 : 층간 절연막 107, 207 : 스페이서 절연막
107A, 207A : 스페이서 109, 209 : 매립 물질층
109A, 209A : 매립층 111, 211 : 상변화 물질층
111A, 211A : 상변화 물질 패턴 205 : 도전 물질층
205A : 하부전극

Claims (10)

  1. 하부전극 콘택홀이 형성된 반도체 기판이 제공되는 단계;
    상기 하부전극 콘택홀 내측벽에 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 상기 하부전극 콘택홀 내에 매립층을 형성하는 단계;
    상기 스페이서를 제거하는 단계; 및
    상기 스페이서가 제거된 영역에 상변화 물질 패턴을 형성하는 단계;
    를 포함하는 상변화 메모리 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 스페이서는 상기 매립층과 식각 특성이 상이한 물질로 형성하는 상변화 메모리 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 하부전극 콘택홀을 형성하기 전, 상기 반도체 기판 상에 하부전극을 형성하는 단계를 더 포함하는 상변화 메모리 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 스페이서를 형성하기 전, 상기 하부전극 콘택홀 내에 지정된 높이의 하 부전극을 형성하는 단계를 더 포함하는 상변화 메모리 소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 매립층은 SOD(Spin On Dielectric), BPSG(BoroPhospho Silicate Glass), APL(Advanced Planarization Layer) 중 어느 하나를 이용하여 형성하는 상변화 메모리 소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 스페이서는 질화물을 이용하여 형성하는 상변화 메모리 소자 제조 방법.
  7. 제 6 항에 있어서,
    상기 스페이서는 습식 세정으로 제거하는 상변화 메모리 소자 제조 방법.
  8. 제 1 항에 있어서,
    상기 매립층은 질화물을 이용하여 형성하는 상변화 메모리 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 스페이서는 산화물을 이용하여 형성하는 상변화 메모리 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 스페이서는 습식 세정으로 제거하는 상변화 메모리 소자 제조 방법.
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