JP2007273964A - 自己整合プロセスを用いて形成された相変化メモリ - Google Patents

自己整合プロセスを用いて形成された相変化メモリ Download PDF

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Abstract

【課題】自己整合プロセスを用いて形成され、メモリセルサイズを微細化することができる相変化メモリを提供する。
【解決手段】メモリは、各行および各列の内部に配置されてアレイを形成する各トランジスタと、上記アレイを横断して各列内に配置された各導線２０８とを含む。上記メモリは、上記各導線２０８に接触し、上記各導線２０８に対し自己整合的に形成された各相変化素子１０７を含む。上記各相変化素子は、それぞれ、トランジスタのソースードレイン経路の一側面に結合されている。
【選択図】図２Ａ

Description

発明の詳細な説明
〔背景技術〕
不揮発性メモリの１つのタイプとして、抵抗メモリがある。抵抗メモリは、メモリ素子の抵抗値を用いて、１ビットまたはそれ以上のビット数のデータを記憶する。例えば、抵抗値が高くなるようにプログラムされたメモリ素子は論理値「１」データビット値を示し、抵抗値が低くなるようにプログラムされたメモリ素子は論理値「０」データビット値を示す。メモリ素子の抵抗値は、メモリ素子に電圧パルスまたは電流パルスを印加することによって、電気的に切り替えられる。抵抗メモリの１つのタイプとして、相変化メモリがある。相変化メモリは、抵抗メモリ素子として相変化材料を用いる。
相変化メモリは、少なくとも２つの異なる各状態を示す相変化材料に基づいている。相変化材料は、データビットを記憶するためにメモリセル内において用いられる。相変化材料の各状態は、アモルファス状態および結晶状態と称される。これらの各状態は、アモルファス状態が一般的に結晶状態よりも高い抵抗値を示すため、互いに区別することができる。一般的には、アモルファス状態では原子構造がより不規則であり、結晶状態では原子構造の格子がより規則的である。一部の相変化材料は、例えば面心立方（ＦＣＣ）状態および六方最密充てん（ＨＣＰ）状態など、２つ以上の結晶状態を示す。これら２つの各結晶状態は抵抗値がそれぞれ異なり、データビットを記憶するために用いることができる。
相変化材料における相変化は、可逆的に誘導させることができる。このような誘導では、上記メモリは、温度変化に対応して、アモルファス状態から結晶状態、および結晶状態からアモルファス状態へと変化させることが挙げられる。相変化材料の温度は、様々な方法によって変化させることができる。例えば、相変化材料へのレーザ照射、相変化材料への電流印加、あるいは相変化材料に隣り合う抵抗ヒータへの電流供給が挙げられる。これら方法のいずれにおいても、相変化材料の加熱が制御可能であることによって、これら相変化材料内における相変化が制御可能となる。
相変化材料からなる複数のメモリセルを有するメモリアレイを備えた相変化メモリは、データを記憶するために、相変化材料のメモリ状態を利用してプログラムすることができる。このような相変化メモリデバイスにおけるデータの読み出しおよび書き込みを行うための方法の１つとして、相変化材料へ印加される電流および／または電圧パルスを制御する方法がある。電流および／または電圧のレベルは、各メモリセル内の相変化材料内において誘発された温度に対応している。
データ記憶用アプリケーションでは、物理的なメモリセルサイズを微細化することが継続的な目標である。物理的なメモリセルサイズを微細化することによって、メモリの記憶密度が高くなり、メモリのコストが低減される。物理的なメモリセルサイズを微細化するためには、メモリセルの配置がリソグラフィに適している必要がある。さらに、メモリセル内の金属と活性材料との界面抵抗が、小領域の全体的な抵抗に大幅に影響を与えるため、界面領域を十分に制御する必要がある。最後に、メモリセルの配置は、化学的機械的平坦化（ＣＭＰ）プロセスウィンドウを改良して、より高い歩留まりを可能にするために、機械的安定性を有していなければならない。
上記および上記以外の理由により、本発明が必要とされる。
〔概要〕
本発明の一実施形態は、メモリを提供する。上記メモリは、各行および各列の内部に配置されてアレイを形成する各トランジスタと、上記アレイを横断して各列内に配置された各導線とを含んでいる。上記メモリは、上記各導線に接触し、上記各導線に対し自己整合的に形成された各相変化素子を含む。上記各相変化素子は、それぞれ、トランジスタのソースードレイン経路の一側面に結合されている。
〔図面の簡単な説明〕
本発明をさらに理解するために、図面が添付されている。これらの添付図面は本明細書に組み込まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を例証し、また本明細書における記載と共に本発明の原理を説明するためのものである。本発明の別の実施形態、および本発明の意図する多くの利点については、以下の詳細な説明を参照することによって容易に理解できるであろう。これら図面中の各素子は、必ずしも互いに相対的な縮小とはなっていない。同様の符号は、対応する同様の部材を示している。
図１は、相変化メモリセルアレイの一実施形態を示す図である。図２Ａは、相変化メモリセルアレイの一実施形態の断面図である。図２Ｂは、図２Ａに示されている相変化メモリセルアレイの垂直断面図である。図２Ｃは、図２Ａに示されている相変化メモリセルアレイの上面図である。
図３Ａは、前処理されたウェハの一実施形態の断面図である。図３Ｂは、図３Ａに示されている前処理されたウェハの垂直断面図である。図３Ｃは、図３Ａに示されている前処理されたウェハの水平断面図である。図３Ｄは、図３Ａに示されている前処理されたウェハの上面図である。
図４Ａは、前処理されたウェハ、下地材料層、および誘電体材料層の一実施形態の断面図である。図４Ｂは、図４Ａに示されているウェハの垂直断面図である。図５Ａは、エッチング後における、前処理されたウェハ、下地材料層、および誘電体材料層の一実施形態の断面図である。図５Ｂは、図５Ａに示されているウェハの垂直断面図である。図５Ｃは、図５Ａに示されているウェハの上面図である。
図６Ａは、前処理されたウェハ、下地材料層、誘電体材料層、相変化材料層、および電極材料層の一実施形態の断面図である。図６Ｂは、図６Ａに示されているウェハの垂直断面図である。図７Ａは、エッチング後における、前処理されたウェハ、下地材料層、誘電体材料層、相変化材料層、およびビット線の一実施形態の断面図である。図７Ｂは、図７Ａに示されているウェハの垂直断面図である。図７Ｃは、図７Ａに示されているウェハの上面図である。
図８Ａは、オーバエッチング後における、前処理されたウェハ、下地材料層、誘電体材料層、相変化材料層、およびビット線の一実施形態の断面図である。図８Ｂは、図８Ａに示されているウェハの垂直断面図である。図９Ａは、相変化メモリセルアレイの別の実施形態の断面図である。図９Ｂは、図９Ａに示されている相変化メモリセルアレイの垂直断面図である。図９Ｃは、図９Ａに示されている相変化メモリセルアレイの上面図である。
図１０Ａは、前処理されたウェハの一実施形態の断面図である。図１０Ｂは、図１０Ａに示されている前処理されたウェハの垂直断面図である。図１０Ｃは、図１０Ａに示されている前処理されたウェハの水平断面図である。図１０Ｄは、図１０Ａに示されている前処理されたウェハの上面図である。
図１１Ａは、前処理されたウェハ、下地材料層、および誘電体材料層の一実施形態の断面図である。図１１Ｂは、図１１Ａに示されているウェハの垂直断面図である。図１２Ａは、エッチング後における、前処理されたウェハ、下地材料層、および誘電体材料層の一実施形態の断面図である。図１２Ｂは、図１２Ａに示されているウェハの垂直断面図である。図１２Ｃは、図１２Ａに示されているウェハの上面図である。
図１３Ａは、前処理されたウェハ、下地材料層、誘電体材料層、相変化材料層、および電極材料層の一実施形態の断面図である。図１３Ｂは、図１３Ａに示されているウェハの垂直断面図である。図１４Ａは、エッチング後における、前処理されたウェハ、下地材料層、誘電体材料層、相変化素子、およびビット線の一実施形態の断面図である。図１４Ｂは、図１４Ａに示されているウェハの垂直断面図である。図１４Ｃは、図１４Ａに示されているウェハの上面図である。
図１５Ａは、オーバエッチング後における、前処理されたウェハ、下地材料層、誘電体材料層、相変化素子、およびビット線の一実施形態の断面図である。図１５Ｂは、図１５Ａに示されているウェハの垂直断面図である。図１６Ａは、前処理されたウェハの一実施形態の断面図である。図１６Ｂは、図１６Ａに示されている前処理されたウェハの垂直断面図である。図１６Ｃは、図１６Ａに示されている前処理されたウェハの水平断面図である。図１６Ｄは、図１６Ａに示されている前処理されたウェハの上面図である。
図１７は、前処理されたウェハおよび相変化材料層の一実施形態の断面図である。図１８は、エッチング後における、前処理されたウェハおよび相変化材料層の一実施形態の断面図である。図１９Ａは、前処理されたウェハ、相変化材料層、および誘電体材料層の一実施形態の断面図である。図１９Ｂは、図１９Ａに示されているウェハの垂直断面図である。
図２０Ａは、前処理されたウェハ、相変化材料層、誘電体材料層、および電極材料層の一実施形態の断面図である。図２０Ｂは、図２０Ａに示されているウェハの垂直断面図である。図２１Ａは、エッチング後における、前処理されたウェハ、相変化素子、誘電体材料層、およびビット線の一実施形態の断面図である。図２１Ｂは、図２１Ａに示されているウェハの垂直断面図である。図２１Ｃは、図２１Ａに示されているウェハの上面図である。
〔詳細な説明〕
以下の詳細な説明では添付図面を参照する。これらの添付図面は、本明細書の一部を構成するものであり、また本発明を実施し得る具体的な実施形態を例証するために示されている。上記例証に関し、説明する（これら）図面の方向を参照して、「上」「下」「前」「後」「先端」「後端」等の方向を示す用語が使用されている。本発明の実施形態の構成要素は、多くの様々な方向に配置することができる。従って、方向を表す上記用語は、例証するために用いられているものであって、上記方向を限定するものではない。なお、本発明の範囲を逸脱することなく、別の実施形態を用いること、および構造的または論理的な変化を加えることができることについて理解されたい。従って以下の詳細な説明は、限定的な意味として捉えられるものではなく、本発明の範囲は特許請求の範囲によって規定される。
図１は、相変化メモリセルアレイ１００の一実施形態を示す要部回路図である。メモリアレイ１００は、厳密なリソグラフィ工程を最低限に抑えるために、線リソグラフィおよび自己整合プロセスを用いて形成される。さらに、金属と活性材料との界面抵抗は、上記金属と活性材料との重ね合わせに対し、非感受性であり、また上記界面領域を最大化することによって寄生抵抗が最小化されている。メモリアレイ１００は、化学的機械的平坦化（ＣＭＰ）プロセスウィンドウを改良し、機械的安定性を向上させるために、互いに分離された微細な各パターンを有していない。
メモリアレイ１００は、複数の相変化メモリセル１０４ａ〜１０４ｄ（これらはまとめて相変化メモリセル１０４と称される）と、複数のビット線（ＢＬ）１１２ａ〜１１２ｂ（これらはまとめてビット線１１２と称される）と、複数のワード線（ＷＬ）１１０ａ〜１１０ｂ（これらはまとめてワード線１１０と称される）と、複数の接地線（ＧＬ）１１４ａ〜１１４ｂ（これらはまとめて接地線１１４と称される）とを有している。
本明細書において使用されているように、「電気的に結合された」という表現は、必ずしも各素子同士が互いに直接結合しているという意味だけではなく、上記電気的に結合された各素子同士の間に別の素子が介在していてもよいことを含む。
各相変化メモリセル１０４は、それぞれ、ワード線１１０、ビット線１１２、および接地線１１４に電気的に結合されている。例えば、相変化メモリセル１０４ａは、ビット線１１２ａ、ワード線１１０ａ、および接地線１１４ａに電気的に結合されており、相変化メモリセル１０４ｂは、ビット線１１２ａ、ワード線１１０ｂ、および接地線１１４ｂに電気的に結合されている。相変化メモリセル１０４ｃは、ビット線１１２ｂ、ワード線１１０ａ、および接地線１１４ａに電気的に結合されており、相変化メモリセル１０４ｄは、ビット線１１２ｂ、ワード線１１０ｂ、および接地線１１４ｂに電気的に結合されている。
各相変化メモリセル１０４は、それぞれ、相変化素子１０６およびトランジスタ１０８を有している。トランジスタ１０８は、図示されている実施形態では電界効果トランジスタ（ＦＥＴ）である。しかし、トランジスタ１０８は、別の実施形態では、その他の適切なデバイス（例えばバイポーラトランジスタ、または３Ｄトランジスタ構造）であってよい。相変化メモリセル１０４ａは、相変化素子１０６ａおよびトランジスタ１０８ａを有している。相変化素子１０６ａの一側面は、ビット線１１２ａと電気的に結合されており、相変化素子１０６ａの他の側面は、トランジスタ１０８ａのソース／ドレイン経路の一側面に電気的に結合されている。トランジスタ１０８ａのソース／ドレイン経路の他の側面は、接地線１１４ａに電気的に結合されている。トランジスタ１０８ａのゲートは、ワード線１１０ａに電気的に結合されている。相変化メモリセル１０４ｂは、相変化素子１０６ｂおよびトランジスタ１０８ｂを有している。相変化素子１０６ｂの一側面は、ビット線１１２ａと電気的に結合されており、相変化素子１０６ｂの他の側面は、トランジスタ１０８ｂのソース／ドレイン経路の一側面に電気的に結合されている。トランジスタ１０８ｂのソース／ドレイン経路の他の側面は、接地線１１４ｂに電気的に結合されている。トランジスタ１０８ｂのゲートは、ワード線１１０ｂに電気的に結合されている。
相変化メモリセル１０４ｃは、相変化素子１０６ｃおよびトランジスタ１０８ｃを有している。相変化素子１０６ｃの一側面は、ビット線１１２ｂと電気的に結合されており、相変化素子１０６ｃの他の側面は、トランジスタ１０８ｃのソース／ドレイン経路の一側面に電気的に結合されている。トランジスタ１０８ｃのソース／ドレイン経路の他の側面は、接地線１１４ａに電気的に結合されている。トランジスタ１０８ｃのゲートは、ワード線１１０ａに電気的に結合されている。相変化メモリセル１０４ｄは、相変化素子１０６ｄおよびトランジスタ１０８ｄを有している。相変化素子１０６ｄの一側面は、ビット線１１２ｂと電気的に結合されており、相変化素子１０６ｄの他の側面は、トランジスタ１０８ｄのソース／ドレイン経路の一側面に電気的に結合されている。トランジスタ１０８ｄのソース／ドレイン経路の他の側面は、接地線１１４ｂに電気的に結合されている。トランジスタ１０８ｄのゲートは、ワード線１１０ｂに電気的に結合されている。
別の実施形態では、各相変化素子１０６は接地線１１４に電気的に結合されており、各トランジスタ１０８はビット線１１２に電気的に結合されている。例えば相変化メモリセル１０４ａの場合では、相変化素子１０６ａの一側面は、接地線１１４ａに電気的に結合されている。相変化素子１０６ａの他の側面は、トランジスタ１０８ａのソース／ドレイン経路の一側面に電気的に結合されている。トランジスタ１０８ａのソース／ドレイン経路の他の側面は、ビット線１１２ａに電気的に結合されている。一般的に、接地線１１４の電位は、ビット線１１２より低い。
各相変化素子１０６は、それぞれ、本発明に従って様々な材料からなる相変化材料を含んでいてもよい。このような材料としては、一般的には、周期表の第６族に属する元素を１つ以上含有したカルコゲナイド合金が有用である。一実施形態では、相変化素子１０６の相変化材料は、例えばＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、またはＡｇＩｎＳｂＴｅなどのカルコゲナイド複合材料から形成されている。別の実施形態では、相変化材料は、例えばＧｅＳｂ、ＧａＳｂ、ＩｎＳｂ、またはＧｅＧａＩｎＳｂなど、カルコゲンを含有しない材料である。さらに別の実施形態では、相変化材料は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳなどの元素を１つ以上含有した、任意の適切な材料から形成されている。
相変化メモリセル１０４ａのセット動作中に、セット電流パルスまたはセット電圧パルスが選択的に有効にされて、ビット線１１２ａを介して相変化素子１０６ａに印加される。このとき、トランジスタ１０８ａをアクティブ化させるために選択されたワード線１１０ａによって、相変化素子１０６ａがその結晶化温度を超えて（しかし通常は、その融点を超えないように）加熱される。このように相変化素子１０６ａは、セット動作中に、その結晶状態に達する。相変化メモリセル１０４ａのリセット動作中では、ビット線１１２ａに対してリセット電流パルスまたはリセット電圧パルスが選択的に有効にされて、相変化材料素子１０６ａへ送られる。上記リセットの電流または電圧は、相変化素子１０６ａを、その融点を超えて急速に加熱する。上記電流パルスまたは電圧パルスがオフにされた後、相変化素子１０６ａは、アモルファス状態へと急速に冷める。メモリアレイ１００内の相変化メモリセル１０４ｂ〜１０４ｄ、およびその他の相変化メモリセル１０４は、相変化メモリセル１０４ａと同様に、同様の電流パルスまたは電圧パルスを用いてセットおよびリセットされる。
図２Ａは、相変化メモリセルアレイ２００ａの一実施形態の断面図である。図２Ｂは、図２Ａに示されている相変化メモリセルアレイ２００ａの垂直断面図である。図２Ｃは、図２Ａに示されている相変化メモリセルアレイ２００ａの上面図である。一実施形態では、相変化メモリセルアレイ１００は、相変化メモリセルアレイ２００ａと類似している。相変化メモリセルアレイ２００ａは、基板２１２、トランジスタ１０８、ワード線１１０、第１のコンタクト部２０６、第２のコンタクト部２０８、接地線１１４、任意の下地材料２０２、誘電体材料２０４、２１０、および２１６、狭トレンチ分離部（ＳＴＩ）２１４、層間絶縁体（ＩＬＤ）２１５、相変化材料１０７、およびビット線１１２を有している。ビット線の層レベルの後には、続いて金属配線（図示せず）が配置されている。
相変化素子１０７内の記憶場所１０５を選択するためのトランジスタ１０８は、基板２１２内において、各行および各列の内部に形成されている。トランジスタ１０８のゲートは、ワード線１１０に電気的に結合されている。誘電体材料２１０は、トランジスタ１０８およびワード線１１０上に堆積されている。第１のコンタクト部２０６は、各トランジスタ１０８のソース／ドレイン経路の一側面を、接地線１１４に電気的に結合している。第２のコンタクト部２０８は、各トランジスタ１０８のソース／ドレイン経路の他の側面を、相変化材料１０７の一部である記憶場所１０５に電気的に結合している。相変化材料１０７の各線は、ビット線１１２に電気的に結合している。ビット線１１２は、ワード線１１０および接地線１１４に対し直交している。下地材料２０２および誘電体材料２０４は、第１のコンタクト部２０６上において接地線１１４を相変化素子１０７に対し絶縁している。誘電体材料２１６は、ビット線１１２、および相変化材料１０７の線を、それらと隣り合うビット線および相変化材料１０７の各線から絶縁している。ＳＴＩ２１４は、トランジスタ１０８を、それと隣り合う各トランジスタ１０８から絶縁しており、ＩＬＤ２１５は、第２のコンタクト部２０８を、それと隣り合う各第２のコンタクト部２０８から絶縁している。
記憶場所１０５を含む相変化材料１０７の線は、ビット線１１２に対し自己整合して形成されている。この自己整合によって、相変化メモリセルアレイ２００ａを形成する際の高精度が要求される厳密なリソグラフィ工程が最低限に抑えられる。さらに、自己整合によって、第２のコンタクト部２０８と相変化材料１０７との界面抵抗、および相変化材料１０７とビット線１１２との界面抵抗が、上記各両者の重ね合わせに対し非感受性となり、上記各界面での寄生抵抗が最小化される。
一実施形態では、相変化メモリセルアレイ２００ａは、デュアルゲートメモリセルの場合であれば８Ｆ2（Ｆは最小加工寸法）まで、シングルゲートメモリセルの場合であれば６Ｆ2まで縮小化することが可能である。シングルゲートメモリセルを用いた実施形態では、互いに隣り合う２つ各メモリセルの間の毎に配置されたトランジスタ１０８のアクティブゲートが、素子分離用ゲートによって置き換えられる（すなわち、上記トランジスタはスイッチとしては用いられず、常にオフになっている）。相変化メモリセルアレイ２００ａの形成方法の一実施形態について、以下の図３Ａ〜図８Ｂを参照しながら説明および図示する。
図３Ａは、前処理されたウェハ２１８の一実施形態の断面図である。図３Ｂは、図３Ａに示されている前処理されたウェハ２１８の垂直断面図である。図３Ｃは、図３Ａに示されている前処理されたウェハ２１８における、上部側の水平断面図である。図３Ｄは、図３Ａに示されている前処理されたウェハ２１８の上面図である。前処理されたウェハ２１８は、基板２１２、トランジスタ１０８、ワード線１１０、第１のコンタクト部２０６、第２のコンタクト部２０８、接地線１１４、ＳＴＩ２１４、ＩＬＤ２１５、および誘電体材料２１０を有している。
トランジスタ１０８は、基板２１２内において、各行および各列の内部に形成されている。トランジスタ１０８のゲートは、ワード線１１０に電気的に結合されている。誘電体材料２１０は、トランジスタ１０８およびワード線１１０上に堆積されている。第１のコンタクト部２０６は、各トランジスタ１０８のソース／ドレイン経路の一側面を、接地線１１４に電気的に結合している。第２のコンタクト部２０８は、各トランジスタ１０８のソース／ドレイン経路の他の側面に電気的に結合されている。ＳＴＩ２１４は、トランジスタ１０８を、それと隣り合うトランジスタ１０８から絶縁しており、ＩＬＤ２１５は、第２のコンタクト部２０８を、それと隣り合う第２のコンタクト部２０８から絶縁している。
第１のコンタクト部２０６および第２のコンタクト部２０８は、コンタクトプラグ（例えばＷプラグ、Ｃｕプラグ、あるいはその他の適切な導電性材料プラグ）である。ワード線１１０は、ドープされたポリシリコン、Ｗ、ＴｉＮ、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ、ＷＳｉx、またはその他の適切な材料を含んでいる。接地線１１４は、Ｗ、Ａｌ、Ｃｕ、あるいはその他の適切な材料を含んでいる。誘電体材料２１０は、第１のコンタクト部２０６および第２のコンタクト部２０８に対してボーダレスコンタクト形成プロセスを可能にする、ＳｉＮ、あるいは、その他の適切な材料を含んでいる。ＳＴＩ２１４およびＩＬＤ２１５は、ＳｉＯ2、フッ化シリケートガラス（ＦＳＧ）、リンホウ素シリケートガラス（ＢＰＳＧ）、ホウ素シリケートガラス（ＢＳＧ）、あるいはその他の適切な誘電体材料を含んでいる。ワード線１１０は、接地線１１４に対し平行である。ワード線１１０および接地線１１４は、ＳＴＩ２１４およびＩＬＤ２１５に対し直交している。
図４Ａは、前処理されたウェハ２１８、任意の下地材料層２０２ａ、および誘電体材料層２０４ａの一実施形態の断面図である。図４Ｂは、図４Ａに示されているウェハの垂直断面図である。前処理されたウェハ２１８上に、下地材料（例えばＳｉＮ、ＳｉＯＮ、またはその他の適切な下地材料）が任意で堆積されて、下地材料層２０２ａを形成する。下地材料層２０２ａは、化学気相成長法（ＣＶＤ）、原子層成長法（ＡＬＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）、プラズマ気相成長法（ＰＶＤ）、ジェット気相堆積（ＪＶＰ）、高密度プラズマ（ＨＤＰ）あるいはその他の適切な堆積技術を用いて堆積される。
下地材料層２０２ａ上に、誘電体材料（例えばＳｉＯ2、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、またはその他の適切な誘電体材料）が堆積されて、誘電体材料層２０４ａを形成する。誘電体材料層２０４ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、ＨＤＰあるいはその他の適切な堆積技術を用いて堆積される。
図５Ａは、誘電体材料層２０４ａおよび下地材料層２０２ａのエッチング後における、前処理されたウェハ２１８、任意の下地材料層２０２、および誘電体材料層２０４ｂの一実施形態の断面図である。図５Ｂは、図５Ａに示されているウェハの垂直断面図であり、図５Ｃは、図５Ａに示されているウェハの上面図である。誘電体材料層２０４ａおよび下地材料層２０２ａはエッチングされて、誘電体材料層２０４ｂおよび下地材料層２０２を形成し、トレンチ２２０を形成する。線リソグラフィを用いて、幅２２１を有するトレンチ２２０をパターン形成して、第２のコンタクト部２０８を露出させる。一実施形態では、幅２２１は、第２のコンタクト部２０８の幅より短い。第２のコンタクト部２０８が露出されている間は、第２のコンタクト部２０８上に正確に中心を据えて線リソグラフィを行う必要はない。このように、線リソグラフィの厳密度（精度）が低いにも関わらず、所望のメモリセル寸法が得られる。
図６Ａは、前処理されたウェハ２１８、下地材料層２０２、誘電体材料層２０４ｂ、相変化材料層１０７ａ、および電極材料層１１３ａの一実施形態の断面図である。図６Ｂは、図６Ａに示されているウェハの垂直断面図である。誘電体材料層２０４ｂ、下地材料層２０２、および前処理されたウェハ２１８の露出された部分上に、相変化材料（例えばカルコゲナイド複合材料、またはその他の適切な相変化材料）が堆積されて、相変化材料層１０７ａを形成する。相変化材料層１０７ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
電極材料（例えばＴｉＮ、ＴａＮ、Ｗ、Ａｌ、Ｃｕ、ＴｉＳｉＮ、ＴａＳｉＮ、またはその他の適切な電極材料）が相変化材料層１０７ａ上に堆積されて、電極材料層１１３ａを形成する。電極材料層１１３ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
図７Ａは、電極材料層１１３ａ、相変化材料層１０７ａ、および誘電体材料層２０４ｂのエッチング後における、前処理されたウェハ２１８、下地材料層２０２、誘電体材料層２０４、相変化材料層１０７、およびビット線１１２の一実施形態の断面図である。図７Ｂは、図７Ａに示されているウェハの垂直断面図であり、図７Ｃは、図７Ａに示されているウェハの上面図である。電極材料層１１３ａ、相変化材料層１０７ａ、および誘電体材料層２０４ｂがエッチングされて、ビット線１１２と、ビット線１１２に対し自己整合した相変化材料層１０７と、誘電体材料層２０４を形成する。一実施形態では、相変化材料層１０７は、必要に応じてアンダーカットエッチングされる。相変化材料層１０７内の各記憶場所１０５が、第２のコンタクト部２０８と接触するように、ビット線１１２と、トレンチ２２０に対し直交する相変化材料１０７の線とを、線リソグラフィを用いてパターン形成する。相変化材料層１０７内の各記憶場所１０５の底部が第２のコンタクト部２０８に接触している限りにおいて、第２のコンタクト部２０８上に正確に中心を据えて線リソグラフィを行う必要はない。このように、線リソグラフィの厳密度（精度）を低いにも関わらず、所望のメモリセル寸法が得られる。
ビット線１１２、相変化材料層１０７、誘電体材料層２０４、および前処理されたウェハ２１８の露出された部分上に、誘電体材料（例えばＳｉＯ2、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、あるいはその他の適切な誘電体材料）が堆積される。この誘電体材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、ＨＤＰ、あるいはその他の適切な堆積技術を用いて堆積される。上記誘電体材料層は、ビット線１１２を露出し、誘電体材料層２１６を形成するために平坦化される。上記誘電体材料層は、ＣＭＰあるいは別の適切な平坦化技術を用いて平坦化されて、図２Ａ〜図２Ｃに示されている相変化メモリセルアレイ２００ａを形成する。
図８Ａは、第２のコンタクト部２０８を必要に応じてオーバエッチングした後における、前処理されたウェハ２１８、下地材料層２０２、誘電体材料層２０４、相変化材料層１０７、およびビット線１１２の一実施形態の断面図である。図８Ｂは、図８Ａに示されているウェハの垂直断面図である。第２のコンタクト部２０８は、必要に応じてオーバエッチングされて、ビット線１１２に対し自己整合した第２のコンタクト部２０８ａを形成する。
ビット線１１２、相変化材料層１０７、誘電体材料層２０４、第２のコンタクト部２０８ａ、および前処理されたウェハ２１８の露出された部分上に、誘電体材料（例えばＳｉＯ2、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、あるいはその他の適切な誘電体材料）が堆積される。この誘電体材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、ＨＤＰ、あるいはその他の適切な堆積技術を用いて堆積される。上記誘電体材料層は、ビット線１１２を露出し、誘電体材料層２１６を形成するために平坦化される。上記誘電体材料層は、ＣＭＰあるいは別の適切な平坦化技術を用いて平坦化されて、図２Ａ〜図２Ｃに示されている相変化メモリセルアレイ２００ａを形成する。
図９Ａは、本発明の別の実施形態である相変化メモリセルアレイ２００ｂの断面図である。図９Ｂは、図９Ａに示されている相変化メモリセルアレイ２００ｂの垂直断面図である。図９Ｃは、図９Ａに示されている相変化メモリセルアレイ２００ｂの上面図である。一実施形態では、相変化メモリセルアレイ１００は、相変化メモリセルアレイ２００ｂと同様である。相変化メモリセルアレイ２００ｂは、基板２１２、トランジスタ１０８、ワード線１１０、第１のコンタクト部２０６、第２のコンタクト部２０８、接地線１１４、任意の下地材料２０２、誘電体材料２０４、２１０、２１６、ＳＴＩ２１４、ＩＬＤ２１５、相変化素子１０６、およびビット線１１２を有している。金属配線（図示せず）が、ビット線の層レベルの後に配置されている。
相変化素子１０６を選択するためのトランジスタ１０８は、基板２１２内において、各行および各列の内部に形成されている。トランジスタ１０８のゲートは、ワード線１１０に電気的に結合されている。誘電体材料２１０は、トランジスタ１０８およびワード線１１０上に堆積されている。第１のコンタクト部２０６は、各トランジスタ１０８のソース／ドレイン経路の一側面を、接地線１１４に電気的に結合している。第２のコンタクト部２０８は、各トランジスタ１０８のソース／ドレイン経路の他の側面を、相変化素子１０６に電気的に結合している。各相変化素子１０６は、ビット線１１２に電気的に結合されている。ビット線１１２は、ワード線１１０および接地線１１４に対し直交している。下地材料２０２および誘電体材料２０４は、第１のコンタクト部２０６上において接地線１１４を絶縁している。誘電体材料２１６は、ビット線１１２および相変化素子１０６を、それらと隣り合う各ビット線１１２および各相変化素子１０６から絶縁している。ＳＴＩ２１４は、トランジスタ１０８を、それと隣り合う各トランジスタ１０８から絶縁しており、ＩＬＤ２１５は、第２のコンタクト部２０８を、それと隣り合う各第２のコンタクト部２０８から絶縁している。
相変化素子１０６は、ビット線１１２に対し自己整合して形成されている。この自己整合によって、相変化メモリセルアレイ２００ｂを形成する際の厳密なリソグラフィ工程が最低限に抑えられる。さらに、自己整合によって、第２のコンタクト部２０８と相変化素子１０６との界面抵抗、および相変化素子１０６とビット線１１２との界面抵抗が重ね合わせに対し非感受性となり、寄生抵抗が最小となる。
一実施形態では、相変化メモリセルアレイ２００ｂは、デュアルゲートメモリセルの場合であれば８Ｆ2（Ｆは最小加工寸法）まで、シングルゲートメモリセルの場合であれば６Ｆ2まで縮小化することが可能である。シングルゲートメモリセルを用いた実施形態では、互いに隣り合う２つの各メモリセル間毎に配置されたトランジスタ１０８のアクティブゲートが、素子分離用ゲートによって置き換えられる。相変化メモリセルアレイ２００ｂの形成方法に係る第１実施形態について、以下の図１０Ａ〜図１５Ｂを参照しながら説明および図示する。相変化メモリセルアレイ２００ｂの形成方法に係る第２実施形態については、以下の図１６Ａ〜図２１Ｃを参照しながら説明および図示する。
図１０Ａは、前処理されたウェハ２１８の一実施形態の断面図である。図１０Ｂは、図１０Ａに示されている前処理されたウェハ２１８の垂直断面図である。図１０Ｃは、図１０Ａに示されている前処理されたウェハ２１８の水平断面図である。図１０Ｄは、図１０Ａに示されている前処理されたウェハ２１８の上面図である。前処理されたウェハ２１８は、基板２１２、トランジスタ１０８、ワード線１１０、第１のコンタクト部２０６、第２のコンタクト部２０８、接地線１１４、ＳＴＩ２１４、ＩＬＤ２１５、および誘電体材料２１０を有している。
トランジスタ１０８は、基板２１２内において、各行および各列の内部に形成されている。トランジスタ１０８のゲートは、ワード線１１０に電気的に結合されている。誘電体材料２１０は、トランジスタ１０８およびワード線１１０上に堆積されている。第１のコンタクト部２０６は、トランジスタ１０８のソース／ドレイン経路の一側面を、接地線１１４に電気的に結合している。第２のコンタクト部２０８は、トランジスタ１０８のソース／ドレイン経路の他の側面に電気的に結合されている。ＳＴＩ２１４は、トランジスタ１０８を、それと隣り合う各トランジスタ１０８から絶縁しており、ＩＬＤ２１５は、第２のコンタクト部２０８を、それと隣り合う各第２のコンタクト部２０８から絶縁している。
第１のコンタクト部２０６および第２のコンタクト部２０８は、コンタクトプラグ（例えばＷプラグ、Ｃｕプラグ、あるいはその他の適切な導電性材料プラグ）である。ワード線１１０は、ドープされたポリシリコン、Ｗ、ＴｉＮ、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ、ＷＳｉx、またはその他の適切な材料を含んでいる。接地線１１４は、Ｗ、Ａｌ、Ｃｕ、あるいはその他の適切な材料を含んでいる。誘電体材料２１０は、第１のコンタクト部２０６および第２のコンタクト部２０８に対してボーダレスコンタクト形成プロセスを可能にする、ＳｉＮ、あるいは、その他の適切な材料を含んでいる。ＳＴＩ２１４およびＩＬＤ２１５は、ＳｉＯ2、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、あるいはその他の適切な誘電体材料を含んでいる。ワード線１１０は、接地線１１４に平行である。ワード線１１０および接地線１１４は、ＳＴＩ２１４およびＩＬＤ２１５に対し直交している。
図１１Ａは、前処理されたウェハ２１８、任意の下地材料層２０２ａ、および誘電体材料層２０４ａの一実施形態の断面図である。図１１Ｂは、図１１Ａに示されているウェハの垂直断面図である。前処理されたウェハ２１８上に、下地材料（例えばＳｉＮまたはその他の適切な下地材料）が任意で堆積されて、下地材料層２０２ａを形成する。下地材料層２０２ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、ＨＤＰあるいはその他の適切な堆積技術を用いて堆積される。
下地材料層２０２ａ上に誘電体材料（例えばＳｉＯ2、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、あるいはその他の適切な誘電体材料）が堆積されて、誘電体材料層２０４ａを形成する。誘電体材料層２０４ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、ＨＤＰ、あるいはその他の適切な堆積技術を用いて堆積される。
図１２Ａは、誘電体材料層２０４ａおよび下地材料層２０２ａをエッチングした後における、前処理したウェハ２１８、任意の下地材料層２０２、および誘電体材料層２０４ｂの一実施形態の断面図である。図１２Ｂは、図１２Ａに示されているウェハの垂直断面図であり、図１２Ｃは、図１２Ａに示されているウェハの上面図である。誘電体材料層２０４ａおよび下地材料層２０２ａがエッチングされて、誘電体材料層２０４ｂおよび下地材料層２０２を形成し、トレンチ２２０を形成する。線リソグラフィを用いて、幅２２１を有するトレンチ２２０をパターン形成して、第２のコンタクト部２０８を露出する。一実施形態では、幅２２１は、第２のコンタクト部２０８の幅より短い。第２のコンタクト部２０８が露出されている限りは、第２のコンタクト部２０８上に正確に中心を据えて線リソグラフィを行う必要はない。このように、線リソグラフィの厳密度（精度）が低いにも関わらず、所望のメモリセル寸法が得られる。
図１３Ａは、前処理されたウェハ２１８、下地材料層２０２、誘電体材料層２０４ｂ、相変化材料層１０７ａ、および電極材料層１１３ａの一実施形態の断面図である。図１３Ｂは、図１３Ａに示されているウェハの垂直断面図である。相変化材料（例えばカルコゲナイド複合材料、またはその他の適切な相変化材料）が、誘電体材料層２０４ｂ、下地材料層２０２、および前処理されたウェハ２１８の露出された部分上に堆積されて、相変化材料層を形成する。相変化材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。上記相変化材料層は、誘電体材料層２０４ｂを露出し、相変化材料層１０７ａを形成するために平坦化される。上記相変化材料層は、ＣＭＰあるいは別の適切な平坦化技術を用いて平坦化される。
相変化材料層１０７ａおよび誘電体材料層２０４ｂ上に、電極材料（例えばＴｉＮ、ＴａＮ、Ｗ、Ａｌ、Ｃｕ、ＴｉＳｉＮ、ＴａＳｉＮ、またはその他の適切な電極材料）が堆積されて、電極材料層１１３ａを形成する。電極材料層１１３ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
図１４Ａは、電極材料層１１３ａ、相変化材料層１０７ａ、および誘電体材料層２０４ｂのエッチング後における、前処理されたウェハ２１８、下地材料層２０２、誘電体材料層２０４、相変化素子１０６、およびビット線１１２の一実施形態の断面図である。図１４Ｂは、図１４Ａに示されているウェハの垂直断面図であり、図１４Ｃは、図１４Ａに示されているウェハの上面図である。電極材料層１１３ａ、相変化材料層１０７ａ、および誘電体材料層２０４ｂがエッチングされて、ビット線１１２と、ビット線１１２に対し自己整合した相変化素子１０６と、誘電体材料層２０４を形成する。一実施形態では、相変化素子１０６は、必要に応じてアンダーカットエッチングされる。各相変化素子１０６が第２のコンタクト部２０８と接触するように、ビット線１１２と、トレンチ２２０に対し直交する相変化素子１０６とを、線リソグラフィを用いてパターン形成する。各相変化素子１０６の底部が第２のコンタクト部２０８に接触している限りは、第２のコンタクト部２０８上に正確に中心を据えて線リソグラフィを行う必要はない。このように、線リソグラフィの厳密度（精度）が低いにも関わらず、所望のメモリセル寸法が得られる。
ビット線１１２、相変化素子１０６、誘電体材料層２０４、および前処理されたウェハ２１８の露出された部分上に、誘電体材料（例えばＳｉＯ2、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、あるいはその他の適切な誘電体材料）が堆積される。この誘電体材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、ＨＤＰ、あるいはその他の適切な堆積技術を用いて堆積される。上記誘電体材料層は、ビット線１１２を露出し、誘電体材料層２１６を形成するために平坦化される。上記誘電体材料層は、ＣＭＰあるいは別の適切な平坦化技術を用いて平坦化されて、図９Ａ〜図９Ｃに示されている相変化メモリセルアレイ２００ｂを形成する。
図１５Ａは、第２のコンタクト部２０８を任意でオーバエッチングした後における、前処理されたウェハ２１８、下地材料層２０２、誘電体材料層２０４、相変化素子１０６、およびビット線１１２の一実施形態の断面図である。図１５Ｂは、図１５Ａに示されているウェハの垂直断面図である。第２のコンタクト部２０８は、任意でオーバエッチングされて、ビット線１１２に対し自己整合した第２のコンタクト部２０８ａを形成する。
ビット線１１２、相変化素子１０６、誘電体材料層２０４、第２のコンタクト部２０８ａ、および前処理されたウェハ２１８の露出された部分上に、誘電体材料（例えばＳｉＯ2、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、あるいはその他の適切な誘電体材料）が堆積される。この誘電体材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、ＨＤＰ、あるいはその他の適切な堆積技術を用いて堆積される。上記誘電体材料層は、ビット線１１２を露出し、誘電体材料層２１６を形成するために平坦化される。上記誘電体材料層は、ＣＭＰあるいは別の適切な平坦化技術を用いて平坦化されて、図９Ａ〜図９Ｃに示されている相変化メモリセルアレイ２００ｂを形成する。
図１６Ａは、前処理されたウェハ２１８の一実施形態の断面図である。図１６Ｂは、図１６Ａに示されている前処理されたウェハ２１８の垂直断面図である。図１６Ｃは、図１６Ａに示されている前処理されたウェハ２１８の水平断面図である。図１６Ｄは、図１６Ａに示されている前処理されたウェハ２１８の上面図である。前処理されたウェハ２１８は、基板２１２、トランジスタ１０８、ワード線１１０、第１のコンタクト部２０６、第２のコンタクト部２０８、接地線１１４、ＳＴＩ２１４、ＩＬＤ２１５、および誘電体材料２１０を有している。
トランジスタ１０８は、基板２１２内において各行および各列の内部に形成されている。トランジスタ１０８のゲートは、ワード線１１０に電気的に結合されている。誘電体材料２１０は、トランジスタ１０８およびワード線１１０上に堆積されている。第１のコンタクト部２０６は、トランジスタ１０８のソース／ドレイン経路の一側面を、接地線１１４に対し電気的に結合している。第２のコンタクト部２０８は、トランジスタ１０８のソース／ドレイン経路の他の側面に電気的に結合されている。ＳＴＩ２１４は、トランジスタ１０８を、それと隣り合う各トランジスタ１０８から絶縁しており、ＩＬＤ２１５は、第２のコンタクト部２０８を、それと隣り合う各第２のコンタクト部２０８から絶縁している。
第１のコンタクト部２０６および第２のコンタクト部２０８は、コンタクトプラグ（例えばＷプラグ、Ｃｕプラグ、あるいはその他の適切な導電性材料プラグ）である。ワード線１１０は、ドープされたポリシリコン、Ｗ、ＴｉＮ、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ、ＷＳｉx、またはその他の適切な材料を含んでいる。接地線１１４は、Ｗ、Ａｌ、Ｃｕ、あるいはその他の適切な材料を含んでいる。誘電体材料２１０は、第１のコンタクト部２０６および第２のコンタクト部２０８に対してボーダレスコンタクト形成プロセスを可能にする、ＳｉＮ、あるいは、その他の適切な材料を含んでいる。ＳＴＩ２１４およびＩＬＤ２１５は、ＳｉＯ2、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、あるいはその他の適切な誘電体材料を含んでいる。ワード線１１０は、接地線１１４に平行である。ワード線１１０および接地線１１４は、ＳＴＩ２１４およびＩＬＤ２１５に対し直交している。
図１７は、前処理されたウェハ２１８および相変化材料層１０７ａの一実施形態の断面図である。前処理されたウェハ２１８上に、相変化材料（例えばカルコゲナイド複合材料、またはその他の適切な相変化材料）が堆積されて、相変化材料層１０７ａを形成する。相変化材料層１０７ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。一実施形態では、第１の相変化材料層１０７ａ上に、任意のハードマスク材料層が堆積される。
図１８は、相変化材料層１０７ａのエッチング後における、前処理されたウェハ２１８および相変化材料層１０７ｂの一実施形態の断面図である。相変化材料層１０７ａは、エッチングされて、相変化材料層１０７ｂを形成する。線リソグラフィを用いて、第２のコンタクト部２０８に接触している相変化材料１０７ｂの線をパターン形成する。第２のコンタクト部２０８が相変化材料１０７ｂによって覆われている限りは、第２のコンタクト部２０８上に正確に中心を据えて線リソグラフィを行う必要はない。このように、線リソグラフィの厳密度（精度）が低いにも関わらず、所望のメモリセル寸法が得られる。
相変化材料層１０７ａ上にハードマスク材料層が堆積される実施形態では、ハードマスク材料層および相変化材料層１０７ａがエッチングされて、エッチングされたハードマスク材料層と、エッチングされたハードマスク材料層に自己整合した相変化材料層１０７ｂとを形成する。
図１９Ａは、前処理されたウェハ２１８、相変化材料層１０７ｂ、および誘電体材料層２０４ａの一実施形態の断面図である。図１９Ｂは、図１９Ａに示されているウェハの垂直断面図である。相変化材料層１０７ｂの露光された部分、および前処理されたウェハ２１８上に、誘電体材料（例えばＳｉＯ2、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、あるいはその他の適切な誘電体材料）が堆積される。この誘電体材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、ＨＤＰ、あるいはその他の適切な堆積技術を用いて堆積される。上記誘電体材料層は、相変化材料層１０７ｂを露出し、誘電体材料層２０４ａを形成するために平坦化される。上記誘電体材料層は、ＣＭＰあるいは別の適切な平坦化技術を用いて平坦化される。エッチングされたハードマスク材料層が相変化材料層１０７ｂ上にある実施形態では、上記誘電体材料層は、ハードマスク材料を露出するために平坦化される。平坦化された上記誘電体材料層は、その最上部が、相変化材料層１０７ｂの最上部と位置が合うように、必要に応じてリセスエッチングされる。次に、ウェットエッチングまたはその他の適切な技術を用いて、上記ハードマスク材料が除去される。
図２０Ａは、前処理されたウェハ２１８、相変化材料層１０７ｂ、誘電体材料層２０４ａ、および電極材料層１１３ａの一実施形態の断面図である。図２０Ｂは、図２０Ａに示されているウェハの垂直断面図である。相変化材料層１０７ｂおよび誘電体材料層２０４ａ上に、電極材料（例えばＴｉＮ、ＴａＮ、Ｗ、Ａｌ、Ｃｕ、ＴｉＳｉＮ、ＴａＳｉＮ、またはその他の適切な電極材料）が堆積されて、電極材料層１１３ａを形成する。電極材料層１１３ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
図２１Ａは、電極材料層１１３ａ、相変化材料層１０７ｂ、および誘電体材料層２０４ａのエッチング後における、前処理されたウェハ２１８、相変化素子１０６、誘電体材料層２０４、およびビット線１１２の一実施形態の断面図である。図２１Ｂは、図２１Ａに示されているウェハの垂直断面図であり、図２１Ｃは、図２１Ａに示されているウェハの上面図である。電極材料層１１３ａ、相変化材料層１０７ｂ、および誘電体材料層２０４ａがエッチングされて、ビット線１１２と、ビット線１１２に自己整合した相変化素子１０６と、誘電体材料層２０４とを形成する。一実施形態では、相変化素子１０６は、必要に応じてアンダーカットエッチングされる。各相変化素子１０６が第２のコンタクト部２０８と接触するように、ビット線１１２と、相変化材料１０７ｂの線に対し直交する相変化素子１０６とを、線リソグラフィを用いてパターン形成する。各相変化素子１０６の底部が第２のコンタクト部２０８と接触している限りは、第２のコンタクト部２０８上に正確に中心を据えて線リソグラフィを行う必要はない。このように、線リソグラフィの厳密度（精度）が低いにも関わらず、所望のメモリセル寸法が得られる。
ビット線１１２、相変化素子１０６、誘電体材料層２０４、および前処理されたウェハの露出された部分２１８上に、誘電体材料（例えばＳｉＯ2、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、あるいはその他の適切な誘電体材料）が堆積される。この誘電体材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、ＨＤＰ、あるいはその他の適切な堆積技術を用いて堆積される。上記誘電体材料層は、ビット線１１２を露出し、誘電体材料層２１６を形成するために平坦化される。上記誘電体材料層は、ＣＭＰあるいは別の適切な平坦化技術を用いて平坦化されて、図９Ａ〜図９Ｃに示されている相変化メモリセルアレイ２００ｂを形成する。
本発明の実施形態は、厳密な（高精度な）リソグラフィ工程を最低限に抑えるために、線リソグラフィおよび自己整合プロセスを用いて形成された相変化メモリセルアレイを提供する。さらに、上記アレイ内の金属と活性材料との界面抵抗が重ね合わせに非感受性であり、また界面領域を最大化することによって寄生抵抗が最小化されている。上記相変化メモリセルアレイは、改良された化学的機械的平坦化（ＣＭＰ）プロセスウィンドウを有しており、形成中における機械的安定性が向上している。
本明細書において、具体的な実施形態について図示および説明してきたが、当該分野において通常の知識を有する者であれば、本発明の範囲を逸脱することなく、図示および説明してきたこれらの実施形態の代わりに、様々な別の、および／または同等の実施形態を用いることができることについて理解するであろう。本出願は、本明細書に記載の具体的な実施形態の任意の適応または改変を含んでいる。従って本発明は、特許請求の範囲および特許請求の範囲に相当する部分によってのみ限定される。
相変化メモリセルアレイの一実施形態を示す回路図である。 相変化メモリセルアレイの一実施形態の断面図である。 上記相変化メモリセルアレイにおける、図２Ａに示された断面に対し直交し、かつ垂直方向の断面図である。 図２Ａに示されている相変化メモリセルアレイの上面図である。 前処理されたウェハの一実施形態の断面図である。 上記前処理されたウェハにおける、図３Ａに示された断面に対し直交し、かつ、垂直方向の断面図である。 上記前処理されたウェハにおける、図３Ａに示された断面に対し、上部側の水平方向の断面図である。 図３Ａに示された上記前処理されたウェハの上面図である。 上記前処理されたウェハ、下地材料層、および誘電体材料層の一実施形態の断面図である。 上記ウェハにおける、図４Ａに示された断面に対し直交し、かつ垂直方向の断面図である。 上記前処理されたウェハ、下地材料層、および誘電体材料層の一実施形態における、エッチング後の断面図である。 上記ウェハにおける、図５Ａに示された断面に対し、直交し、かつ垂直方向の断面図である。 図５Ａに示されている上記ウェハの上面図である。 上記前処理されたウェハ、下地材料層、誘電体材料層、相変化材料層、および電極材料層の一実施形態の断面図である。 上記ウェハにおける、図６Ａに示された断面に対し、直交し、かつ垂直方向の断面図である。 エッチング後における、上記前処理されたウェハ、下地材料層、誘電体材料層、相変化材料層、およびビット線の一実施形態の断面図である。 上記ウェハにおける、図７Ａに示された断面に対し、直交し、かつ垂直方向の断面図である。 図７Ａに示された上記ウェハの上面図である。 オーバエッチング後における、上記前処理されたウェハ、下地材料層、誘電体材料層、相変化材料層、およびビット線の一実施形態の断面図である。 上記ウェハにおける、図８Ａに示された断面に対し、直交し、かつ垂直方向の断面図である。 相変化メモリセルアレイの別の実施形態の断面図である。 上記相変化メモリセルアレイにおける、図９Ａに示された断面に対し、直交し、かつ垂直方向の断面図である。 図９Ａに示された上記相変化メモリセルアレイの上面図である。 前処理されたウェハの一実施形態の断面図である。 上記前処理されたウェハにおける、図１０Ａに示された断面に対し、直交し、かつ垂直方向の断面図である。 上記前処理されたウェハにおける、図１０Ａに示された断面に対し、直交し、かつ水平方向の上部側の断面図である。 図１０Ａに示された上記前処理されたウェハの上面図である。 上記前処理されたウェハ、下地材料層、および誘電体材料層の一実施形態の断面図である。 上記ウェハにおける、図１１Ａに示された断面に対し、直交し、かつ垂直方向の断面図である。 エッチング後における、上記前処理されたウェハ、下地材料層、および誘電体材料層の一実施形態の断面図である。 上記ウェハにおける、図１２Ａに示された断面に対し、直交し、かつ垂直方向の断面図である。 図１２Ａに示された上記ウェハの上面図である。 上記前処理されたウェハ、下地材料層、誘電体材料層、相変化材料層、および電極材料層の一実施形態の断面図である。 上記ウェハにおける、図１３Ａに示された断面に対し直交し、かつ垂直方向の断面図である。 エッチング後における、上記前処理されたウェハ、下地材料層、誘電体材料層、相変化素子、およびビット線の一実施形態の断面図である。 上記ウェハにおける、図１４Ａに示された断面に対し直交し、かつ垂直方向の断面図である。 図１４Ａに示された上記ウェハの上面図である。 オーバエッチング後における、上記前処理されたウェハ、下地材料層、誘電体材料層、相変化素子、およびビット線の一実施形態の断面図である。 上記ウェハにおける、図１５Ａに示された断面に対し、直交し、かつ垂直方向の断面図である。 前処理されたウェハの一実施形態の断面図である。 上記前処理されたウェハにおける、図１６Ａに示された断面に対し直交し、かつ垂直方向の断面図である。 上記前処理されたウェハにおける、図１６Ａに示された断面に対し直交し、かつ水平方向で、上部側の断面図である。 図１６Ａに示された上記前処理されたウェハの上面図である。 上記前処理されたウェハおよび相変化材料層の一実施形態の断面図である。 エッチング後における、上記前処理されたウェハおよび相変化材料層の一実施形態の断面図である。 上記前処理されたウェハ、相変化材料層、および誘電体材料層の一実施形態の断面図である。 上記ウェハにおける、図１９Ａに示された断面に対し、直交し、かつ垂直方向の断面図である。 上記前処理されたウェハ、相変化材料層、誘電体材料層、および電極材料層の一実施形態の断面図である。 上記ウェハにおける、図２０Ａに示された断面に対し、直交し、かつ垂直方向の断面図である。 エッチング後における、上記前処理されたウェハ、相変化素子、誘電体材料層、およびビット線の一実施形態の断面図である。 上記ウェハにおける、図２１Ａに示された断面に対し、直交し、かつ垂直方向の断面図である。 図２１Ａに示された上記ウェハの上面図である。

Claims (29)

  1. 各行および各列の内部に配置されてアレイを形成する各トランジスタと、
    上記アレイを横断して各列内に配置された各導線と、
    上記各導線に接触しており、かつ上記各導線に対し自己整合的に形成された各相変化素子とを含み、
    上記各相変化素子は、それぞれ、トランジスタのソースードレイン経路の一側面に結合されているメモリ。
  2. さらに、上記アレイを横断する各行の内部に配置された各接地線を含み、
    上記各接地線は、それぞれ、行毎の上記各トランジスタのソースードレイン経路における他の側面に結合されており、
    上記各導線は、各ビット線である、請求項１に記載のメモリ。
  3. さらに、上記アレイを横断する各行の内部に配置された各ワード線を含み、
    上記各ワード線は、それぞれ、行毎の各トランジスタの各ゲートに結合されている、請求項１に記載のメモリ。
  4. Ｆが最小加工寸法を示すとき、６Ｆ2まで縮小化可能な、請求項１に記載のメモリ。
  5. Ｆが最小加工寸法を示すとき、８Ｆ2まで縮小化可能な、請求項１に記載のメモリ。
  6. 各行および各列の内部に配置されてアレイを形成する各トランジスタと、
    上記アレイを横断して各列内に配置された各導線と、
    上記アレイを横断して各行内に配置され、記憶場所をそれぞれ備えている相変化素子とを含み、
    上記相変化素子は、上記各導線に接触しており、かつ上記各導線に対し自己整合的に形成されており、
    上記記憶場所は、それぞれ、トランジスタのソースードレイン経路の一側面に結合されているメモリ。
  7. さらに、上記アレイを横断する各行の内部に配置された各接地線を含み、
    上記各接地線は、それぞれ、行毎の上記各トランジスタのソースードレイン経路における他の側面に結合されており、
    上記各導線は、各ビット線である、請求項６に記載のメモリ。
  8. さらに、上記アレイを横断する各行の内部に配置された各ワード線を含み、
    上記各ワード線は、それぞれ、行毎の各トランジスタの各ゲートに結合されている、請求項６に記載のメモリ。
  9. Ｆが最小加工寸法を示すとき、６Ｆ2まで縮小化可能な、請求項６に記載のメモリ。
  10. Ｆが最小加工寸法を示すとき、８Ｆ2まで縮小化可能な、請求項６に記載のメモリ。
  11. 各行および各列の内部に配置された各トランジスタのアレイを形成し、
    上記アレイを横断して各列内に各導線を形成し、
    上記各導線に接触しており、かつ上記各導線に対し自己整合的に形成され、それぞれ、トランジスタのソースードレイン経路の一側面に結合された各相変化素子を形成することを含む、メモリの製造方法。
  12. さらに、上記アレイを横断する各行の内部に配置され、それぞれ、行毎の上記各トランジスタのソースードレイン経路における他の側面に結合された各接地線を形成することを含み、
    上記各導線の形成は各ビット線の形成を含む、請求項１１に記載のメモリの製造方法。
  13. さらに、上記アレイを横断する各行の内部に配置され、それぞれ、行毎の各トランジスタの各ゲートに結合された各ワード線の形成を含む、請求項１１に記載のメモリの製造方法。
  14. 各第１のコンタクト部を有する前処理されたウェハを形成し、
    上記前処理されたウェハ上に誘電体材料層を堆積し、
    上記各第１のコンタクト部を露出するために、上記誘電体材料層内に各トレンチをエッティングにより形成し、
    上記誘電体材料層および上記前処理されたウェハの露出した部分上に、相変化材料層を堆積し、
    上記相変化材料層上に、電極材料層を堆積し、
    各導線と、上記各導線に対し自己整合して形成され、上記各第１のコンタクト部に対して接触している各記憶場所を備えた相変化材料部とを形成するために、上記電極材料層および上記相変化材料層をエッティングする、メモリの製造方法。
  15. さらに、上記各導線に対し、自己整合した各第１のコンタクト部分を形成するために、上記各第１のコンタクト部をオーバーエッティングすることを含む、請求項１４に記載のメモリの製造方法。
  16. さらに、上記相変化材料部をアンダーカットエッティングして、上記各記憶場所を形成することを含む、請求項１４に記載のメモリの製造方法。
  17. さらに、上記前処理されたウェハ上に、下地材料層を堆積することを含み、
    上記各トレンチをエッティングすることは、上記各第１のコンタクト部を露出するために、上記下地材料層をエッティングすることを含む、請求項１４に記載のメモリの製造方法。
  18. 上記前処理されたウェハを形成することは、各トランジスタと、各第２のコンタクト部と、各接地線とを有する前処理されたウェハを形成することを含み、
    上記トランジスタ毎のソースードレイン経路は、第１のコンタクト部と第２のコンタクト部との間を結合しており、上記第２のコンタクト部は、それぞれ、接地線と結合されている、請求項１４に記載のメモリの製造方法。
  19. 各第１のコンタクト部を有する前処理されたウェハを形成し、
    上記前処理されたウェハ上に誘電体材料層を堆積し、
    上記各第１のコンタクト部を露出するために、上記誘電体材料層内に各トレンチをエッティングにより形成し、
    上記誘電体材料層および上記前処理されたウェハの露出した部分上に、相変化材料層を堆積し、
    上記誘電体材料層を露出するために、上記相変化材料層を平坦化し
    上記相変化材料層および上記誘電体材料層上に、電極材料層を堆積し、
    各導線と、上記各導線に対し自己整合して形成され、上記各第１のコンタクト部に対し接触している各相変化素子とを形成するために、上記電極材料層および上記相変化材料層をエッティングする、メモリの製造方法。
  20. さらに、上記各導線に対し、自己整合した各第１のコンタクト部分を形成するために、上記各第１のコンタクト部をオーバーエッティングすることを含む、請求項１９に記載のメモリの製造方法。
  21. さらに、上記各相変化素子をアンダーカットエッティングすることを含む、請求項１９に記載のメモリの製造方法。
  22. さらに、上記前処理されたウェハ上に、下地材料層を堆積することを含み、
    上記各トレンチをエッティングすることは、上記各第１のコンタクト部を露出するために、上記下地材料層をエッティングすることを含む、請求項１９に記載のメモリの製造方法。
  23. 上記前処理されたウェハを形成することは、各トランジスタと、各第２のコンタクト部と、各接地線とを有する前処理されたウェハを形成することを含み、
    上記トランジスタ毎のソースードレイン経路は、第１のコンタクト部と第２のコンタクト部との間を結合しており、上記第２のコンタクト部は、それぞれ、接地線と結合されている、請求項１９に記載のメモリの製造方法。
  24. 各第１のコンタクト部を有する前処理されたウェハを形成し、
    上記前処理されたウェハ上に、相変化材料層を堆積し、
    上記各第１のコンタクト部を覆う、相変化材料の各線を形成するために、上記相変化材料層をエッティングし、
    上記相変化材料の各線および上記前処理されたウェハの露出した部分上に、誘電体材料層を堆積し、
    上記誘電体材料層を平坦化し、
    上記相変化材料の各線および上記誘電体材料層の上に、電極材料層を堆積し、
    各導線と、上記各導線に対し自己整合して形成され、上記各第１のコンタクト部に対し接触している各相変化素子とを形成するために、上記電極材料層および上記相変化材料の各線をエッティングする、メモリの製造方法。
  25. さらに、上記各導線に対し、自己整合した各第１のコンタクト部分を形成するために、上記各第１のコンタクト部をオーバーエッティングすることを含む、請求項２４に記載のメモリの製造方法。
  26. さらに、上記各相変化素子をアンダーカットエッティングすることを含む、請求項２４に記載のメモリの製造方法。
  27. さらに、上記相変化材料層上に、ハードマスク材料層を堆積し、
    ハードマスク材料および相変化材料の各線を形成するために、上記ハードマスク材料層と、上記ハードマスク材料層に対し自己整合させて上記相変化材料層をエッティングすることを含む、請求項２４に記載のメモリの製造方法。
  28. 上記誘電体材料層を平坦化することは、上記ハードマスクを露出するための上記誘電体材料層を平坦化することを有し、
    さらに、上記誘電体材料層をリセスエッティングすること、
    上記ハードマスクを除去することを含む、請求項２７に記載のメモリの製造方法。
  29. 上記前処理されたウェハを形成することは、各トランジスタと、各第２のコンタクト部と、各接地線とを有する前処理されたウェハを形成することを含み、
    上記トランジスタ毎のソースードレイン経路は、第１のコンタクト部と第２のコンタクト部との間を結合しており、上記第２のコンタクト部は、それぞれ、接地線と結合されている、請求項２４に記載のメモリの製造方法。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7547945B2 (en) * 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7867851B2 (en) * 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
US7700441B2 (en) * 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
JP4865433B2 (ja) * 2006-07-12 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US7696077B2 (en) * 2006-07-14 2010-04-13 Micron Technology, Inc. Bottom electrode contacts for semiconductor devices and methods of forming same
US7602001B2 (en) * 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
US7772632B2 (en) 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US7589995B2 (en) 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
DE102007058456A1 (de) * 2007-12-05 2009-06-10 Qimonda Ag Integrierte Schaltung sowie Verfahren zum Herstellen einer integrierten Schaltung
US20090146131A1 (en) * 2007-12-05 2009-06-11 Thomas Happ Integrated Circuit, and Method for Manufacturing an Integrated Circuit
US7883931B2 (en) 2008-02-06 2011-02-08 Micron Technology, Inc. Methods of forming memory cells, and methods of forming programmed memory cells
US8476686B2 (en) 2008-07-09 2013-07-02 Infineon Technologies Ag Memory device and method for making same
KR20110135285A (ko) 2010-06-10 2011-12-16 삼성전자주식회사 상변화 메모리 소자의 제조방법
WO2018118097A1 (en) * 2016-12-24 2018-06-28 Intel Corporation Vertical transistor devices and techniques
US10573808B1 (en) 2018-08-21 2020-02-25 International Business Machines Corporation Phase change memory with a dielectric bi-layer
US10833267B2 (en) 2018-10-26 2020-11-10 International Business Machines Corporation Structure and method to form phase change memory cell with self- align top electrode contact
US10741756B1 (en) 2019-05-29 2020-08-11 International Business Machines Corporation Phase change memory with a patterning scheme for tantalum nitride and silicon nitride layers
US11980111B2 (en) 2021-09-08 2024-05-07 International Business Machines Corporation Confined bridge cell phase change memory

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004349504A (ja) * 2003-05-22 2004-12-09 Hitachi Ltd 半導体集積回路装置
JP2005032855A (ja) * 2003-07-09 2005-02-03 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその製造方法
WO2005117118A1 (ja) * 2004-05-25 2005-12-08 Renesas Technology Corp. 半導体装置
JP2006019686A (ja) * 2004-06-30 2006-01-19 Hynix Semiconductor Inc 相変化記憶素子及びその製造方法
JP2006019685A (ja) * 2004-06-30 2006-01-19 Hynix Semiconductor Inc 相変化記憶素子及びその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5838038A (en) * 1992-09-22 1998-11-17 Kabushiki Kaisha Toshiba Dynamic random access memory device with the combined open/folded bit-line pair arrangement
JPH11214640A (ja) 1998-01-28 1999-08-06 Hitachi Ltd 半導体記憶素子、半導体記憶装置とその制御方法
US6040605A (en) * 1998-01-28 2000-03-21 Hitachi, Ltd. Semiconductor memory device
US6545903B1 (en) * 2001-12-17 2003-04-08 Texas Instruments Incorporated Self-aligned resistive plugs for forming memory cell with phase change material
US6579760B1 (en) * 2002-03-28 2003-06-17 Macronix International Co., Ltd. Self-aligned, programmable phase change memory
JP4190238B2 (ja) * 2002-09-13 2008-12-03 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US6912146B2 (en) * 2002-12-13 2005-06-28 Ovonyx, Inc. Using an MOS select gate for a phase change memory
KR100486306B1 (ko) * 2003-02-24 2005-04-29 삼성전자주식회사 셀프 히터 구조를 가지는 상변화 메모리 소자
US6853591B2 (en) * 2003-03-31 2005-02-08 Micron Technology, Inc. Circuit and method for decreasing the required refresh rate of DRAM devices
KR100505701B1 (ko) * 2003-08-13 2005-08-03 삼성전자주식회사 상 변화 메모리의 셋(ｓｅｔ) 시간을 최소화하는프로그래밍 방법 및 프로그래밍 방법을 구현하는 기입드라이버 회로
JP4350459B2 (ja) 2003-08-26 2009-10-21 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
DE102004014487A1 (de) 2004-03-24 2005-11-17 Infineon Technologies Ag Speicherbauelement mit in isolierendes Material eingebettetem, aktiven Material
US7038231B2 (en) * 2004-04-30 2006-05-02 International Business Machines Corporation Non-planarized, self-aligned, non-volatile phase-change memory array and method of formation
KR100656280B1 (ko) * 2004-04-30 2006-12-11 주식회사 하이닉스반도체 트랜지스터와 병렬 연결된 상변화 소자를 포함하는 상변화메모리 소자
US7411208B2 (en) 2004-05-27 2008-08-12 Samsung Electronics Co., Ltd. Phase-change memory device having a barrier layer and manufacturing method
KR100728951B1 (ko) * 2004-07-01 2007-06-15 주식회사 하이닉스반도체 상변화 기억 소자 및 그 제조방법
US7601995B2 (en) * 2005-10-27 2009-10-13 Infineon Technologies Ag Integrated circuit having resistive memory cells
US7324365B2 (en) * 2006-03-02 2008-01-29 Infineon Technologies Ag Phase change memory fabricated using self-aligned processing

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004349504A (ja) * 2003-05-22 2004-12-09 Hitachi Ltd 半導体集積回路装置
JP2005032855A (ja) * 2003-07-09 2005-02-03 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその製造方法
WO2005117118A1 (ja) * 2004-05-25 2005-12-08 Renesas Technology Corp. 半導体装置
JP2006019686A (ja) * 2004-06-30 2006-01-19 Hynix Semiconductor Inc 相変化記憶素子及びその製造方法
JP2006019685A (ja) * 2004-06-30 2006-01-19 Hynix Semiconductor Inc 相変化記憶素子及びその製造方法

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