CN101051646A - 使用自对准处理制造的相变存储器 - Google Patents

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CN101051646A CNA2007100923238A CN200710092323A CN101051646A CN 101051646 A CN101051646 A CN 101051646A CN A2007100923238 A CNA2007100923238 A CN A2007100923238A CN 200710092323 A CN200710092323 A CN 200710092323A CN 101051646 A CN101051646 A CN 101051646A
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Abstract

一种存储器包括按行和列排列的晶体管阵列，和跨过所述阵列按列排列的导电线。存储器包括与所述导电线接触且相对于所述导电线自对准的相变元件。每个相变元件连接到晶体管的源－漏通路的一侧。

Description

使用自对准处理制造的相变存储器
技术领域
本发明涉及存储器，尤其涉及使用自对准处理制造的相变存储器。
背景技术
相关申请的交叉引用
本申请涉及序列号为##/###,###的美国专利申请，代理人案卷号I331.283.101，名称为“采用自对准处理制造的相变存储器(PHASE CHANGEMEMORY FABRICATED USING SELF-ALIGHED PROCESSING)”，和序列号为##/###,###的美国专利申请，代理人案卷号I331.296.101，名称为“采用自对准处理制造的相变存储器(PHASE CHANGE MEMORY FABRICATED USINGSELF-ALIGHED PROCESSING)”，其与本申请在同一天同时申请，并在此处一起作为参考。
非易失性存储器中的一种是电阻性存储器。电阻性存储器利用存储元件的电阻值存储一位或多位数据。例如，被编程为具有高电阻值的存储元件可以代表逻辑“1”数据位值，而被编程为具有低电阻值的存储元件可以代表逻辑“0”数据位值。存储元件的电阻值可以通过对存储器元件施加电压脉冲或电流脉冲电切换。电阻性存储器中的一种是相变存储器。相变存储器将相变材料用于电阻性存储元件。
相变存储器基于呈现至少两种不同状态的相变材料。相变材料可以被用于存储单元以存储数据位。相变材料的状态可以称为非晶态和晶态。由于非晶态通常比晶态显示更高的电阻，所以可以区分这些状态。通常地，非晶态涉及一种较无序的原子结构，而晶态涉及一种较有序的晶格。一些相变材料呈现多于一种晶态，例如面心立方晶格(FCC)状态和六方最密堆积(HCP)状态。这两种晶态具有不同的电阻率，可以用于存储数据位。
相变材料的相变可被逆向感应。这样，存储器可以响应温度变化从非晶态转化为晶态和从晶态转化为非晶态。相变材料的温度变化可以通过多种方法获得。例如，可以将激光照射相变材料，驱动电流通过相变材料，或者电流流过与相变材料相邻的电阻加热器。在这些方法中，相变材料的可控加热引发相变材料中的可控的相变。
一种相变存储器包括具有多个存储单元的存储器阵列，存储单元由相变材料制成，该相变存储器可以编程为利用相变材料的存储器状态来存储数据。在这种相变存储装置中读写数据的一种方法是控制施加于相变材料的电流和/或电压脉冲。电流和/或电压的大小通常对应于在每个存储单元的相变材料中所感应的温度。
对于数据存储的应用，减小存储单元的物理尺寸是一个持续的目标。减小存储单元的物理尺寸增大了存储器的存储密度，同时减小了存储器的成本。为了减小存储单元的物理尺寸，存储单元的布局应当是光刻友好的。此外，由于存储单元内金属和有源材料的界面电阻对整体电阻影响很大，因此对于小面积，接触面积应当被很好地控制。最后，存储单元设计应当具有机械稳定性，从而改进化学机械抛光(CMP)处理窗以提高产量。
基于以上和其他原因，需要本发明。
发明内容
本申请的一个实施例提供了一种存储器。该存储器包括成行列排列的晶体管阵列，跨过该阵列的成列的导电线。该存储器包括与所述导电线接触并与所述导电线自对准的相变元件。每个相变元件连接到晶体管的源-漏通路的一侧。
附图说明
附图用以提供对本发明的进一步理解，并一起构成了本说明书的一部分。附图示出了本发明的实施例，和说明书一起用于解释本发明的原理。通过参考下述的详细描述，本发明的其他实施例和本发明所期望实现的很多优点将被更好地理解而易于赏识。附图中的元件无需相对于彼此缩放。相似的附图标记表示相应的类似部件。
图1示出了相变存储单元的阵列的一个实施例的图示。
图2A示出了相变存储单元的阵列的一个实施例的横截面图。
图2B示出了图2A所示的相变存储单元阵列的垂直截面图。
图2C示出了图2A所示的相变存储单元阵列的顶视图。
图3A示出了经预处理的晶片的一个实施例的横截面图。
图3B示出了图3A所示的经预处理的晶片的垂直截面图。
图3C示出了图3A所示的经预处理的晶片的上截面图。
图3D示出了图3A所示的经预处理的晶片的顶视图。
图4A示出了经预处理的晶片、衬垫(liner)材料层和介电材料层的一个实施例的横截面图。
图4B示出了图4A所示的晶片的垂直截面图。
图5A示出了蚀刻后经预处理的晶片、衬垫材料层和介电材料层的一个实施例的横截面图。
图5B示出了图5A所示的晶片的垂直截面图。
图5C示出了图5A所示的晶片的顶视图。
图6A示出了经预处理的晶片、衬垫材料层、介电材料层、相变材料层和电极材料层的一个实施例的横截面图。
图6B示出了图6A所示的晶片的垂直截面图。
图7A示出了蚀刻后经预处理的晶片、衬垫材料层、介电材料层、相变材料层和位线的一个实施例的横截面图。
图7B示出了图7A所示的晶片的垂直截面图。
图7C示出了图7A所示的晶片的顶视图。
图8A示出了过蚀刻(over-etching)后经预处理的晶片、衬垫材料层、介电材料层、相变材料层和位线的一个实施例的横截面图。
图8B示出了图8A所示的晶片的垂直截面图。
图9A示出了相变存储单元阵列的另一个实施例的横截面图。
图9B示出了图9A所示的相变存储单元阵列的垂直截面图。
图9C示出了图9A所示的相变存储单元阵列的顶视图。
图10A示出了经预处理的晶片的一个实施例的横截面图。
图10B示出了图10A所示的经预处理的晶片的垂直截面图。
图10C示出了图10A所示的经预处理的晶片的上截面图。
图10D示出了图10A所示的经预处理的晶片的顶视图。
图11A示出了经预处理的晶片、衬垫材料层和介电材料层的一个实施例的横截面图。
图11B示出了图11A所示的晶片的垂直截面图。
图12A示出了蚀刻后经预处理的晶片、衬垫材料层和介电材料层的一个实施例的横截面图。
图12B示出了图12A所示的晶片的垂直截面图。
图12C示出了图12A所示的晶片的顶视图。
图13A示出了经预处理的晶片、衬垫材料层、介电材料层、相变材料层和电极材料层的一个实施例的横截面图。
图13B示出了图13A所示的晶片的垂直截面图。
图14A示出了蚀刻后经预处理的晶片、衬垫材料层、介电材料层、相变材料层和位线的一个实施例的横截面图。
图14B示出了图14A所示的晶片的垂直截面图。
图14C示出了图14A所示的晶片的顶视图。
图15A示出了过蚀刻后经预处理的晶片、衬垫材料层、介电材料层、相变材料层和位线的一个实施例的横截面图。
图15B示出了图15A所示的晶片的垂直截面图。
图16A示出了经预处理的晶片的一个实施例的横截面图。
图16B示出了图16A所示的经预处理的晶片的垂直截面图。
图16C示出了图16A所示的经预处理的晶片的上截面图。
图16D示出了图16A所示的经预处理的晶片的顶视图。
图17示出了经预处理的晶片和相变材料层的一个实施例的横截面图。
图18示出了蚀刻后经预处理的晶片和相变材料层的一个实施例的横截面图。
图19A示出了经预处理的晶片、衬垫材料层和介电材料层的一个实施例的横截面图。
图19B示出了图19A所示的晶片的垂直截面图。
图20A示出了经预处理的晶片、相变材料层、介电材料层和电极材料层的一个实施例的横截面图。
图20B示出了图20A所示的晶片的垂直截面图。
图21A示出了蚀刻后经预处理的晶片、相变材料层、介电材料层和位线的一个实施例的横截面图。
图21B示出了图21A所示的晶片的垂直截面图。
图21C示出了图21A所示的晶片的顶视图。
具体实施方式
在以下的详细描述中，参考附图，附图形成以下详细说明的一部分，其以描述实践本发明的具体实施例的方式示出。由此，根据所描述的(多幅)附图的取向，采用方向术语，例如“顶部”、“底部”、“前部”、“后部”、“前沿”、“尾部”等。由于本发明实施例中元件可以定位于多个不同的取向，方向性特征用于说明的目的而绝不是限制。应当理解在不脱离本发明范围的情况下其他实施例可以被实施，也可以进行结构上和逻辑上的改变。因此，以下的详细描述并不是用于限定，本发明的范围由所附的权利要求定义。
图1示出了相变存储单元100的阵列的一个实施例。存储器阵列100利用线光刻术和自对准处理制造，以将关键的光刻步骤减至最少。此外，金属和有源材料之间的界面电阻对于覆盖是不敏感的，并且通过最大化界面面积，寄生电阻被最小化。存储器阵列100没有任何隔离的小图案，使得化学机械抛光(CMP)处理窗被改进，且机械稳定性被提高。
存储器阵列100包括多个相变存储单元104a-104d(统称为相变存储单元104)，多条位线(BL)112a-112b(统称为位线112)，多条字线(WL)110a-110b(统称为字线110)，多条地线(GL)114a-114b(统称为地线114)。
此处所用的术语“电连接”并不意味着元件必须直接地连接到一起，在“电连接的”元件之间可以具有插入元件。
每个相变存储单元104被电连接到一条字线110、一条位线112和一条地线114。例如，相变存储单元104a被电连接到位线112a、字线110a和地线114a，相变存储单元104b被电连接到位线112a、字线110b和地线114b。相变存储单元104c被电连接到位线112b、字线110a和地线114a，相变存储单元104d被电连接到位线112b、字线110b和地线114b。
每个相变存储单元104包括相变元件106和晶体管108。在示出的实施例中晶体管108是场效应晶体管(FET)，但在其他实施例中，晶体管108可以是其他合适的器件，例如双极晶体管或三维晶体管结构。相变存储单元104a包括相变元件106a和晶体管108a。相变元件106a的一侧电连接到位线112a，相变元件106a的另一侧电连接到晶体管108a的源-漏通路的一侧。晶体管108a的源-漏通路的另一侧电连接到地线114a。晶体管108a的栅极电连接到字线110a。相变存储单元104b包括相变元件106b和晶体管108b。相变元件106b的一侧电连接到位线112a，相变元件106b的另一侧电连接到晶体管108b的源-漏通路的一侧。晶体管108b的源-漏通路的另一侧电连接到地线114b。晶体管108b的栅极电连接到字线110b。
相变存储单元104c包括相变元件106c和晶体管108c。相变元件106c的一侧电连接到位线112b，相变元件106c的另一侧电连接到晶体管108c的源-漏通路的一侧。晶体管108c的源-漏通路的另一侧电连接到地线114a。晶体管108c的栅极电连接到字线110a。相变存储单元104d包括相变元件106d和晶体管108d。相变元件106d的一侧电连接到位线112b，相变元件106d的另一侧电连接到晶体管108d的源-漏通路的一侧。晶体管108d的源-漏通路的另一侧电连接到地线114b。晶体管108d的栅极电连接到字线110b。
在另一个实施例中，每个相变元件106电连接到地线114，每个晶体管108电连接到位线112。例如，对于相变存储单元104a，相变元件106a的一侧电连接到地线114a。相变元件106a的另一侧电连接到晶体管108a的源-漏通路的一侧。晶体管108a的源-漏通路的另一侧电连接到位线112a。通常，地线114的电势低于位线112。
依据本发明，每个相变元件106包括可能由多种材料构成的相变材料。通常，包含元素周期表第VI族中的一中或多种元素的硫族化物合金可用作这种材料。在一个实施例中，相变元件106的相变材料由硫族化物化合物材料构成，例如GeSbTe、SbTe、GeTe或AgInSbTe。在另一个实施例中，相变材料由包括元素Ge、Sb、Te、Ga、As、In、Se和S中一种或多种的任何合适的材料构成。
在相变存储单元104a的设定操作期间，选择地使能设定电流或电压脉冲并通过位线112a将其传送到相变元件106a，由此将其加热到其结晶温度之上(但通常在其融化温度以下)，其中字线110a选择成激活晶体管108a。这样，相变元件106a在该设定操作期间达到其结晶状态。在相变存储单元104a的重置操作期间，重置电流或电压脉冲被选择地使能给位线112a，并被传送到相变材料元件106a。重置电流或电压迅速加热相变元件106a到其融化温度以上。在该电流或电压脉冲被切断后，相变元件106a迅速淬火冷却成非晶态。相变存储单元104a-104d和存储器阵列100中的其他相变存储单元104利用类似的电流或电压脉冲与相变存储单元104a类似地被设定和重置。
图2A示出了相变存储单元200a的阵列的一个实施例的横截面图。图2B示出了图2A所示的相变存储单元200a的阵列的垂直截面图。图2C示出了图2A所示的相变存储单元200a的阵列的顶视图。在一个实施例中，相变存储单元100的阵列类似相变存储单元200a的阵列。相变存储单元200a的阵列包括基板212、晶体管108，字线110，第一接触206，第二接触208，地线104，可选衬垫材料202，介电材料204、210和216，浅沟槽隔离(STI)214，层间电介质(ILD)215，相变材料107和位线112。金属布线(未示出)在位线层之后。
用于在相变材料107中选择存储位置105的晶体管108按行和列形成在基板212中。晶体管108的栅极电连接到字线110。介电材料210沉积在晶体管108和字线110之上。第一接触206将每个晶体管108的源-漏通路的一侧电连接到地线114。第二接触208将每个晶体管108的源-漏通路的另一侧电连接到存储位置105，该存储位置是相变材料107的一部分。每行相变材料107电连接到一条位线112。位线112垂直于字线110和地线114。衬垫材料202和介电材料204使第一接触206上的地线114绝缘。介电材料216使相邻的位线112和相变材料107的行彼此绝缘。浅沟槽隔离(STI)214使相邻的晶体管108彼此绝缘，层间电介质(ILD)215使相邻的第二接触208彼此绝缘。
包括存储位置105的相变材料107的行与位线112自对准。该自对准使相变存储单元200a的阵列制造中的关键光刻步骤减至最少。此外，由于该自对准，第二接触208和相变材料107之间以及相变材料107和位线102之间的界面电阻对于覆盖不敏感，且寄生电阻被最小化。
在一个实施例中，相变存储单元200a的阵列对于双栅存储单元可缩放成8F2，其中“F”是最小特征尺寸，或者对于单栅存储单元可缩放成6F2。在单栅存储单元的实施例中，每两个相邻的存储单元之间的晶体管108的有源栅被绝缘栅代替(即，晶体管不用作开关，而总是保持关断)。用于制造相变存储单元200a的阵列的方法的一个实施例，参考下述的附图3A和3B描述和说明。
图3A示出了经预处理的晶片218的一个实施例的横截面图。图3B示出了图3A所示的经预处理的晶片218的垂直截面图。图3C示出了图3A所示的经预处理的晶片218的上截面图。图3D示出了图3A所示的经预处理的晶片218的顶视图。经预处理的晶片218包括基板212、晶体管108、字线110、第一接触206、第二接触208、地线114、浅沟槽隔离(STI)214，层间电介质(ILD)215和介电材料210。
晶体管108按行和列形成在基板212中。晶体管108的栅极电连接到字线110。介电材料210沉积在晶体管108和字线110之上。第一接触206将每个晶体管108的源-漏通路的一侧电连接到地线114。第二接触208电连接到每个晶体管108的源-漏通路的另一侧。浅沟槽隔离(STI)214使相邻的晶体管108彼此绝缘，层间电介质(ILD)215使相邻的第二接触208彼此绝缘。
第一接触206和第二接触208为接触栓，例如钨栓、铜栓或其他合适的导电材料栓。字线110包括掺杂的多晶硅(poly-Si)、W、TiN、NiSi、CoSi、TiSi、WSix或其他合适的材料。地线114包括W、Al、Cu或其他合适的材料。介电材料210包括SiN，或能够实现第一接触206和第二接触208的无边界接触形成工艺的其他合适的材料。浅沟槽隔离(STI)214和层间电介质(ILD)215包括SiO2、氟化石英玻璃(FSG)、硼磷硅酸盐玻璃(BPSG)、硼硅酸盐玻璃(BSG)或其他合适的介电材料。字线110平行于地线114。字线110和地线114垂直于浅沟槽隔离(STI)214和层间电介质(ILD)215。
图4A示出了经预处理的晶片218、可选衬垫材料层202a和介电材料层204a的一个实施例的横截面图。图4B示出了图4A所示的晶片的垂直截面图。衬垫材料，例如SiN、SiON或其他合适的衬垫材料，可选地沉积在经预处理的晶片218上，以提供衬垫材料层202a。衬垫材料层202a利用化学气相沉积(CVD)、原子层沉积(ALD)、金属有机物化学气相沉积(MOCVD)、等离子体气相沉积(PVD)、喷射气相沉积(JVP)、高密度等离子体(HDP)或其他合适的沉积技术进行沉积。
介电材料，例如SiO2、氟化石英玻璃(FSG)、硼磷硅酸盐玻璃(BPSG)、硼硅酸盐玻璃(BSG)或其他合适的介电材料沉积在衬垫材料层202a上，以提供介电材料层204a。介电材料层204a利用化学气相沉积(CVD)、原子层沉积(ALD)、金属有机物化学气相沉积(MOCVD)、等离子体气相沉积(PVD)、喷射气相沉积(JVP)、高密度等离子体(HDP)或其他合适的沉积技术进行沉积。
图5A示出了蚀刻介电材料层204a和衬垫材料层202后，经预处理的晶片218、可选衬垫材料层202a和介电材料层204b的一个实施例的横截面图。图5B示出了图5A所示的晶片的垂直截面图，图5C示出了图5A所示的晶片的顶视图。介电材料层204a和衬垫材料层202a被蚀刻，以提供介电材料层204b和衬垫材料层202，从而形成沟槽220。线光刻法用于图形化具有宽度221的沟槽220，以暴露第二接触208。在一个实施例中，宽度221小于第二接触208的宽度。线光刻法只需要将第二接触208露出而不需要将第二接触208精确定位在中央。这样，线光刻法不必那么苛求即可得到所期望的存储单元的尺寸。
图6A示出了经预处理的晶片218、衬垫材料层202、介电材料层204b、相变材料层107a和电极材料层113a的一个实施例的横截面图。图6B示出了图6A所示的晶片的垂直截面图。相变材料，例如硫族化物化合物材料或其他合适的相变材料被沉积在介电材料层204b、衬垫材料层202和经预处理的晶片218的暴露部分上，以提供相变材料层107a。相变材料层107a利用化学气相沉积(CVD)、原子层沉积(ALD)、金属有机物化学气相沉积(MOCVD)、等离子体气相沉积(PVD)、喷射气相沉积(JVP)或其他合适的沉积技术进行沉积。
电极材料，例如TiN、TaN、W、Al、Cu、TiSiN、TaSiN或其他合适的电极材料沉积在相变材料层107a上，以提供电极材料层113a。电极材料层113a利用化学气相沉积(CVD)、原子层沉积(ALD)、金属有机物化学气相沉积(MOCVD)、等离子体气相沉积(PVD)、喷射气相沉积(JVP)或其他合适的沉积技术进行沉积。
图7A示出了蚀刻电极材料层113a、相变材料层107a和介电材料层204b后，经预处理的晶片218、衬垫材料层202、介电材料层204、相变材料层107和位线112的一个实施例的横截面图。图7B示出了图7A所示的晶片的垂直截面图。图7C示出了图7A所示的晶片的顶视图。电极材料层113a、相变材料层107a和介电材料层204b被蚀刻以提供位线112、与位线112自对准的相变材料层107、和介电材料层204。在一个实施例中，相变材料层107被可选择底切蚀刻。线光刻用以形成垂直于沟槽220的位线112和相变材料层107的行，从而相变材料层107的每个存储位置105连接第二接触208。线光刻法不需要精确地将中心定位在第二接触208上，只要相变材料层107内的每个存储位置105的底部与第二接触208接触即可。这样，线光刻法不必那么苛求即可得到所期望的存储单元的尺寸。
介电材料，例如SiO2、FSG、BPSG、BSG或其他合适的介电材料沉积在位线112、相变材料层107、介电材料层204和经预处理的晶片218的暴露部分上。介电材料层利用化学气相沉积(CVD)、原子层沉积(ALD)、金属有机物化学气相沉积(MOCVD)、等离子体气相沉积(PVD)、喷射气相沉积(JVP)、高密度等离子体(HDP)或其他合适的沉积技术进行沉积。介电材料层被平坦化以露出位线112，并且提供介电材料层216。介电材料层采用化学机械抛光(CMP)或其他合适的平坦化技术进行平坦化，以提供如图2A-2C所示的相变存储单元200a的阵列。
图8A示出了第二接触208的可选的过蚀刻后，经预处理的晶片218、衬垫材料层202、介电材料层204、相变材料层107和位线112的一个实施例的横截面图。图8B示出了图8A所示的晶片的垂直截面图。第二接触208被可选地过蚀刻以提供第二接触部分208a，其与位线112自对准。
介电材料，例如SiO2、FSG、BPSG、BSG或其他合适的介电材料沉积在位线112、相变材料层107、介电材料层204、第二接触部分208a和经预处理的晶片218的暴露部分上。介电材料层利用化学气相沉积(CVD)、原子层沉积(ALD)、金属有机物化学气相沉积(MOCVD)、等离子体气相沉积(PVD)、喷射气相沉积(JVP)、高密度等离子体(HDP)或其他合适的沉积技术进行沉积。介电材料层被平坦化以露出位线112，并且提供介电材料层216。介电材料层采用化学机械抛光(CMP)或其他合适的平坦化技术进行平坦化，以提供如图2A-2C所示的相变存储单元200a的阵列。
图9A示出了相变存储单元200b的阵列的另一个实施例的横截面图。图9B示出了图9A所示的相变存储单元200b的阵列的垂直截面图。图9C示出了图9A所示的相变存储单元200b的阵列的顶视图。在一个实施例中，相变存储单元100的阵列类似于相变存储单元200b的阵列。相变存储单元200b的阵列包括基板212，晶体管108，字线110，第一接触206，第二接触208，地线114，可选衬垫材料202，介电材料204、210和216，浅沟槽隔离(STI)214，层间电介质(ILD)215，相变元件106和位线112。金属布线(未示出)在位线层之后。
用于选择相变元件106的晶体管108按行和列形成在基板212中。晶体管108的栅极电连接到字线110。介电材料210沉积在晶体管108和字线110之上。第一接触206将每个晶体管108的源-漏通路的一侧电连接到地线114。第二接触208将每个晶体管108的源-漏通路的另一侧电连接到相变元件106。每个相变元件106电连接到位线112。位线112垂直于字线110和地线114。衬垫材料202和介电材料204使第一接触206上的地线114绝缘。介电材料216使相邻的位线112和相变元件106彼此绝缘。浅沟槽隔离(STI)214使相邻的晶体管108彼此绝缘，层间电介质(ILD)215使相邻的第二接触208彼此绝缘。
相变元件106与位线112自对准。该自对准使相变存储单元200b阵列制造中的关键光刻步骤减至最少。此外，由于该自对准，第二接触208和相变元件106之间的以及相变元件106和位线102之间的界面电阻对覆盖不敏感，寄生电阻被最小化。
在一个实施例中，相变存储单元200b的阵列对于双栅存储单元可缩放成8F2，其中“F”是最小特征尺寸，或者对于单栅存储单元可缩放成6F2。在单栅存储单元的实施例中，每两个相邻的存储单元之间的晶体管108的有源栅极被绝缘栅代替。用于制造相变存储单元200b的阵列的方法的第一实施例，参考下述的附图10A-15B描述和说明。用于制造相变存储单元200b的阵列的方法的第二实施例，参考下述的附图16A-21C描述和说明。
图10A示出了经预处理的晶片218的一个实施例的横截面图。图10B示出了图10A所示的经预处理的晶片218的垂直截面图。图10C示出了图10A所示的经预处理的晶片218的上截面图。图10D示出了图10A所示的经预处理的晶片218的顶视图。经预处理的晶片218包括基板212、晶体管108、字线110、第一接触206、第二接触208、地线114、浅沟槽隔离(STI)214、层间电介质(ILD)215和介电材料210。
晶体管108按行和列形成在基板212内。晶体管108的栅极电连接到字线110。介电材料210沉积在晶体管108和字线110之上。第一接触206将每个晶体管108的源-漏通路的一侧电连接到地线114。第二接触208电连接到每个晶体管108的源-漏通路的另一侧。浅沟槽隔离(STI)214使相邻的晶体管108彼此绝缘，层间电介质(ILD)215使相邻的第二接触208彼此绝缘。
第一接触206和第二接触208为接触栓，例如钨栓、铜栓或其他合适的导电材料栓。字线110包括掺杂质的多晶Si、W、TiN、NiSi、CoSi、TiSi、WSix或其他合适的材料。地线114包括W、Al、Cu或其他合适的材料。介电材料210包括SiN，或能够实现第一接触206和第二接触208的无边界接触形成工艺的其他合适的材料。STI 214和ILD 215包括SiO2、FSG、BPSG、BSG或其他合适的介电材料。字线110平行于地线114。字线110和地线114垂直于STI214和ILD215。
图11A示出了经预处理的晶片218、可选衬垫材料层202a和介电材料层204a的一个实施例的横截面图。图11B示出了图11A所示的晶片208的垂直截面图。衬垫材料，例如SiN或其他合适的衬垫材料，可选地沉积在经预处理的晶片218上，以提供衬垫材料层202a。衬垫材料层202a利用化学气相沉积(CVD)、原子层沉积(ALD)、金属有机物化学气相沉积(MOCVD)、等离子体气相沉积(PVD)、喷射气相沉积(JVP)、高密度等离子体(HDP)或其他合适的沉积技术进行沉积。
介电材料，例如SiO2、FSG、BPSG、BSG或其他合适的介电材料沉积在衬垫材料层202a上，以提供介电材料层204a。介电材料层204a利用化学气相沉积(CVD)、原子层沉积(ALD)、金属有机物化学气相沉积(MOCVD)、等离子体气相沉积(PVD)、喷射气相沉积(JVP)、高密度等离子体(HDP)或其他合适的沉积技术进行沉积。
图12A示出了蚀刻介电材料层204a和衬垫材料层202后，经预处理的晶片218、可选衬垫材料层202和介电材料层204b的一个实施例的横截面图。图12B示出了图12A所示的晶片的垂直截面图，图12C示出了图12A所示的晶片的顶视图。介电材料层204a和衬垫材料层202a被蚀刻以提供介电材料层204b和衬垫材料层202，从而形成沟槽220。线光刻法用于图形化具有宽度221的沟槽220以露出第二接触208。在一个实施例中，宽度221小于第二接触208的宽度。线光刻法不需要精确地将中心定位在第二接触208上，只要第二接触208露出即可。这样，线光刻法不必那么苛求即可得到所期望的存储单元的尺寸。
图13A示出了经预处理的晶片218、衬垫材料层202、介电材料层204b、相变材料层107a和电极材料层113a的一个实施例的横截面图。图13B示出了图13A所示的晶片的垂直截面图。相变材料，例如硫属化物化合物材料或其他合适的相变材料沉积在介电材料层204b、衬垫材料层202和经预处理的晶片218的暴露部分上，以提供相变材料层。相变材料层利用化学气相沉积(CVD)、原子层沉积(ALD)、金属有机物化学气相沉积(MOCVD)、等离子体气相沉积(PVD)、喷射气相沉积(JVP)或其他合适的沉积技术进行沉积。相变材料层被平坦化以露出介电材料层204b，从而提供相变材料层107a。相变材料层采用化学机械抛光(CMP)或其他合适的平坦化技术进行平坦化。
电极材料，例如TiN、TaN、W、Al、Cu、TiSiN、TaSiN或其他合适的电极材料沉积在相变材料层107a和介电材料层204b上，以提供电极材料层113a。电极材料层113a利用化学气相沉积(CVD)、原子层沉积(ALD)、金属有机物化学气相沉积(MOCVD)、等离子气相沉积(PVD)、喷射气相沉积(JVP)、或其他合适的沉积技术进行沉积。
图14A示出了蚀刻电极材料层113a、相变材料层107a和介电材料层204b后，经预处理的晶片218、衬垫材料层202、介电材料层204、相变元件106和位线112的一个实施例的横截面图。图14B示出了图14A所示的晶片的垂直截面图。图14C示出了图14A所示的晶片的顶视图。电极材料层113a、相变材料层107a和介电材料层204b被蚀刻，以提供位线112、与位线112自对准的相变元件106、和介电材料层204。在一个实施例中，相变元件106可选择被底切蚀刻。线光刻图形化垂直于沟槽220的位线112和相变元件106，使得每个相变元件106与第二接触208接触。线光刻法不需要将中心精确定位在第二接触208上，只要每个相变元件106的底部与第二接触208接触即可。这样，线光刻法不必那么苛求即可得到所期望的存储单元的尺寸。
介电材料，例如SiO2、FSG、BPSG、BSG或其他合适的介电材料沉积在位线112、相变元件106、介电材料层204和经预处理的晶片218的暴露部分上。介电材料层利用化学气相沉积(CVD)、原子层沉积(ALD)、金属有机物化学气相沉积(MOCVD)、等离子体气相沉积(PVD)、喷射气相沉积(JVP)、高密度等离子体(HDP)或其他合适的沉积技术进行沉积。将介电材料层平坦化以露出位线112，并且提供介电材料层216。介电材料层采用化学机械抛光(CMP)或其他合适的平坦化技术进行平坦化，以提供如图9A-9C所示的相变存储单元200b的阵列。
图15A示出了第二接触208的可选地过蚀刻后，经预处理的晶片218、衬垫材料层202、介电材料层204、相变元件106和位线112的一个实施例的横截面图。图15B示出了图15A所示的晶片的垂直截面图。第二接触208可选择被过蚀刻以提供第二接触部分208a，其与位线112自对准。
介电材料，例如SiO2、FSG、BPSG、BSG或其他合适的介电材料沉积在位线112、相变元件106、介电材料层204、第二接触部分208a和经预处理的晶片218的暴露部分上。介电材料层利用化学气相沉积(CVD)、原子层沉积(ALD)、金属有机物化学气相沉积(MOCVD)、等离子体气相沉积(PVD)、喷射气相沉积(JVP)、高密度等离子体(HDP)或其他合适的沉积技术进行沉积。将介电材料层平坦化以露出位线112，并且提供介电材料层216。介电材料层采用化学机械抛光(CMP)或其他合适的平坦化技术进行平坦化，以提供如图9A-9C所示的相变存储单元200b的阵列。
图16A示出了经预处理的晶片218的一个实施例的横截面图。图16B示出了图16A所示的经预处理的晶片218的垂直截面图。图16C示出了图16A所示的经预处理的晶片218的上截面图。图16D示出了图16A所示的经预处理的晶片218的顶视图。经预处理的晶片218包括基板212、晶体管108、字线110、第一接触206、第二接触208、地线114、STI 214、ILD 215和介电材料210。
晶体管108按行和列形成在基板212内。晶体管108的栅极电连接到字线110。介电材料210沉积在晶体管108和字线110之上。第一接触206将每个晶体管108的源-漏通路的一侧电连接到地线114。第二接触208电连接到每个晶体管108的源-漏通路的另一侧。STI 214使相邻的晶体管108彼此绝缘，ILD215使相邻的第二接触208彼此绝缘。
第一接触206和第二接触208为接触栓，例如钨栓、铜栓或其他合适的导电材料栓。字线110包括掺杂的多晶Si、W、TiN、NiSi、CoSi、TiSi、WSix或其他合适的材料。地线114包括W、Al、Cu或其他合适的材料。介电材料210包括SiN或能够实现第一接触206和第二接触208的无边界接触形成工艺的其他合适的材料。STI 214和ILD 215包括SiO2、FSG、BPSG、BSG或其他合适的介电材料。字线110平行于地线114。字线110和地线114垂直于STI 214和ILD 215。
图17示出了经预处理的晶片218和相变材料层107a的一个实施例的横截面图。相变材料，例如硫属化物化合物材料或其他合适的相变材料沉积在经预处理的晶片218上，以提供相变材料层107a。相变材料层107a利用化学气相沉积(CVD)、原子层沉积(ALD)、金属有机物化学气相沉积(MOCVD)、等离子体气相沉积(PVD)、喷射气相沉积(JVP)或其他合适的沉积技术进行沉积。在一个实施例中，将可选的硬掩模材料层沉积在第一相变材料层107a上。
图18示出了蚀刻相变材料层107a后，经预处理的晶片218和相变材料层107b的一个实施例的横截面图。相变材料层107a被蚀刻，以提供相变材料层107b。线光刻法用于图形化与第二接触208接触的相变材料107b的行。线光刻法不需要精确地将中心定位第二接触208上，只要第二接触208被相变材料107b覆盖即可。这样，线光刻法不必那么苛求即可得到所期望的存储单元的尺寸。
在硬掩模材料层沉积在相变材料层107a上的实施例中，硬掩模材料层和相变材料层107a被蚀刻，以提供蚀刻后的硬掩模材料层和相变材料层107b，其与蚀刻后的硬掩模材料层自对准。
图19A示出了经预处理的晶片218、相变材料层107b和介电材料层204a的一个实施例的横截面图。图19B示出了图19A所示的晶片的垂直截面图。介电材料，例如SiO2、FSG、BPSG、BSG或其他合适的介电材料沉积在相变材料层107b和经预处理的晶片218的暴露部分上。介电材料层利用化学气相沉积(CVD)、原子层沉积(ALD)、金属有机物化学气相沉积(MOCVD)、等离子体气相沉积(PVD)、喷射气相沉积(JVP)、高密度等离子体(HDP)或其他合适的沉积技术进行沉积。介电材料层被平坦化以露出相变材料层107b，并且提供介电材料层204a。介电材料层采用化学机械抛光(CMP)或其他合适的平坦化技术进行平坦化。在蚀刻后的硬掩模材料层位于相变材料层107b上的实施例中，介电材料层被平坦化以露出硬掩模材料。可选地凹陷蚀刻(recess etching)平坦化后的介电材料层，使得介电材料层的顶部与相变材料层107b的顶部对准。随后采用湿蚀刻法或其他合适的技术去除硬掩模材料。
图20A示出了经预处理的晶片218、相变材料层107b、介电材料层204a和电极材料层113a的一个实施例的横截面图。图20B示出了图20A所示的晶片的垂直截面图。电极材料，例如TiN、TaN、W、Al、Cu、TiSiN、TaSiN或其他合适的电极材料沉积在相变材料层107b和介电材料层204a上，以提供电极材料层113a。电极材料层113a利用化学气相沉积(CVD)、原子层沉积(ALD)、金属有机物化学气相沉积(MOCVD)、等离子体气相沉积(PVD)、喷射气相沉积(JVP)或其他合适的沉积技术进行沉积。
图21A示出了在蚀刻电极材料层113a、相变材料层107b和介电材料层204a后，经预处理的晶片218、相变元件106、介电材料层204和位线112的一个实施例的横截面图。图21B示出了图21A所示的晶片的垂直截面图，图21C示出了图21A所示的晶片的顶视图。电极材料层113a、相变材料层107b和介电材料层204a被蚀刻以提供位线112、与位线112自对准的相变元件106、以及介电材料层204。在一个实施例中，相变元件106可选择被底切蚀刻。线光刻技术用于图形化垂直于相变材料层107b的行的位线112和相变元件106，使得每个相变元件106与第二接触208接触。线光刻技术不需要将中心精确定位在第二接触208上，只要每个相变元件106的底部与第二接触208接触即可。这样，线光刻法不必那么苛求即可得到所期望的存储单元的尺寸。
介电材料，例如SiO2、FSG、BPSG、BSG或其他合适的介电材料沉积在位线112、相变元件106、介电材料层204和经预处理的晶片218的暴露部分上。介电材料层利用化学气相沉积(CVD)、原子层沉积(ALD)、金属有机物化学气相沉积(MOCVD)、等离子体气相沉积(PVD)、喷射气相沉积(JVP)、高密度等离子体(HDP)或其他合适的沉积技术进行沉积。介电材料层被平坦化以露出位线112并提供介电材料层216。介电材料层采用化学机械抛光(CMP)或其他合适的平坦化技术进行平坦化，以提供如图9A-9C所示的相变存储单元200b的阵列。
本发明的实施例提供了相变存储单元阵列，其利用线光刻法和自对准处理制造，以使关键光刻步骤减至最少。此外，阵列中金属和有源材料之间的界面电阻对覆盖不敏感，且通过最大化接触面积，寄生电阻被最小化。该相变存储单元阵列具有改进的化学机械抛光(CMP)处理窗和制造过程中改善的机械稳定性。
虽然本文中图解说明和描述了具体的实施例，本领域的普通技术人员可以认识到在不脱离本发明范围的情况下，多种替代和/或等效实施方式可以替代所说明和描述的实施例。本申请意图覆盖此处所讨论的具体实施例的任何修改和变化。因此，本发明仅受权利要求及其等价物的限定。

Claims (29)

1.一种存储器，包括：
晶体管，按行和列排列以形成阵列；
导电线，跨过所述阵列按列排列；和
相变元件，与所述导电线接触并与所述导电线自对准，每个相变元件连接到晶体管的源-漏极通路的一侧。
2.如权利要求1所述的存储器，进一步包括：
地线，跨过所述阵列按行排列，每条地线连接到每行中的晶体管的源-漏极通路的另一侧；
其中所述导电线是位线。
3.如权利要求1所述的存储器，进一步包括：
字线，跨过所述阵列按行排列，每条字线连接到每行中晶体管的栅极。
4.如权利要求1所述的存储器，其中该存储器可缩放成6F2，其中“F”是最小特征尺寸。
5.如权利要求1所述的存储器，其中该存储器可缩放成8F2，其中“F”是最小特征尺寸。
6.一种存储器，包括：
晶体管，按行和列排列以形成阵列；
导电线，跨过所述阵列按列排列；和
相变材料，跨过所述阵列按列排列并提供存储位置，该相变材料与所述导电线接触并与所述导电线自对准，每个存储位置连接到晶体管的源-漏极通路的一侧。
7.如权利要求6所述的存储器，进一步包括：
地线，跨过所述阵列按行排列，每条地线连接到每行中晶体管的源-漏极通路的另一侧；
其中所述导电线是位线。
8.如权利要求6所述的存储器，进一步包括：
字线，跨过所述阵列按行排列，每条字线连接到每行中的晶体管的栅极。
9.如权利要求6所述的存储器，其中该存储器可缩放成6F2，其中“F”是最小特征尺寸。
10.如权利要求6所述的存储器，其中该存储器可缩放成8F2，其中“F”是最小特征尺寸。
11.一种制造存储器的方法，该方法包括：
提供按行和列排列的晶体管的阵列；
提供跨过所述阵列按列排列的导电线；和
提供相变元件，所述相变元件与所述导电线接触并与所述导电线自对准，每个相变元件连接到晶体管的源-漏极通路的一侧。
12.如权利要求11所述的方法，进一步包括：
提供跨过所述阵列按行排列的地线，每条地线连接到每行中晶体管的源-漏极通路的另一侧；
其中提供所述导电线包括提供位线。
13.如权利要求11所述的方法，进一步包括：
提供跨过所述阵列按行排列的字线，每条字线连接到每行中晶体管的栅极。
14.一种制造存储器的方法，该方法包括：
提供包括多个第一接触的经预处理的晶片；
在该经预处理的晶片上沉积介电材料层；
在该介电材料层中蚀刻沟槽以暴露所述第一接触；
在该介电材料层和经预处理的晶片的暴露部分上沉积相变材料层；
在该相变材料层上沉积电极材料层；
蚀刻该电极材料层和相变材料层，以形成导电线和与所述导电线自对准的相变材料，所述相变材料提供与第一接触相接触的存储位置。
15.如权利要求14所述的方法，进一步包括：
过蚀刻所述第一接触以提供与所述导电线自对准的第一接触部分。
16.如权利要求14所述的方法，进一步包括：
底切蚀刻所述相变材料以提供存储位置。
17.如权利要求14所述的方法，进一步包括：
在所述经预处理的晶片上沉积衬垫材料层；
其中蚀刻沟槽包括蚀刻该衬垫材料层以暴露所述第一接触。
18.如权利要求14所述的方法，其中提供所述经预处理的晶片包括提供包括晶体管、第二接触和地线的经预处理的晶片，每个晶体管的源-漏极通路连接在第一接触和第二接触之间，每个第二接触连接到地线。
19.一种制造存储器的方法，该方法包括：
提供包括多个第一接触的经预处理的晶片；
在该经预处理的晶片上沉积介电材料层；
在该介电材料层内蚀刻沟槽以暴露第一接触；
在该介电材料层和经预处理的晶片的暴露部分上沉积相变材料层；
平坦化该相变材料层以暴露所述介电材料层；
在所述相变材料层和介电材料层上沉积电极材料层；
蚀刻该电极材料层和相变材料层以形成导电线和与所述导电线自对准的相变元件，每个相变元件与第一接触相接触。
20.如权利要求19所述的方法，进一步包括：
过蚀刻所述第一接触以提供与所述导电线自对准的第一接触部分。
21.如权利要求19所述的方法，进一步包括：
底切蚀刻所述相变元件。
22.如权利要求19所述的方法，进一步包括：
在所述经预处理的晶片上沉积衬垫材料层；
其中蚀刻沟槽包括蚀刻该衬垫材料层以暴露所述第一接触。
23.如权利要求19所述的方法，其中提供经预处理的晶片包括提供包括晶体管、第二接触和地线的经预处理的晶片，每个晶体管的源-漏通路连接在第一接触和第二接触之间，每个第二接触连接到地线。
24.一种制造存储器的方法，该方法包括：
提供包括多个第一接触的经预处理的晶片；
在该经预处理的晶片上沉积相变材料层；
蚀刻该相变材料层以形成覆盖所述第一接触的相变材料行；
在所述相变材料行和经预处理的晶片的暴露部分上沉积介电材料层；
平坦化该介电材料层；
在所述相变材料行和介电材料层上沉积电极材料层；
蚀刻该电极材料层和所述相变材料行以形成导电线和与所述导电线自对准的多个相变元件，每个相变元件与第一接触相接触。
25.如权利要求24所述的方法，进一步包括：
过蚀刻所述第一接触以提供与所述导电线自对准的第一接触部分。
26.如权利要求24所述的方法，进一步包括：
底切蚀刻所述相变元件。
27.如权利要求24所述的方法，进一步包括：
在所述相变材料层上沉积硬掩模材料层；以及
蚀刻该硬掩模材料层和与该硬掩模材料层自对准的相变材料层，以形成相变材料和硬掩模材料的行。
28.如权利要求27所述的方法，其中平坦化介电材料层包括平坦化介电材料层以暴露所述硬掩模，该方法进一步包括：
凹陷蚀刻所述介电材料层；以及
除去所述硬掩模。
29.如权利要求24所述的方法，其中提供经预处理的晶片包括提供包括晶体管、第二接触和地线的经预处理的晶片，每个晶体管的源-漏极通路连接在第一接触和第二接触之间，每个第二接触连接到地线。
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