JP4634014B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に相変化材料を用いて形成される、高密度集積メモリ回路、あるいはメモリ回路と論理回路とが同一半導体基板に設けられたロジック混載型メモリ、あるいはアナログ回路を有する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
例えば、相変化材料からなる抵抗素子を用いたメモリ(相変化メモリ)と、MISFET(Metal Insulator Semiconductor Field Effect Transistor)等で構成される論理回路とを同一の半導体基板上に設けるロジック混載型メモリでは、隣接するメモリセル素子のすべてあるいは一部を、例えばエッチング工程にて、相変化材料を分離することによって形成している。また、メモリセル素子のアドレスを指定するために用いられるビヅト線とMISFETの半導体基板上の活性領域を電気的に接続するビヅト線コンタクト電極が、メモリセノレを構成する抵抗素子間に配置されている。なお、この種の装置に関連するものとしては、例えば特許文献1に開示されている。また相変化記憶材料のプレート電極を共通化してダイオードを選択素子に用いた構造のメモリセルの開示がある（例えば特許文献２および特許文献３参照）。また相変化記憶材料のプレート電極を共通化してトランジスタを選択素子に用いた構造のメモリセルの開示がある（例えば特許文献４参照）。
【０００３】
【特許文献１】
特表２００２−５４０６０５号公報
【特許文献２】
特開平５−２１７４０号公報
【特許文献３】
特開２００３−１０００８４号公報
【特許文献４】
特開２００３−１００９９１号公報
【０００４】
【発明が解決しようとする課題】
抵抗素子をメモリセルごとに分離するプロセス技術においては、相変化材料の分離された面の特性が変化してしまう。まず、相変化材料の分離された面は、例えば層間絶縁膜などの異なる物質と接触する。また、エッチングによって抵抗素子が分離される場合、メモリセル素子の形状がばらついてしまう。また、分離により露出した部分の相変化材料の組成が変化する。
【０００５】
その結果、均一な電気特性が要求される高集積度メモリ回路およびロジック混載メモリに用いられる相変化メモリの書き換え回数信頼性が劣化する問題があった。
【０００６】
また、ビット線プラグがメモリセル素子の間に配置される技術においては、ビット線プラグによって、メモリセル素子の配置が制限される。
【０００７】
その結果、メモリセルの高集積化が制限される問題があった。
【０００８】
また、ＭＩＳＦＥＴを選択スイッチとして用いる相変化メモリ技術においては、相変化メモリの高性能化のために、相変化メモリに接続するメモリセル下部コンタクト電極と相変化メモリに接続しないコンタクト電極が異なる形状となる。
【０００９】
その結果、ロジック混載メモリに用いられるプロセス技術が複雑化し、高コスト化する問題があった。
【００１０】
本発明の目的は、特に相変化材料を用いた例えば、高密度集積メモリ回路、およびメモリ回路と論理回路が同一半導体基板に設けられたロジック混載型メモリ、およびアナログ回路を有する半導体集積回路装置において、均一な電気特性の要求される相変化材料を用いたメモリセル素子の信頼性を向上させることのできる技術を提供することにある。
【００１１】
また、本発明の他の目的は、半導体集積回路装置の高集積化を図ることにある。
【００１２】
また、本発明の他の目的は、半導体集積回路装置の高性能化を図ることにある。
【００１３】
また、本発明の他の目的は、半導体集積回路装置の低コスト化を図ることにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
相変化メモリの抵抗素子が集積して配置されているメモリセル領域において、相変化材料層を共通とし、相変化材料の上層に、電源線に接続される共通メモリセル上部プレート電極を形成する。その結果、メモリセル領域の最外周部に位置するメモリセルを除いて、相変化材料の露出が無くなり、エッチングによるメモリセル素子の形状および組成変化の影響が無くなるので、メモリセル素子の電気特性が均一化し、信頼性を向上させることが可能となる。
【００１７】
また、アレイ領域の最外周部に位置するメモリセル素子と、それが隣接するメモリの直接周辺回路領域または論理回路領域等をエッチングにより分離するために形成される、相変化材料の側壁間の距離を、隣接するメモリセル素子間の距離よりも、はるかに長くする。または、アレイ領域の最外周部に位置するメモリセル素子の外周部にダミーパターンを配置する。その結果、上記の相変化材料の側壁露出部の影響を、メモリの高集積度を変化させずに、抑えることが可能となる。
【００１８】
また、抵抗素子全体の初期状態を高抵抗状態とし、相変化材料層の一部分を低抵抗状態とすることでメモリ動作を行う。その結果、低抵抗状態のメモリセル素子間の相互作用を抑えることが可能となる。
【００１９】
また、メモリセル素子が集積して配置されているアレイ領域において、相変化材料層を共通とし、相変化材料の上層に、電源線に接続される共通メモリセル上部プレート電極を形成する、相変化メモリにおいて、ビット線を相変化記録層の下に配置する。その結果、ビット線プラグを、相変化材料およびメモリセル上部プレート電極を貫通することなく形成し、ビット線プラグの貫通による相変化材料の側壁露出を防ぐことが可能となる。
【００２０】
また、メモリセル素子が集積して配置されているメモリセル領域において、相変化材料層を共通とし、その上層に、電源線に接続される共通メモリセル上部プレート電極を形成する、相変化メモリにおいて、メモリセル下部コンタクト電極の上部のみに、高抵抗材料、即ちＴｉＮ、ＴｉＡｌＮ、またはＰｏｌｙＳｉを配置する。その結果、メモリセル下部コンタクト電極の上部をジュール熱の発生ヒーターとし、相変化材料の相変化領域の形状、特に相変化メモリ用プラグと相変化材料接触部近傍の相変化領域を、所望の形状に変化させることが可能となる。
【００２１】
また、相変化メモリにおいて、相変化記録層と、ＭＩＳＦＥＴの半導体基板上の活性領域に接続したコンタクト電極を接続する、メモリセル下部コンタクト電極の上部のみに、高抵抗材料を配置する。その結果、メモリセル下部コンタクト電極を相変化メモリの特性向上のために最適化しつつ、ＭＩＳＦＥＴの半導体基板上の活性領域に接続したコンタクト電極を、ビット線コンタクト電極と同時に形成して低コスト化することが可能となる。
【００２２】
また、相変化材料層を異なる相変化材料の積層、特に高融点／低融点相変化材料の積層とする。その結果、相変化材料の相変化領域の形状を、特に相変化材料の積層方向に対して、所望の形状に変化させることが可能となる。
【００２３】
また、メモリアレイを複数の抵抗素子を共有するメモリセル上部プレート電極を用いて形成する。その結果、メモリセルの高集積化を図りながら、メモリセル素子のアドレスを指定するワード線およびビット線動作によるメモリセル素子の相互作用を抑えることが可能となる。
【００２４】
また、ビット線の上部に相変化記録層を形成する。その結果、ビット線およびビット線コンタクト電極の配置に影響されずにメモリセル素子を配置することが可能となる。
【００２５】
また、ビット線の上部に相変化記録層を形成する相変化メモリにおいて、相変化材料層を分離して、抵抗素子を形成する。その結果、ビット線コンタクト電極の配置に影響されずに分離された抵抗素子を配置することが可能となる。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
＜実施の形態１＞
図１は、本発明の実施の形態１である半導体集積回路装置の要部断面図である。図１は、ロジック混載メモリ、ロジック論理回路領域および相変化メモリセルのメモリセル領域の断面図を示すものであり、図１に示す領域のうちｌｇｃを論理回路領域という。この論理回路領域lgcには、ｎチャネル型のＭＩＳＦＥＴ ＱＮが形成されている。ｎチャネル型のＭＩＳＦＥＴ ＱＮは、ｐウエル２の上部に互いに離間して形成され、ＬＤＤ（Lightly Doped Drain ）構造となっている半導体領域ＤＮと、半導体基板１上に形成されたゲート絶縁膜4と、その上に形成されたゲート電極ＧＮとを有している。
【００２８】
この論理回路領域には、ｐチャネル型のＭＩＳＦＥＴ ＱＰが形成されている。ｐチャネル型のＭＩＳＦＥＴ ＱＰは、nウエル2ａの上部に互いに離間して形成され、ＬＤＤ（Lightly Doped Drain ）構造となっている半導体領域ＤＰと、半導体基板１上に形成されたゲート絶縁膜４と、その上に形成されたゲート電極ＧＰとを有している。
【００２９】
nチャネル型のＭＩＳＦＥＴ ＱＮとｐチャネル型のＭＩＳＦＥＴ ＱＰは、浅い溝掘り埋込形の素子分離領域３ａにより分離されている。
【００３０】
論理回路領域には、ロジックの論理回路、メモリセルのセンスアンプ回路などが配置される。
【００３１】
また、相変化メモリセルが形成されるメモリセル領域ｍｍｒｙが位置する。このメモリセル領域には、例えばｎチャネル型のメモリセル選択用ＭＩＳＦＥＴ ＱＭが形成されている。ｎチャネル型のメモリセル選択用ＭＩＳＦＥＴ ＱＭは、ｐウエル２の上部に互いに離間して形成され、ＬＤＤ（Lightly Doped Drain ）構造となっている半導体領域ＤＮ、ＤＮＣと、半導体基板１上に形成されたゲート絶縁膜４と、その上に形成されたゲート電極ＧＮとを有している。半導体領域ＤＮＣは、同一の素子活性領域に形成される隣接するｎチャネル型のメモリセル選択用ＭＩＳＦＥＴに共有されている。
【００３２】
このようなメモリセル選択用のｎチャネル型のＭＩＳＦＥＴ ＱＭ、ｐチャネル型のＭＩＳＦＥＴ ＱＰ、およびｎチャネル型のＭＩＳＦＥＴ ＱＮは、半導体基板１上に堆積された層間絶縁膜１１ａおよび１１ｂによって被覆されている。
【００３３】
この層間絶縁膜１１ａ、１１ｂは、例えば酸化シリコン膜からなり、例えば公知のプラズマＣＶＤ法等によって形成されている。層間絶縁膜１１ｂの上面は、メモリ領域と論理回路領域とでその高さがほぼ一致するように平坦に形成されている。
【００３４】
メモリセル領域ｍｍｒｙにおける半導体領域ＤＮＣには、バリヤ金属１２およびタングステン１３から構成されるビット線コンタクト電極ＢＣが形成される。このビット線コンタクト電極ＢＣは、メモリ選択用ｎチャネル型ＭＩＳＦＥＴ ＱＭ１、ＱＭ２によって共有されている半導体領域ＤＮＣと電気的に接続されている。
【００３５】
メモリセル領域ｍｍｒｙにおける半導体領域ＤＮには、バリヤ金属１４およびタングステン１５から構成される金属コンタクト電極ＣＴが形成される。この金属コンタクト電極ＣＴは、メモリ選択用ＭＩＳＦＥＴ ＱＭと該ＱＭの半導体領域ＤＮとが電気的に接続されている。
【００３６】
論理回路領域における半導体領域ＤＰには、バリヤ金属１４およびタングステン１５から構成される金属コンタクト電極ＣＴが形成される。この金属コンタクト電極ＣＴは、ｐチャネル型ＭＩＳＦＥＴ ＱＰの半導体領域ＤＰと電気的に接続している。
【００３７】
論理回路領域における半導体領域ＤＮには、バリヤ金属１４およびタングステン１５から構成される金属コンタクト電極ＣＴが形成される。この金属コンタクト電極ＣＴは、ｎチャネル型のＭＩＳＦＥＴの半導体領域ＤＮと電気的に接続している。
【００３８】
層間絶縁膜１１ｂ上には層間絶縁膜１１ｃが堆積されている。この層間絶縁膜１１ｃは、例えば酸化シリコン膜からなり、例えば公知のプラズマＣＶＤ法等によって形成されている。
【００３９】
この層間絶縁膜１１ｃ中には、ビット線ＢＬおよび第１層配線Ｍ１が形成されている。このビット線は、例えばチタン膜、窒化チタン膜からなるバリヤ金属１６およびタングステン１７が下層から順に堆積されて形成されている。このビット線ＢＬは、ビット線コンタクト電極ＢＣと電気的に接続されて、さらに、ビット線コンタクト電極ＢＣを通してメモリセル選択用ｎチャネル型ＭＩＳＦＥＴ ＱＭの半導体領域ＤＮＣと電気的に接続されている。
【００４０】
論理回路領域の第１層配線Ｍ１は、例えばチタン膜、窒化チタン膜からなるバリヤ金属１６およびタングステン膜７が下層から順に堆積されて形成されている。この第１層配線Ｍ１は、金属コンタクト電極ＣＴと電気的に接続されて、さらに、金属コンタクト電極ＣＴを通して、ｐチャネル型のＭＩＳＦＥＴ ＱＰの半導体領域ＤＰ、およびｎチャネル型のＭＩＳＦＥＴ ＱＮの半導体領域ＤＮと電気的に接続されている。
【００４１】
層間絶縁膜１１ｃの上面には、層間絶縁膜１１ｄが堆積されている。この層間絶縁膜１１ｄは、例えば、酸化シリコンからなる。層間絶縁膜１１ｄの上面は、メモリセル領域ｍｍｒｙと論理回路領域ｌｇｃでその高さがほぼ一致するように平坦に形成されている。
【００４２】
メモリセル領域ｍｍｒｙにおける層間絶縁膜１１ｄには金属コンタクト電極ＣＴの上面が露出するような接続孔が穿孔されている。
【００４３】
この接続孔には、例えば窒化シリコンまたは酸化シリコンからなるスペーサー絶縁膜１８および、例えばタングステンからなる伝導材料１９が埋め込まれており、さらにその上には例えば窒化チタン膜からなる高抵抗伝導材料２０が埋め込まれている。
【００４４】
メモリセルの下部コンタクト電極ＴＰは、金属コンタクト電極ＣＴと電気的に接続され、さらにこれを通じてメモリセル選択用ＭＩＳＦＥＴ ＱＭの半導体領域ＤＮと電気的に接続されている。すなわち、メモリセルの下部コンタクト電極ＴＰと金属コンタクト電極ＣＴは２段プラグ電極を形成している。
【００４５】
層間絶縁膜１１ｄの上面には、層間絶縁膜１１ｅが堆積されている。この層間絶縁膜１１ｅは、例えば、酸化シリコンからなる。
【００４６】
メモリセル領域における層間絶縁膜１１ｅ中には、メモリ素子となる抵抗素子Ｒが形成されている。
【００４７】
抵抗素子Ｒは、プレート形状に形成されており、例えば窒化シリコンから成る膜はがれ防止膜２１と、その表面に被覆された相変化記録材料膜２２と、例えばその表面に被覆された相変化記録材料膜２２と異なる相変化記録材料膜２３からなる相変化材料層ＣＧと、その表面に被覆された、例えばタングステンから成るメモリセル上部プレート電極２４とから構成されている。抵抗素子Ｒを構成する相変化材料層２２、２３は、例えばカルコゲナイドＧｅ２Ｓｂ２Ｔｅ５、Ｇｅ３Ｓｂ２Ｔｅ６からなる。
【００４８】
抵抗素子Ｒの下部は、メモリセル下部コンタクト電極ＴＰと電気的に接続され、これを通じてメモリセル選択用のｎチャネル型ＭＩＳＦＥＴ ＱＭの半導体領域ＤＮと電気的に接続されている。
【００４９】
抵抗素子Ｒは、メモリセルの単位ビットに相当する、メモリセル下部コンタクト電極ＴＰを、複数覆うように形成されている。
【００５０】
メモリセル領域ｍｍｒｙにおける層間絶縁膜１１ｆ中には、メモリセル上部プレート電極２４の上面が露出するような接続孔が穿孔されている。この接続孔内には、例えばチタン膜、窒化チタン膜からなるバリヤ金属２５が埋めこまれており、さらにタングステン２６からなる金属膜が埋めこまれてメモリセルビアＶＭが形成される。
【００５１】
論理回路領域ｌｇｃにおける層間絶縁膜１１ｄおよび１１ｆ中には、第１配線層Ｍ１の上面が露出するような接続孔が穿孔されている。この接続孔内には、例えばチタン膜、窒化チタン膜からなるバリヤ金属２５ａが埋めこまれており、さらにタングステン２６ａからなる金属膜が埋めこまれてビアＶＬが形成される。
【００５２】
層間絶縁膜１１ｅの上面は、メモリ領域ｍｍｒｙと論理領域ｌｇｃでその高さがほぼ一致するように平坦に形成されている。
【００５３】
層間絶縁膜１１ｅの上面には、層間絶縁膜１１ｆが堆積されている。この層間絶縁膜１１ｆは、例えば、酸化シリコンからなる。層間絶縁膜１１ｆ内には、第２配線層Ｍ２が形成されている。
【００５４】
次いで、本実施の形態１のメモリセル領域の要部レイアウトを図２、図３を参照し説明する。
【００５５】
まず、図２に示されるように、ｐウェル上にはゲート電極ＧＮを有するｎチャネル型のＭＩＳＦＥＴの活性領域（素子活性領域もしくは素子形成領域）Ｌが形成されている。このゲート電極ＧＮは、メモリセルアレイのワード線として用いられる。
【００５６】
また、これらのｎチャネル型のＭＩＳＦＥＴの活性領域Ｌ上には、金属コンタクト電極ＣＴが形成されている。
【００５７】
また、これらのｎチャネル型のＭＩＳＦＥＴの活性領域Ｌ上には、ビット線コンタクト電極ＢＣが形成されている。ビット線コンタクト電極ＢＣは、ｎチャネル型のＭＩＳＦＥＴの活性領域ＬのＹ方向に対して凸となるように形成されている。
【００５８】
また、図３に示されるように、ビット線コンタクト電極ＢＣの、ｎチャネル型のＭＩＳＦＥＴの活性領域ＬのＹ方向に対して凸となる部分の上部と接続するように、ビット線ＢＬが配置されている。
【００５９】
また、金属コンタクト電極ＣＴ上には、メモリセル下部コンタクト電極ＴＰが形成されている（図示しない）。
【００６０】
また、図２、図３の要部レイアウト図の全面に、相変化記録層ＣＧが形成されている。この相変化記録層ＣＧは、メモリセル下部コンタクト電極ＴＰとメモリセル上部プレート電極２４に接続されている。
【００６１】
また図２、図３に示した活性領域Ｌがメモリセル領域に周期的に配置されていることは言うまでもない。
【００６２】
また図２、図３に示したワード線として用いられるゲート電極ＧＮが、メモリセル領域において、平行して連続している、即ちＸ方向に配置されていることは言うまでもない。
【００６３】
また図２、図３に示したビット線が、メモリセル領域において、平行して連続している、即ちＹ方向に配置されていることは言うまでもない。
【００６４】
図３に示すように、本実施の形態においては、平面レイアウトにおいて、金属コンタクト電極ＣＴが、ビット線ＢＬの間に配置されていることを特徴としている。
【００６５】
以下、本実施の形態の半導体集積回路装置を、図４〜図１７を参照し、その製造工程をたどりながら詳細に説明する。なお、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００６６】
まず、公知の方法を用いてＭＩＳＦＥＴを形成する。半導体基板１は、例えば導電型がｐ型のシリコン単結晶からなる。また、論理回路領域ｌｇｃおよびメモリセル領域ｍｍｒｙにおける半導体基板１において、公知の方法を用いて、ｐウエル２が、形成されている。また、論理回路領域ｌｇｃにおける半導体基板１において、公知の方法を用いて、ｎウエル２ａが、形成されている。
【００６７】
このような半導体基板１の上層部には、公知の方法を用いて、浅い溝掘り埋込形の素子分離領域３、３ａ、３ｂ、が、形成されている。この素子分離領域（絶縁膜３、３ａ、３ｂ）によって区画された領域が、いわゆる活性領域であり、この領域の一部に素子等が形成される。半導体基板１上のゲート絶縁膜４は、例えば酸窒化シリコンからなり、その厚さは、例えば1．５〜１０ｎｍ程度に設定されている。
【００６８】
次いで、公知の方法を用いて、ｎ型多結晶シリコン膜５、ｐ型多結晶シリコン膜５ａが形成される。次いで、公知の方法を用いて、ｎチャネル型ＭＩＳＦＥＴのＬＤＤ活性領域９、ｐチャネル型ＭＩＳＦＥＴのＬＤＤ活性領域９ａが形成される。次いで、公知の方法を用いて、例えば酸化シリコン膜からなるサイドウォールスペーサ７、例えば窒化シリコン膜ならなるサイドウォールスペーサ８、が形成される。次いで、公知の方法を用いて、ｎチャネル型ＭＩＳＦＥＴの活性領域１０、ｐチャネル型ＭＩＳＦＥＴの活性領域１０ａ、およびｎ型多結晶サリサイド膜６、ｐ型多結晶サリサイド膜６ａが形成される。次いで、公知の方法を用いて、層間絶縁膜１１ａ、１１ｂ、が形成される。
【００６９】
このように、ＭＩＳＦＥＴのサリサイドゲート電極構造ＧＮ、ＧＰ、拡散層領域ＤＮ、ＤＮＣ、ＤＰ、サイドウォールスペーサ、７、８、層間絶縁膜１１ａ、１１ｂ、が公知の方法を用いて、形成される。層間絶縁膜１１ｂの上面は、メモリ領域と論理回路領域とでその高さがほぼ一致するように平坦に形成され、図４のようになる。
【００７０】
次いで、その層間絶縁膜１１ｂ上に、論理回路の接続孔、メモリセル領域における接続孔およびメモリセル領域におけるビット線孔形成用のフォトレジストを形成し、これをエッチングマスクとして層間絶縁膜１１ａ、１１ｂに、ｎチャネル型ＭＩＳＦＥＴ ＱＮの半導体領域ＤＮと、ｐチャネル型ＭＩＳＦＥＴ ＱＰの半導体領域ＤＰと、メモリセル選択用ｎ型ＭＩＳＦＥＴ ＱＭの半導体領域ＱＮと、メモリセル選択用ｎ型ＭＩＳＦＥＴ ＱＭの半導体領域ＤＮＣの上面が露出するような接続孔を穿孔する。
【００７１】
次いで、フォトレジストパターンを除去した後、半導体領域ＤＮ、ＤＰ、ＤＮＣに、例えばチタン膜および窒化チタン膜からなるバリヤ金属１４をスパッタリング法等によって下層から順に堆積する。その堆積膜上に、例えばタングステン１５をＣＶＤ法等によって積み重ねて接続孔を埋め込み、金属コンタクト電極ＣＴおよびビット線コンタクト電極ＢＣを形成する。これを公知のＣＭＰ法を用いて、層間膜１１ｂの上部が露出し、接続孔中の金属コンタクト電極ＣＴとビット線コンタクト電極ＢＣが同じ高さになるまでエッチバックし、金属コンタクト電極ＣＴとビット線コンタクト電極ＢＣを完全に分離すると、図５のようになる。
【００７２】
次いで、表面全面に、例えば窒化シリコンからなる絶縁膜を堆積し（図示しない）、層間酸化シリコン１１ｂのエッチバックストッパーとして用いる。
【００７３】
次いで、半導体基板１上に、例えば酸化シリコンからなる絶縁膜１１ｃを堆積した後、その層間絶縁膜１１ｃ上に、論理回路の第一層配線およびビット線形成用のフォトレジストを形成し、これをエッチングマスクとして層間絶縁膜１１ｂの上面を露出させるような、論理回路の第一層配線溝およびビット線溝を形成する。
【００７４】
次いで、例えばチタン膜および窒化チタン膜からなるバリヤ金属膜１６をスパッタリング法等によって下層から順に堆積し、その上に、例えばタングステン膜１７をＣＶＤ法等によって積み重ねて導体膜を形成し、これを公知のＣＭＰ法を用いて、層間膜１１ｃの上面が露出し、溝中のビット線ＢＬおよび第一層配線Ｍ１上面が同じ高さになるまでエッチバックし、ビット線ＢＬおよび第１層配線Ｍ１を完全に分離すると、図６のようになる。
【００７５】
次いで、表面に、例えば酸化シリコンからなる絶縁膜１１ｄを堆積し、続いて、例えば窒化シリコンからなる相変化材料はがれ防止膜２１を堆積すると、図７のようになる。
【００７６】
次いで、リソグラフィおよびドライエッチ工程により、メモリセル領域における２段電極の下部ＣＴの上面を露出させるような、２段電極の上部の孔を形成し、表面全体に、例えば窒化シリコンからなるスペーサー絶縁膜１８を堆積すると、図８のようになる。
【００７７】
次に、スペーサー絶縁膜を異方性エッチバックして、金属コンタクト電極ＣＴの上面を露出させると、図９のようになる。
【００７８】
次いで、例えばチタン膜および窒化チタン膜からなるバリヤ金属膜（図示しない）をスパッタリング法等によって下層から順に堆積する。その堆積膜上に、例えばタングステンからなる伝導材料１９をＣＶＤ法等によって積み重ねて接続孔を埋め込み、これを公知のＣＭＰ法を用いて、相変化材料はがれ防止膜２１の上面が露出し、孔中の伝導材料１９および相変化材料はがれ防止膜２１の上面が同じ高さになるまでエッチバックし、伝導材料１９を完全に分離すると、図１０のようになる。
【００７９】
次いで、このコンタクト孔に埋めこまれた伝導材料１９を、例えば２０ｎｍエッチバックすると、図１１のようになる。
【００８０】
次いで、例えばチタン膜および窒化チタン膜からなる高抵抗金属２０をスパッタリング法等によって下層から順に堆積して、コンタクト孔を埋めこむ。次にメモリセル下部コンタクト電極ＴＰおよび相変化材料はがれ防止膜２１の上面が同じ高さになるまでエッチバックし、メモリセル下部コンタクト電極ＴＰを完全に分離すると、図１２のようになる。
【００８１】
また、本実施の形態においては、高抵抗金属２０を用いて、メモリセル下部コンタクト電極孔を埋めこんだが、メモリセル下部コンタクト電極上面が平坦となるような、ＣＭＰ平坦性のよい金属を用いてもよい。例えば、結晶粒系の小さいＭｏ（モリブデン）を用いることができる。ＣＭＰ平坦性のよい金属には、コンタクト金属の凹凸部分で起こる電界集中による、局所的な相変化を抑える効果が有る。その結果、メモリセル素子の電気特性の均一性、および書き換え回数信頼性、および耐高温動作特性が向上する。
【００８２】
次いで、相変化材料２２、例えば相変化材料２２と融点の異なる相変化材料２３、例えばタングステンからなる金属膜２４を順に堆積すると、図１３のようになる。
【００８３】
次いで、相変化材料はがれ防止膜２１、相変化材料２２、相変化材料２３、タングステン２４を抵抗素子Ｒとして加工し、図１４のようになる。
【００８４】
次いで、層間膜１１ｅを堆積すると、図１５のようになる。
【００８５】
次いで、リソグラフィおよびドライエッチ工程により、メモリセル領域ｍｍｒｙにおいて層間膜１１ｅを穿孔して接続孔を形成し、論理回路領域ｌｇｃにおいて層間膜１１ｆ、１１ｅを穿孔して接続孔を形成し、バリヤ金属２５、タングステン２６順に堆積する。この接続孔を埋めこみ、層間膜１１ｅの上面が露出し、孔中のタングステン２６および層間膜１１ｅの上面が同じ高さになるまでエッチバックし、メモリセル領域のビア電極コンタクトＶＭおよび論理回路領域のビア電極コンタクトＶＬを完全に分離すると、図１６のようになる。
【００８６】
次いで、表面に、銅配線バリヤ膜２７および層間膜１１ｆを堆積し、リソグラフィおよびドライエッチ工程により、層間膜１１ｅを穿孔して配線溝を形成し、銅配線金属バリア膜２８、銅配線２９を順に堆積し、配線溝を埋めこみ、層間膜１１ｆの上面が露出し、溝中の金属配線および層間膜１１ｆの上面が同じ高さになるまでエッチバックし、第２配線Ｍ２を形成することにより、図１７のようになる。
【００８７】
第２層配線Ｍ２の上部には、公知の方法を用いて、複数の配線層が形成されているが、それらの図示は省略する。
【００８８】
また、公知の方法を用いて、４００℃〜４５０℃程度の水素アニールが行われた後に、半導体製造装置が完成する。
【００８９】
また、本実施の形態では、図２に示すように、素子活性領域の形状は直線型で、ビット線コンタクト電極ＢＣは、素子活性領域の長手方向に凸となる形状であるとしたが、図１８に示すように、素子活性領域の形状が凸型としてもよい。
【００９０】
また、図１９、図２０に示すように、素子活性領域の形状が斜め型としてもよい。また、図４７に示す様に、素子活性領域の形状を直線型としても良い。
【００９１】
また、本実施の形態では、図３に示すように、ビット線周期の二周期に一度の頻度で、メモリセル素子がワード線方向に配置されている、いわゆる２交点レイアウトとなっている。このレイアウトの利点は、最近接メモリセル素子が、同じワード線を用いて選択されないため、最近接メモリセル間の相互作用を抑えることができる点にある。
【００９２】
また、図２１、図２２に示すように、ビット線周期の一周期に一度の頻度で、メモリセル素子がワード線方向に配置されている、いわゆる１交点レイアウトとしても良い。このレイアウトの利点は、メモリセルを高集積化できる点にある。
【００９３】
また、図２３、図２４に示すように、ビット線周期の三周期に二度の頻度で、メモリセル素子がワード線方向に配置されている、いわゆる１．５交点レイアウトとしてもよい。
【００９４】
本実施の形態１においては、相変化記録層が共通化しており、メモリセル下部コンタクト電極ＴＣ上部と相変化材料はがれ防止膜２１界面が、図２７のようになっている。
【００９５】
メモリセル素子の高抵抗状態（“１”状態）は、図３９に示すように、メモリセル下部コンタクト電極の上面を覆うように、相変化材料がアモルファス化した状態となる。これに対応するメモリセル素子の低抵抗状態（“０”状態）は、図４０に示すように、相変化材料の全体が結晶化した状態となる。
【００９６】
また、メモリセル素子の高抵抗状態（“１”状態）は、図４１に示すように、相変化材料の全体がアモルファス化した状態でも良い。これに対応するメモリセル素子の低抵抗状態（“０”状態）は、図４２に示すように、メモリセル下部コンタクト電極の上面を覆うように、相変化材料が結晶化した状態となる。
【００９７】
ちなみに、図４１、図４２では、相変化材料層を単層としたが、相変化材料を積層としても良い。
【００９８】
このように、本実施の形態においては、メモリセル素子が集積して配置されているメモリセル領域において、相変化材料層を共通とした。その結果、メモリセル素子の電気特性が均一化し、信頼性を向上させることを可能とした。
【００９９】
このような効果が得られる理由について以下に詳細に説明する。
例えば、要部断面図が、図４８に示すような半導体集積回路装置を考える。図４８の半導体製造装置においては、相変化材料層の上部にビット線BL2が配置されている。この例では、相変化材料層の側壁がメモリセル素子ごとに露出して配置されている。このため、エッチングによるメモリセル素子の形状および組成変化の影響が発生する。
【０１００】
しかしながら、本実施の形態では、メモリセル領域の最外周部に位置するメモリセル素子を除いて、相変化記録層の側壁界面が無いため、エッチングによるメモリセル素子の形状および組成変化の影響が無くなる。
【０１０１】
このような効果が得られる理由は、メモリセル領域の最外周部に位置するメモリセル素子を除いて、相変化記録層の側壁界面が無くなり、また、エッチングによるメモリセル素子の形状および組成変化の影響が無くなるからである。
【０１０２】
また、本実施の形態においては、相変化材料層を異なる相変化材料の積層、特に高融点／低融点相変化材料の積層とした。その結果、メモリセル素子の電気特性が均一化し、信頼性を向上させることを可能とした。
【０１０３】
このような効果が得られる理由について以下に詳細に説明する。メモリセル上部プレート電極に接する相変化材料が、その下部に形成される相変化材料よりも、高融点の場合、アモルファス層が相変化材料の相変化領域の形状を、特に相変化材料の積層方向に対して、小さくするような形状に相変化させることができる。例えば、図３９に示すように、メモリセル下部コンタクト電極部から形成されるアモルファス層がメモリセル上部プレート電極と接触することを抑えることができる。その結果、相変化材料層とメモリセル上部プレート電極金属物質の相互拡散を防ぐことができるので、メモリセル素子の電気特性が均一化し、信頼性を向上させることが可能となった。
【０１０４】
また、本実施の形態においては、相変化材料層と、ＭＩＳＦＥＴの半導体基板上の活性領域に接続するコンタクト電極を接続する、メモリセル下部コンタクト電極の上部のみに、高抵抗材料を配置した。その結果、メモリセル下部コンタクト電極の上部をジュール熱を発生するヒーターとすることができるので、メモリセル素子の書き換え速度を向上することができる。
【０１０５】
このような効果が得られる理由について以下に詳細に説明する。メモリセル下部コンタクト電極の上部に、高抵抗伝導材料を配置しない場合、図４０に示すように、相変化材料層を電気パルスにより加熱する場合、相変化材料層よりメモリセル下部コンタクト電極へ熱が逃げやすいため、メモリセル下部コンタクト電極近傍の相変化材料層の温度が低下し、相変化材料層の相変化領域の形状、特にメモリセル下部コンタクト電極近傍の領域を、メモリセル下部コンタクト電極の上面を完全に覆うような形状に相変化させることができない。しかし、メモリセル下部コンタクト電極の上部のみに、高抵抗伝導材料を配置する場合、この高抵抗伝導材料がジュール熱を発生するので、メモリセル下部コンタクト電極部へ熱が伝熱しにくくなり、メモリセル下部コンタクト電極近傍における温度低下が抑えられる。その結果、図３９に示すような、特にメモリセル下部コンタクト電極と相変化材料接触部近傍の相変化領域を、メモリセル下部コンタクト電極の上面を完全に覆うことが短時間のうちに可能となる。
【０１０６】
また、メモリセル下部コンタクト電極の全体に、高抵抗伝導材料を配置する場合、メモリセル下部コンタクト電極の抵抗値が高くなり、メモリ動作特性を劣化させる要因となる。しかし、メモリセル下部コンタクト電極の上部のみに、高抵抗伝導材料を配置する場合、抵抗値はほとんど変わらない。
【０１０７】
また、本実施の形態においては、メモリセル素子が集積して配置されているメモリセル領域において、相変化材料層を共通とし、かつ、相変化材料層の上層のみに、電源線に接続される共通上部金属電極を形成した。その結果、メモリセル素子の電気特性が均一化し、信頼性を向上させることを可能とした。
【０１０８】
このような効果が得られる理由について以下に詳細に説明する。相変化材料層の上層のみに共通上部金属電極２４が形成される場合、図４３の横方向の電界を抑えることができるので、隣接する相変化メモリ間の相互作用が抑えられるので、メモリセル素子の電気特性が均一化し、信頼性を向上させることが可能となる。しかし、図４４に示すように、相変化材料層の側壁部に電極３１が形成される場合、図４４の横方向の電界が主成分として発生し、隣接する相変化メモリ間の相互作用が起こる可能性がある。
【０１０９】
また、本実施の形態においては、相変化材料層とＭＩＳＦＥＴの拡散層を接続するコンタクト電極を２段コンタクト電極とした。その結果、２段プラグの上段であるメモリセル下部コンタクト電極の構造は、相変化メモリの特性向上のために最適化しつつ、２段プラグの下段である金属コンタクト電極を論理回路ＭＩＳＦＥＴおよびビット線コンタクト電極と同時プロセスで形成し、低コスト化することができる。
【０１１０】
また、本実施の形態においては、ビット線を相変化材料層の下に配置した。その結果、メモリセル素子の電気特性が均一化し、信頼性を向上させることが可能となった。
【０１１１】
このような効果が得られる理由について以下に詳細に説明する。ビット線を相変化材料層の下に配置する場合、ビット線コンタクト電極はビット線と選択用トランジスタの半導体領域の間に形成される、すなわちビット線コンタクト電極は、相変化材料層を貫通しない、あるいは相変化材料層の間に配置されない。その結果、ビット線プラグの貫通による相変化材料の側壁露出を防ぐことができるため、メモリセル素子の電気特性が均一化し、信頼性を向上させることが可能となった。
【０１１２】
また、本実施の形態においては、公知の方法を用いて、４００℃〜４５０℃程度の水素アニールが行われている。そのため、完成した半導体製造装置の、相変化記録層の初期状態は結晶化している。この結晶化した状態の相変化記録層を用いて、下部電極近傍をアモルファス化させることにより、相変化メモリ動作させることが可能である。
【０１１３】
＜実施の形態２＞
本実施の形態は、ビット線の上に、カルコゲナイド層及びプレート電極を分離した相変化材料層を配置する構造に関するものである。
【０１１４】
なお、実施の形態２の半導体集積回路装置の相変化材料はがれ防止膜２１、相変化材料２２、相変化材料２３、タングステン２４を堆積するまでの製造方法は、実施の形態１の図４から図１３までの、窒化シリコン膜２１、相変化材料２２、相変化材料２３、タングステン２４の堆積までの製造方法と同様であるため、その説明を省略する。
【０１１５】
本実施の形態においては、次いで、相変化材料はがれ防止膜２１、相変化材料２２、相変化材料２３、タングステン２４を抵抗素子Ｒとして加工し、図２５のようになる。
【０１１６】
以後の製造方法は、本実施の形態１と同じであり、第２層配線形成後は、図２６のようになる。
【０１１７】
本実施の形態においては、抵抗素子Ｒがメモリセル素子ごとに分離されており、図２８のようになっている。ビット線ＢＬを相変化材料層の下に配置するため、ビット線およびビット線プラグの配置に影響されずにメモリセル素子を配置することができるので、メモリセル素子の電気特性の均一化および、信頼性向上のための面積ペナルテイを抑えて、メモリセルの高集積化を図ることが可能となる。
【０１１８】
また、本実施の形態においては、相変化記録層がメモリセル素子ごとに分離されているが、図２９に示すように、相変化記録層がビット線周期ごとに分離されていてもよい。この形状は、ビット線コンタクトの貫通孔の影響による面積ペナルテイのない、任意の形状とすることが可能である。
【０１１９】
また、図３０に示すように、相変化記録層がワード線周期ごとに分離されていてもよい。この形状は、ビット線コンタクトの貫通孔の影響による面積ペナルテイのない、任意の形状とすることが可能である。
【０１２０】
また、図３１に示すように、相変化材料層が素子活性領域周期ごとに分離されていてもよい。この形状は、ビット線コンタクトの貫通孔の影響による面積ペナルテイのない、任意の形状とすることが可能である。
【０１２１】
また、本実施の形態においては、メモリセル上部プレート電極が相変化材料上に配置されているが、
図４５に示すように、相変化材料層をメモリセルビアＶＭで接続し、第２配線層を配置する構造としてもよい。第２配線層に銅配線を用いることで、上部電極を低抵抗化することができる。
【０１２２】
＜実施の形態３＞
本実施の形態は、カルコゲナイド層を分離した相変化材料層の上部に、共通化したプレート電極を配置した構造に関するものである。
【０１２３】
なお、実施の形態３の半導体集積回路装置の例えばチタン膜および窒化チタン膜からなる高抵抗金属２０をスパッタリング法等によって下層から順に堆積して、メモリセル下部コンタクト電極孔を埋めこみ、相変化材料はがれ防止膜２１の上面が露出し、メモリセル下部コンタクト電極ＴＰおよび相変化材料はがれ防止膜２１の上面が同じ高さになるまでエッチバックし、コンタクト電極を完全に分離するまで製造方法は、実施の形態１の図４から図１２までの、チタン膜および窒化チタン膜からなる高抵抗金属２０をスパッタリング法等によって下層から順に堆積して、メモリセル下部コンタクト電極孔を埋めこみ、相変化材料はがれ防止膜２１の上面が露出し、孔中のメモリセル下部コンタクト電極ＴＰおよび相変化材料はがれ防止膜２１の上面が同じ高さになるまでエッチバックし、メモリセル上部コンタクト電極ＴＰを完全に分離するまでの製造方法と同様であるため、その説明を省略する。
【０１２４】
本実施の形態においては、次いで、相変化材料はがれ防止膜２１、相変化材料２２、相変化材料２３を堆積し、図３２のようになる。
【０１２５】
次いで、相変化材料はがれ防止膜２１、相変化材料２２、相変化材料２３を記録膜層ＣＭとして加工し、図３３のようになる。
【０１２６】
次いで、層間膜１１ｇ を堆積し、層間膜１１ｇを例えばＣＭＰを用いてエッチバックして相変化材料の上面を露出させると、図３４のようになる。
【０１２７】
次いで、例えばタングステン２４を堆積すると、図３５のようになる。
【０１２８】
次いでタングステン２４をメモリセル上部プレート電極として加工すると、図３６のようになる。
【０１２９】
次いで、層間膜１１ｈ を堆積すると、図３７のようになる。
【０１３０】
以後の製造方法は、本実施の形態１と同じであり、第２層配線形成後、図３８のようになる。
【０１３１】
本実施の形態においては、相変化材料上にプレート上部電極が形成されている。ビット線を相変化材料層の下に配置するため、プレート上部電極で複数の相変化材料層を共有化する場合、ビット線およびビット線プラグの配置に影響されずにメモリセル素子を配置することができるので、メモリセル素子の電気特性の均一化および、信頼性向上のための面積ペナルテイを抑えて、メモリセルの高集積化を図ることが可能となる。
【０１３２】
なお、本実施の形態においては、図４６の相変化材料とメモリセル上部プレート電極界面の要部レイアウト図に示すように、メモリセル上部プレート電極３２がビット線と平行となるように分割されていても良い。
【０１３３】
なお、本実施の形態においては、メモリセル上部プレート電極は、メモリセル素子となる相変化材料層の上面に、十分な接触面積で、接触していれば、任意の形状に分割されていても良い。
【０１３４】
＜実施の形態４＞
本実施の形態は、抵抗素子の上にビット線を積層し、その積層をワード線方向に分離する、すなわちビット線方向に分離せずに配置する構造に関するものである。
【０１３５】
なお、実施の形態２の半導体集積回路装置の相変化材料はがれ防止膜２１,相変化材料２２，相変化材料２３，タングステン２４ＢＬ，を堆積するまでの製造方法は、実施の形態１の図４から図１３までの、窒化シリコン膜２１,相変化材料２２，相変化材料２３，タングステン２４，の堆積までの製造方法と同様であるため、その説明を省略する。
【０１３６】
本実施の形態においては、次いで、相変化材料はがれ防止膜２１,相変化材料２２，相変化材料２３，タングステン２４ＢＬ，を抵抗素子とビット線の積層膜ＲＢＬとして加工し、図４９のようになる。以後の製造方法は、本実施の形態１と同じである。
【０１３７】
本実施の形態においては、タングステン２４ＢＬはビット線として作用する。
ビット線は抵抗素子の上に積層、すなわち抵抗素子の上に配置されている。また、抵抗素子の下に配置された第一層配線Ｍ１は、ビット線として作用せず、例えばグランド配線として作用する。
【０１３８】
本実施の形態においては、図５１に示すように、相変化記録層がビット線周期ごとに分離されている。この形状は、ビット線方向において、相変化材料層の側壁が露出しない効果により、メモリセル素子の電気特性の均一化および、信頼性向上のための面積ペナルテイを抑えて、メモリセルの高集積化を図ることが可能となる。
【０１３９】
また、本実施の形態は、図１８に示すような、素子活性領域の二交点セル配置とすることで、抵抗素子とビット線の積層膜ＲＢＬを、同一のワード線に選択されない二本のビット線ごとに分離してもよい。この場合の抵抗素子とビット線の積層ＲＢＬのメモリセル下部電極コンタクトプラグに対するレイアウト配置は図５０のようになる。ちなみに、図１８に示すような、素子活性領域の二交点セル配置とすることで、図５０に示すビット線によって、同一ワード線上の隣接するメモリセルが選択されない配置となる。本実施の形態では、上部金属電極を含む相変化材料層をビット線として用いるため、ビット線方向および同一のワード線に選択されない二本のビット線間において、相変化材料層の側壁が露出しないので、メモリセル素子の電気特性の均一化および、信頼性向上のための面積ペナルテイを抑えて、メモリセルの高集積化を図ることが可能となる。
【０１４０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１４２】
相変化材料層を共通化することおよびその上部にプレート電極を形成することにより、相変化材料層の加工に起因した、相変化メモリの電気特性の不均一性および信頼性の劣化を抑えることが可能となる。
【０１４３】
また、相変化記録層と選択用トランジスタの半導体領域を接続するコンタクト電極の上部のみ、すなわち、相変化記録層と接する部分のみを発熱ヒーターとなる高抵抗材料とすることにより、相変化領域の形成を高速化し、メモリセル素子の書き換え速度を向上させることが可能となる。
【０１４４】
また、ビット線の上に相変化記録層を配置することにより、ビット線コンタクト電極に影響されずに、面積ペナルテイを抑えて、メモリセル素子を高集積に配置し、システムオンチッププロセスと親和性の良いプロセスを用いて、相変化メモリを半導体集積回路に混載することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の要部断面図である。
【図２】図１に示す半導体集積回路装置の要部レイアウト図である。
【図３】図１に示す半導体集積回路装置の要部レイアウト図である。
【図４】図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図５】図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図６】図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図７】図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図８】図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図９】図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１０】図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１１】図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１２】図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１３】図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１４】図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１５】図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１６】図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体集積回路装置の要部断面図である。
【図１８】本発明の実施の形態１である半導体集積回路装置の他の要部レイアウト図である。
【図１９】本発明の実施の形態１である半導体集積回路装置の他の要部レイアウト図である。
【図２０】本発明の実施の形態１である半導体集積回路装置の他の要部レイアウト図である。
【図２１】本発明の実施の形態１である半導体集積回路装置の他の要部レイアウト図である。
【図２２】本発明の実施の形態１である半導体集積回路装置の他の要部レイアウト図である。
【図２３】本発明の実施の形態１である半導体集積回路装置の他の要部レイアウト図である。
【図２４】本発明の実施の形態１である半導体集積回路装置の他の要部レイアウト図である。
【図２５】本発明の実施の形態２である半導体集積回路装置の製造工程中における基板の要部断面図である。
【図２６】本発明の実施の形態２である半導体集積回路装置の要部断面図である。
【図２７】本発明の実施の形態１である半導体集積回路装置の要部レイアウト図である。
【図２８】本発明の実施の形態２である半導体集積回路装置の要部レイアウト図である。
【図２９】本発明の実施の形態２である半導体集積回路装置の他の要部レイアウト図である。
【図３０】本発明の実施の形態２である半導体集積回路装置の他の要部レイアウト図である。
【図３１】本発明の実施の形態２である半導体集積回路装置の他の要部レイアウト図である。
【図３２】本発明の実施の形態３である半導体集積回路装置の製造工程中における基板の要部断面図である。
【図３３】本発明の実施の形態３である半導体集積回路装置の製造工程中における基板の要部断面図である。
【図３４】本発明の実施の形態３である半導体集積回路装置の製造工程中における基板の要部断面図である。
【図３５】本発明の実施の形態３である半導体集積回路装置の製造工程中における基板の要部断面図である。
【図３６】本発明の実施の形態３である半導体集積回路装置の製造工程中における基板の要部断面図である。
【図３７】本発明の実施の形態３である半導体集積回路装置の製造工程中における基板の要部断面図である。
【図３８】本発明の実施の形態３である半導体集積回路装置の基板の要部断面図である。
【図３９】本発明の効果を説明するための半導体集積回路装置の要部断面図である。
【図４０】本発明の効果を説明するための半導体集積回路装置の要部断面図である。
【図４１】本発明の効果を説明するための半導体集積回路装置の要部断面図である。
【図４２】本発明の効果を説明するための半導体集積回路装置の要部断面図である。
【図４３】本発明の効果を説明するための半導体集積回路装置の要部断面図である。
【図４４】本発明の効果を説明するための半導体集積回路装置の要部断面図である。
【図４５】本発明の実施の形態２である半導体集積回路装置の他の基板の要部断面図である。
【図４６】本発明の実施の形態３である半導体集積回路装置の要部レイアウト図である。
【図４７】本発明の実施の形態３である半導体集積回路装置の要部レイアウト図である。
【図４８】従来例の半導体集積回路装置の要部断面図である。
【図４９】本発明の実施の形態４である半導体集積回路装置の要部断面図である。
【図５０】本発明の実施の形態４である半導体集積回路装置の要部レイアウト図である。
【図５１】本発明の実施の形態４である半導体集積回路装置の要部レイアウト図である。
【符号の説明】
１…半導体基板、２…ｐウェル、２ａ…ｎウェル、３,３ａ,３ｂ…素子分離溝、４…ゲート絶縁膜、５…ｎ型多結晶シリコン膜、５ａ…ｐ型多結晶シリコン膜、６…ｎ型多結晶サリサイド膜、６ａ…ｐ型多結晶サリサイド膜、７…サイドウォールスペーサ（酸化シリコン膜）、８…サイドウォールスペーサ（窒化シリコン膜）、９…ｎチャネル型ＭＩＳＦＥＴのＬＤＤ活性領域、１０…ｎチャネル型ＭＩＳＦＥＴの活性領域、９ａ…ｐチャネル型ＭＩＳＦＥＴのＬＤＤ活性領域、１０ａ…ｐチャネル型ＭＩＳＦＥＴの活性領域、１１ａ,１１ｂ,１１ｃ,１１ｄ,１１ｅ,１１ｆ…酸化シリコン膜（層間絶縁膜）、１２…バリヤ金属、１３,１５,１７…タングステン、１４…バリヤ金属、１６…バリヤ金属、１８…スペーサー絶縁膜、１９…伝導材料、２０…高抵抗伝導材料、２１…相変化材料はがれ防止膜（絶縁膜）、２２,２３…相変化材料層、２４,２６…タングステン（金属膜）、２５…金属バリヤ、２７…銅配線バリヤ絶縁膜、２８…銅配線金属バリア膜、２９…銅配線、３０…相変化材料（アモルファス）、３１…メモリセル上部電極、３２…メモリセル上部プレート電極、３３…相変化材料、４０,４１,４２…相変化材料、
ｍｍｒｙ…メモリセル形成領域、
ｌｇｃ…論理回路形成領域、
ＤＮ…ｎチャネル型ＭＩＳＦＥＴの活性領域、
ＤＮＰ…ｎチャネル型ＭＩＳＦＥＴの活性領域、
ＤＰ…ｐチャネル型ＭＩＳＦＥＴの活性領域、
ＧＭ…メモリセル選択用ｎチャネル型ＭＩＳＦＥＴのゲート電極、
ＧＮ…ｎチャネル型ＭＩＳＦＥＴのゲート電極、
ＧＰ…ｐチャネル型ＭＩＳＦＥＴのゲート電極、
ＱＭ…メモリセル選択用ｎチャネル型ＭＩＳＦＥＴ、
ＱＮ…ｎチャネル型ＭＩＳＦＥＴ、
ＱＰ…ｐチャネル型ＭＩＳＦＥＴ、
ＣＴ…金属コンタクト電極、
ＴＰ…メモリセル下部コンタクト電極、
ＢＣ…ビット線コンタクト電極、
ＢＬ…ビット線、
ＣＧ…相変化材料層、
Ｒ…抵抗素子、
ＶＭ…メモリセル領域ビア、
ＶＬ…論理回路領域ビア、
Ｍ１…第１層配線、
Ｍ２…第２層配線、
Ｌ…ＭＩＳＦＥＴの素子活性領域、
ＲＢＬ…抵抗素子とビット線の積層膜、
２４ＢＬ…タングステン。
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に相変化材料を用いて形成される、高密度集積メモリ回路、あるいはメモリ回路と論理回路とが同一半導体基板に設けられたロジック混載型メモリ、あるいはアナログ回路を有する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
例えば、相変化材料からなる抵抗素子を用いたメモリ(相変化メモリ)と、MISFET(Metal Insulator Semiconductor Field Effect Transistor)等で構成される論理回路とを同一の半導体基板上に設けるロジック混載型メモリでは、隣接するメモリセル素子のすべてあるいは一部を、例えばエッチング工程にて、相変化材料を分離することによって形成している。また、メモリセル素子のアドレスを指定するために用いられるビヅト線とMISFETの半導体基板上の活性領域を電気的に接続するビヅト線コンタクト電極が、メモリセノレを構成する抵抗素子間に配置されている。なお、この種の装置に関連するものとしては、例えば特許文献1に開示されている。また相変化記憶材料のプレート電極を共通化してダイオードを選択素子に用いた構造のメモリセルの開示がある（例えば特許文献２および特許文献３参照）。また相変化記憶材料のプレート電極を共通化してトランジスタを選択素子に用いた構造のメモリセルの開示がある（例えば特許文献４参照）。
【０００３】
【特許文献１】
特表２００２−５４０６０５号公報
【特許文献２】
特開平５−２１７４０号公報
【特許文献３】
特開２００３−１０００８４号公報
【特許文献４】
特開２００３−１００９９１号公報
【０００４】
【発明が解決しようとする課題】
抵抗素子をメモリセルごとに分離するプロセス技術においては、相変化材料の分離された面の特性が変化してしまう。まず、相変化材料の分離された面は、例えば層間絶縁膜などの異なる物質と接触する。また、エッチングによって抵抗素子が分離される場合、メモリセル素子の形状がばらついてしまう。また、分離により露出した部分の相変化材料の組成が変化する。
【０００５】
その結果、均一な電気特性が要求される高集積度メモリ回路およびロジック混載メモリに用いられる相変化メモリの書き換え回数信頼性が劣化する問題があった。
【０００６】
また、ビット線プラグがメモリセル素子の間に配置される技術においては、ビット線プラグによって、メモリセル素子の配置が制限される。
【０００７】
その結果、メモリセルの高集積化が制限される問題があった。
【０００８】
また、ＭＩＳＦＥＴを選択スイッチとして用いる相変化メモリ技術においては、相変化メモリの高性能化のために、相変化メモリに接続するメモリセル下部コンタクト電極と相変化メモリに接続しないコンタクト電極が異なる形状となる。
【０００９】
その結果、ロジック混載メモリに用いられるプロセス技術が複雑化し、高コスト化する問題があった。
【００１０】
本発明の目的は、特に相変化材料を用いた例えば、高密度集積メモリ回路、およびメモリ回路と論理回路が同一半導体基板に設けられたロジック混載型メモリ、およびアナログ回路を有する半導体集積回路装置において、均一な電気特性の要求される相変化材料を用いたメモリセル素子の信頼性を向上させることのできる技術を提供することにある。
【００１１】
また、本発明の他の目的は、半導体集積回路装置の高集積化を図ることにある。
【００１２】
また、本発明の他の目的は、半導体集積回路装置の高性能化を図ることにある。
【００１３】
また、本発明の他の目的は、半導体集積回路装置の低コスト化を図ることにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
相変化メモリの抵抗素子が集積して配置されているメモリセル領域において、相変化材料層を共通とし、相変化材料の上層に、電源線に接続される共通メモリセル上部プレート電極を形成する。その結果、メモリセル領域の最外周部に位置するメモリセルを除いて、相変化材料の露出が無くなり、エッチングによるメモリセル素子の形状および組成変化の影響が無くなるので、メモリセル素子の電気特性が均一化し、信頼性を向上させることが可能となる。
【００１７】
また、アレイ領域の最外周部に位置するメモリセル素子と、それが隣接するメモリの直接周辺回路領域または論理回路領域等をエッチングにより分離するために形成される、相変化材料の側壁間の距離を、隣接するメモリセル素子間の距離よりも、はるかに長くする。または、アレイ領域の最外周部に位置するメモリセル素子の外周部にダミーパターンを配置する。その結果、上記の相変化材料の側壁露出部の影響を、メモリの高集積度を変化させずに、抑えることが可能となる。
【００１８】
また、抵抗素子全体の初期状態を高抵抗状態とし、相変化材料層の一部分を低抵抗状態とすることでメモリ動作を行う。その結果、低抵抗状態のメモリセル素子間の相互作用を抑えることが可能となる。
【００１９】
また、メモリセル素子が集積して配置されているアレイ領域において、相変化材料層を共通とし、相変化材料の上層に、電源線に接続される共通メモリセル上部プレート電極を形成する、相変化メモリにおいて、ビット線を相変化記録層の下に配置する。その結果、ビット線プラグを、相変化材料およびメモリセル上部プレート電極を貫通することなく形成し、ビット線プラグの貫通による相変化材料の側壁露出を防ぐことが可能となる。
【００２０】
また、メモリセル素子が集積して配置されているメモリセル領域において、相変化材料層を共通とし、その上層に、電源線に接続される共通メモリセル上部プレート電極を形成する、相変化メモリにおいて、メモリセル下部コンタクト電極の上部のみに、高抵抗材料、即ちＴｉＮ、ＴｉＡｌＮ、またはＰｏｌｙＳｉを配置する。その結果、メモリセル下部コンタクト電極の上部をジュール熱の発生ヒーターとし、相変化材料の相変化領域の形状、特に相変化メモリ用プラグと相変化材料接触部近傍の相変化領域を、所望の形状に変化させることが可能となる。
【００２１】
また、相変化メモリにおいて、相変化記録層と、ＭＩＳＦＥＴの半導体基板上の活性領域に接続したコンタクト電極を接続する、メモリセル下部コンタクト電極の上部のみに、高抵抗材料を配置する。その結果、メモリセル下部コンタクト電極を相変化メモリの特性向上のために最適化しつつ、ＭＩＳＦＥＴの半導体基板上の活性領域に接続したコンタクト電極を、ビット線コンタクト電極と同時に形成して低コスト化することが可能となる。
【００２２】
また、相変化材料層を異なる相変化材料の積層、特に高融点／低融点相変化材料の積層とする。その結果、相変化材料の相変化領域の形状を、特に相変化材料の積層方向に対して、所望の形状に変化させることが可能となる。
【００２３】
また、メモリアレイを複数の抵抗素子を共有するメモリセル上部プレート電極を用いて形成する。その結果、メモリセルの高集積化を図りながら、メモリセル素子のアドレスを指定するワード線およびビット線動作によるメモリセル素子の相互作用を抑えることが可能となる。
【００２４】
また、ビット線の上部に相変化記録層を形成する。その結果、ビット線およびビット線コンタクト電極の配置に影響されずにメモリセル素子を配置することが可能となる。
【００２５】
また、ビット線の上部に相変化記録層を形成する相変化メモリにおいて、相変化材料層を分離して、抵抗素子を形成する。その結果、ビット線コンタクト電極の配置に影響されずに分離された抵抗素子を配置することが可能となる。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
＜実施の形態１＞
図１は、本発明の実施の形態１である半導体集積回路装置の要部断面図である。図１は、ロジック混載メモリ、ロジック論理回路領域および相変化メモリセルのメモリセル領域の断面図を示すものであり、図１に示す領域のうちｌｇｃを論理回路領域という。この論理回路領域lgcには、ｎチャネル型のＭＩＳＦＥＴ ＱＮが形成されている。ｎチャネル型のＭＩＳＦＥＴ ＱＮは、ｐウエル２の上部に互いに離間して形成され、ＬＤＤ（Lightly Doped Drain ）構造となっている半導体領域ＤＮと、半導体基板１上に形成されたゲート絶縁膜4と、その上に形成されたゲート電極ＧＮとを有している。
【００２８】
この論理回路領域には、ｐチャネル型のＭＩＳＦＥＴ ＱＰが形成されている。ｐチャネル型のＭＩＳＦＥＴ ＱＰは、nウエル2ａの上部に互いに離間して形成され、ＬＤＤ（Lightly Doped Drain ）構造となっている半導体領域ＤＰと、半導体基板１上に形成されたゲート絶縁膜４と、その上に形成されたゲート電極ＧＰとを有している。
【００２９】
nチャネル型のＭＩＳＦＥＴ ＱＮとｐチャネル型のＭＩＳＦＥＴ ＱＰは、浅い溝掘り埋込形の素子分離領域３ａにより分離されている。
【００３０】
論理回路領域には、ロジックの論理回路、メモリセルのセンスアンプ回路などが配置される。
【００３１】
また、相変化メモリセルが形成されるメモリセル領域ｍｍｒｙが位置する。このメモリセル領域には、例えばｎチャネル型のメモリセル選択用ＭＩＳＦＥＴ ＱＭが形成されている。ｎチャネル型のメモリセル選択用ＭＩＳＦＥＴ ＱＭは、ｐウエル２の上部に互いに離間して形成され、ＬＤＤ（Lightly Doped Drain ）構造となっている半導体領域ＤＮ、ＤＮＣと、半導体基板１上に形成されたゲート絶縁膜４と、その上に形成されたゲート電極ＧＮとを有している。半導体領域ＤＮＣは、同一の素子活性領域に形成される隣接するｎチャネル型のメモリセル選択用ＭＩＳＦＥＴに共有されている。
【００３２】
このようなメモリセル選択用のｎチャネル型のＭＩＳＦＥＴ ＱＭ、ｐチャネル型のＭＩＳＦＥＴ ＱＰ、およびｎチャネル型のＭＩＳＦＥＴ ＱＮは、半導体基板１上に堆積された層間絶縁膜１１ａおよび１１ｂによって被覆されている。
【００３３】
この層間絶縁膜１１ａ、１１ｂは、例えば酸化シリコン膜からなり、例えば公知のプラズマＣＶＤ法等によって形成されている。層間絶縁膜１１ｂの上面は、メモリ領域と論理回路領域とでその高さがほぼ一致するように平坦に形成されている。
【００３４】
メモリセル領域ｍｍｒｙにおける半導体領域ＤＮＣには、バリヤ金属１２およびタングステン１３から構成されるビット線コンタクト電極ＢＣが形成される。このビット線コンタクト電極ＢＣは、メモリ選択用ｎチャネル型ＭＩＳＦＥＴ ＱＭ１、ＱＭ２によって共有されている半導体領域ＤＮＣと電気的に接続されている。
【００３５】
メモリセル領域ｍｍｒｙにおける半導体領域ＤＮには、バリヤ金属１４およびタングステン１５から構成される金属コンタクト電極ＣＴが形成される。この金属コンタクト電極ＣＴは、メモリ選択用ＭＩＳＦＥＴ ＱＭと該ＱＭの半導体領域ＤＮとが電気的に接続されている。
【００３６】
論理回路領域における半導体領域ＤＰには、バリヤ金属１４およびタングステン１５から構成される金属コンタクト電極ＣＴが形成される。この金属コンタクト電極ＣＴは、ｐチャネル型ＭＩＳＦＥＴ ＱＰの半導体領域ＤＰと電気的に接続している。
【００３７】
論理回路領域における半導体領域ＤＮには、バリヤ金属１４およびタングステン１５から構成される金属コンタクト電極ＣＴが形成される。この金属コンタクト電極ＣＴは、ｎチャネル型のＭＩＳＦＥＴの半導体領域ＤＮと電気的に接続している。
【００３８】
層間絶縁膜１１ｂ上には層間絶縁膜１１ｃが堆積されている。この層間絶縁膜１１ｃは、例えば酸化シリコン膜からなり、例えば公知のプラズマＣＶＤ法等によって形成されている。
【００３９】
この層間絶縁膜１１ｃ中には、ビット線ＢＬおよび第１層配線Ｍ１が形成されている。このビット線は、例えばチタン膜、窒化チタン膜からなるバリヤ金属１６およびタングステン１７が下層から順に堆積されて形成されている。このビット線ＢＬは、ビット線コンタクト電極ＢＣと電気的に接続されて、さらに、ビット線コンタクト電極ＢＣを通してメモリセル選択用ｎチャネル型ＭＩＳＦＥＴ ＱＭの半導体領域ＤＮＣと電気的に接続されている。
【００４０】
論理回路領域の第１層配線Ｍ１は、例えばチタン膜、窒化チタン膜からなるバリヤ金属１６およびタングステン膜７が下層から順に堆積されて形成されている。この第１層配線Ｍ１は、金属コンタクト電極ＣＴと電気的に接続されて、さらに、金属コンタクト電極ＣＴを通して、ｐチャネル型のＭＩＳＦＥＴ ＱＰの半導体領域ＤＰ、およびｎチャネル型のＭＩＳＦＥＴ ＱＮの半導体領域ＤＮと電気的に接続されている。
【００４１】
層間絶縁膜１１ｃの上面には、層間絶縁膜１１ｄが堆積されている。この層間絶縁膜１１ｄは、例えば、酸化シリコンからなる。層間絶縁膜１１ｄの上面は、メモリセル領域ｍｍｒｙと論理回路領域ｌｇｃでその高さがほぼ一致するように平坦に形成されている。
【００４２】
メモリセル領域ｍｍｒｙにおける層間絶縁膜１１ｄには金属コンタクト電極ＣＴの上面が露出するような接続孔が穿孔されている。
【００４３】
この接続孔には、例えば窒化シリコンまたは酸化シリコンからなるスペーサー絶縁膜１８および、例えばタングステンからなる伝導材料１９が埋め込まれており、さらにその上には例えば窒化チタン膜からなる高抵抗伝導材料２０が埋め込まれている。
【００４４】
メモリセルの下部コンタクト電極ＴＰは、金属コンタクト電極ＣＴと電気的に接続され、さらにこれを通じてメモリセル選択用ＭＩＳＦＥＴ ＱＭの半導体領域ＤＮと電気的に接続されている。すなわち、メモリセルの下部コンタクト電極ＴＰと金属コンタクト電極ＣＴは２段プラグ電極を形成している。
【００４５】
層間絶縁膜１１ｄの上面には、層間絶縁膜１１ｅが堆積されている。この層間絶縁膜１１ｅは、例えば、酸化シリコンからなる。
【００４６】
メモリセル領域における層間絶縁膜１１ｅ中には、メモリ素子となる抵抗素子Ｒが形成されている。
【００４７】
抵抗素子Ｒは、プレート形状に形成されており、例えば窒化シリコンから成る膜はがれ防止膜２１と、その表面に被覆された相変化記録材料膜２２と、例えばその表面に被覆された相変化記録材料膜２２と異なる相変化記録材料膜２３からなる相変化材料層ＣＧと、その表面に被覆された、例えばタングステンから成るメモリセル上部プレート電極２４とから構成されている。抵抗素子Ｒを構成する相変化材料層２２、２３は、例えばカルコゲナイドＧｅ２Ｓｂ２Ｔｅ５、Ｇｅ３Ｓｂ２Ｔｅ６からなる。
【００４８】
抵抗素子Ｒの下部は、メモリセル下部コンタクト電極ＴＰと電気的に接続され、これを通じてメモリセル選択用のｎチャネル型ＭＩＳＦＥＴ ＱＭの半導体領域ＤＮと電気的に接続されている。
【００４９】
抵抗素子Ｒは、メモリセルの単位ビットに相当する、メモリセル下部コンタクト電極ＴＰを、複数覆うように形成されている。
【００５０】
メモリセル領域ｍｍｒｙにおける層間絶縁膜１１ｆ中には、メモリセル上部プレート電極２４の上面が露出するような接続孔が穿孔されている。この接続孔内には、例えばチタン膜、窒化チタン膜からなるバリヤ金属２５が埋めこまれており、さらにタングステン２６からなる金属膜が埋めこまれてメモリセルビアＶＭが形成される。
【００５１】
論理回路領域ｌｇｃにおける層間絶縁膜１１ｄおよび１１ｆ中には、第１配線層Ｍ１の上面が露出するような接続孔が穿孔されている。この接続孔内には、例えばチタン膜、窒化チタン膜からなるバリヤ金属２５ａが埋めこまれており、さらにタングステン２６ａからなる金属膜が埋めこまれてビアＶＬが形成される。
【００５２】
層間絶縁膜１１ｅの上面は、メモリ領域ｍｍｒｙと論理領域ｌｇｃでその高さがほぼ一致するように平坦に形成されている。
【００５３】
層間絶縁膜１１ｅの上面には、層間絶縁膜１１ｆが堆積されている。この層間絶縁膜１１ｆは、例えば、酸化シリコンからなる。層間絶縁膜１１ｆ内には、第２配線層Ｍ２が形成されている。
【００５４】
次いで、本実施の形態１のメモリセル領域の要部レイアウトを図２、図３を参照し説明する。
【００５５】
まず、図２に示されるように、ｐウェル上にはゲート電極ＧＮを有するｎチャネル型のＭＩＳＦＥＴの活性領域（素子活性領域もしくは素子形成領域）Ｌが形成されている。このゲート電極ＧＮは、メモリセルアレイのワード線として用いられる。
【００５６】
また、これらのｎチャネル型のＭＩＳＦＥＴの活性領域Ｌ上には、金属コンタクト電極ＣＴが形成されている。
【００５７】
また、これらのｎチャネル型のＭＩＳＦＥＴの活性領域Ｌ上には、ビット線コンタクト電極ＢＣが形成されている。ビット線コンタクト電極ＢＣは、ｎチャネル型のＭＩＳＦＥＴの活性領域ＬのＹ方向に対して凸となるように形成されている。
【００５８】
また、図３に示されるように、ビット線コンタクト電極ＢＣの、ｎチャネル型のＭＩＳＦＥＴの活性領域ＬのＹ方向に対して凸となる部分の上部と接続するように、ビット線ＢＬが配置されている。
【００５９】
また、金属コンタクト電極ＣＴ上には、メモリセル下部コンタクト電極ＴＰが形成されている（図示しない）。
【００６０】
また、図２、図３の要部レイアウト図の全面に、相変化記録層ＣＧが形成されている。この相変化記録層ＣＧは、メモリセル下部コンタクト電極ＴＰとメモリセル上部プレート電極２４に接続されている。
【００６１】
また図２、図３に示した活性領域Ｌがメモリセル領域に周期的に配置されていることは言うまでもない。
【００６２】
また図２、図３に示したワード線として用いられるゲート電極ＧＮが、メモリセル領域において、平行して連続している、即ちＸ方向に配置されていることは言うまでもない。
【００６３】
また図２、図３に示したビット線が、メモリセル領域において、平行して連続している、即ちＹ方向に配置されていることは言うまでもない。
【００６４】
図３に示すように、本実施の形態においては、平面レイアウトにおいて、金属コンタクト電極ＣＴが、ビット線ＢＬの間に配置されていることを特徴としている。
【００６５】
以下、本実施の形態の半導体集積回路装置を、図４〜図１７を参照し、その製造工程をたどりながら詳細に説明する。なお、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００６６】
まず、公知の方法を用いてＭＩＳＦＥＴを形成する。半導体基板１は、例えば導電型がｐ型のシリコン単結晶からなる。また、論理回路領域ｌｇｃおよびメモリセル領域ｍｍｒｙにおける半導体基板１において、公知の方法を用いて、ｐウエル２が、形成されている。また、論理回路領域ｌｇｃにおける半導体基板１において、公知の方法を用いて、ｎウエル２ａが、形成されている。
【００６７】
このような半導体基板１の上層部には、公知の方法を用いて、浅い溝掘り埋込形の素子分離領域３、３ａ、３ｂ、が、形成されている。この素子分離領域（絶縁膜３、３ａ、３ｂ）によって区画された領域が、いわゆる活性領域であり、この領域の一部に素子等が形成される。半導体基板１上のゲート絶縁膜４は、例えば酸窒化シリコンからなり、その厚さは、例えば1．５〜１０ｎｍ程度に設定されている。
【００６８】
次いで、公知の方法を用いて、ｎ型多結晶シリコン膜５、ｐ型多結晶シリコン膜５ａが形成される。次いで、公知の方法を用いて、ｎチャネル型ＭＩＳＦＥＴのＬＤＤ活性領域９、ｐチャネル型ＭＩＳＦＥＴのＬＤＤ活性領域９ａが形成される。次いで、公知の方法を用いて、例えば酸化シリコン膜からなるサイドウォールスペーサ７、例えば窒化シリコン膜ならなるサイドウォールスペーサ８、が形成される。次いで、公知の方法を用いて、ｎチャネル型ＭＩＳＦＥＴの活性領域１０、ｐチャネル型ＭＩＳＦＥＴの活性領域１０ａ、およびｎ型多結晶サリサイド膜６、ｐ型多結晶サリサイド膜６ａが形成される。次いで、公知の方法を用いて、層間絶縁膜１１ａ、１１ｂ、が形成される。
【００６９】
このように、ＭＩＳＦＥＴのサリサイドゲート電極構造ＧＮ、ＧＰ、拡散層領域ＤＮ、ＤＮＣ、ＤＰ、サイドウォールスペーサ、７、８、層間絶縁膜１１ａ、１１ｂ、が公知の方法を用いて、形成される。層間絶縁膜１１ｂの上面は、メモリ領域と論理回路領域とでその高さがほぼ一致するように平坦に形成され、図４のようになる。
【００７０】
次いで、その層間絶縁膜１１ｂ上に、論理回路の接続孔、メモリセル領域における接続孔およびメモリセル領域におけるビット線孔形成用のフォトレジストを形成し、これをエッチングマスクとして層間絶縁膜１１ａ、１１ｂに、ｎチャネル型ＭＩＳＦＥＴ ＱＮの半導体領域ＤＮと、ｐチャネル型ＭＩＳＦＥＴ ＱＰの半導体領域ＤＰと、メモリセル選択用ｎ型ＭＩＳＦＥＴ ＱＭの半導体領域ＱＮと、メモリセル選択用ｎ型ＭＩＳＦＥＴ ＱＭの半導体領域ＤＮＣの上面が露出するような接続孔を穿孔する。
【００７１】
次いで、フォトレジストパターンを除去した後、半導体領域ＤＮ、ＤＰ、ＤＮＣに、例えばチタン膜および窒化チタン膜からなるバリヤ金属１４をスパッタリング法等によって下層から順に堆積する。その堆積膜上に、例えばタングステン１５をＣＶＤ法等によって積み重ねて接続孔を埋め込み、金属コンタクト電極ＣＴおよびビット線コンタクト電極ＢＣを形成する。これを公知のＣＭＰ法を用いて、層間膜１１ｂの上部が露出し、接続孔中の金属コンタクト電極ＣＴとビット線コンタクト電極ＢＣが同じ高さになるまでエッチバックし、金属コンタクト電極ＣＴとビット線コンタクト電極ＢＣを完全に分離すると、図５のようになる。
【００７２】
次いで、表面全面に、例えば窒化シリコンからなる絶縁膜を堆積し（図示しない）、層間酸化シリコン１１ｂのエッチバックストッパーとして用いる。
【００７３】
次いで、半導体基板１上に、例えば酸化シリコンからなる絶縁膜１１ｃを堆積した後、その層間絶縁膜１１ｃ上に、論理回路の第一層配線およびビット線形成用のフォトレジストを形成し、これをエッチングマスクとして層間絶縁膜１１ｂの上面を露出させるような、論理回路の第一層配線溝およびビット線溝を形成する。
【００７４】
次いで、例えばチタン膜および窒化チタン膜からなるバリヤ金属膜１６をスパッタリング法等によって下層から順に堆積し、その上に、例えばタングステン膜１７をＣＶＤ法等によって積み重ねて導体膜を形成し、これを公知のＣＭＰ法を用いて、層間膜１１ｃの上面が露出し、溝中のビット線ＢＬおよび第一層配線Ｍ１上面が同じ高さになるまでエッチバックし、ビット線ＢＬおよび第１層配線Ｍ１を完全に分離すると、図６のようになる。
【００７５】
次いで、表面に、例えば酸化シリコンからなる絶縁膜１１ｄを堆積し、続いて、例えば窒化シリコンからなる相変化材料はがれ防止膜２１を堆積すると、図７のようになる。
【００７６】
次いで、リソグラフィおよびドライエッチ工程により、メモリセル領域における２段電極の下部ＣＴの上面を露出させるような、２段電極の上部の孔を形成し、表面全体に、例えば窒化シリコンからなるスペーサー絶縁膜１８を堆積すると、図８のようになる。
【００７７】
次に、スペーサー絶縁膜を異方性エッチバックして、金属コンタクト電極ＣＴの上面を露出させると、図９のようになる。
【００７８】
次いで、例えばチタン膜および窒化チタン膜からなるバリヤ金属膜（図示しない）をスパッタリング法等によって下層から順に堆積する。その堆積膜上に、例えばタングステンからなる伝導材料１９をＣＶＤ法等によって積み重ねて接続孔を埋め込み、これを公知のＣＭＰ法を用いて、相変化材料はがれ防止膜２１の上面が露出し、孔中の伝導材料１９および相変化材料はがれ防止膜２１の上面が同じ高さになるまでエッチバックし、伝導材料１９を完全に分離すると、図１０のようになる。
【００７９】
次いで、このコンタクト孔に埋めこまれた伝導材料１９を、例えば２０ｎｍエッチバックすると、図１１のようになる。
【００８０】
次いで、例えばチタン膜および窒化チタン膜からなる高抵抗金属２０をスパッタリング法等によって下層から順に堆積して、コンタクト孔を埋めこむ。次にメモリセル下部コンタクト電極ＴＰおよび相変化材料はがれ防止膜２１の上面が同じ高さになるまでエッチバックし、メモリセル下部コンタクト電極ＴＰを完全に分離すると、図１２のようになる。
【００８１】
また、本実施の形態においては、高抵抗金属２０を用いて、メモリセル下部コンタクト電極孔を埋めこんだが、メモリセル下部コンタクト電極上面が平坦となるような、ＣＭＰ平坦性のよい金属を用いてもよい。例えば、結晶粒系の小さいＭｏ（モリブデン）を用いることができる。ＣＭＰ平坦性のよい金属には、コンタクト金属の凹凸部分で起こる電界集中による、局所的な相変化を抑える効果が有る。その結果、メモリセル素子の電気特性の均一性、および書き換え回数信頼性、および耐高温動作特性が向上する。
【００８２】
次いで、相変化材料２２、例えば相変化材料２２と融点の異なる相変化材料２３、例えばタングステンからなる金属膜２４を順に堆積すると、図１３のようになる。
【００８３】
次いで、相変化材料はがれ防止膜２１、相変化材料２２、相変化材料２３、タングステン２４を抵抗素子Ｒとして加工し、図１４のようになる。
【００８４】
次いで、層間膜１１ｅを堆積すると、図１５のようになる。
【００８５】
次いで、リソグラフィおよびドライエッチ工程により、メモリセル領域ｍｍｒｙにおいて層間膜１１ｅを穿孔して接続孔を形成し、論理回路領域ｌｇｃにおいて層間膜１１ｆ、１１ｅを穿孔して接続孔を形成し、バリヤ金属２５、タングステン２６順に堆積する。この接続孔を埋めこみ、層間膜１１ｅの上面が露出し、孔中のタングステン２６および層間膜１１ｅの上面が同じ高さになるまでエッチバックし、メモリセル領域のビア電極コンタクトＶＭおよび論理回路領域のビア電極コンタクトＶＬを完全に分離すると、図１６のようになる。
【００８６】
次いで、表面に、銅配線バリヤ膜２７および層間膜１１ｆを堆積し、リソグラフィおよびドライエッチ工程により、層間膜１１ｅを穿孔して配線溝を形成し、銅配線金属バリア膜２８、銅配線２９を順に堆積し、配線溝を埋めこみ、層間膜１１ｆの上面が露出し、溝中の金属配線および層間膜１１ｆの上面が同じ高さになるまでエッチバックし、第２配線Ｍ２を形成することにより、図１７のようになる。
【００８７】
第２層配線Ｍ２の上部には、公知の方法を用いて、複数の配線層が形成されているが、それらの図示は省略する。
【００８８】
また、公知の方法を用いて、４００℃〜４５０℃程度の水素アニールが行われた後に、半導体製造装置が完成する。
【００８９】
また、本実施の形態では、図２に示すように、素子活性領域の形状は直線型で、ビット線コンタクト電極ＢＣは、素子活性領域の長手方向に凸となる形状であるとしたが、図１８に示すように、素子活性領域の形状が凸型としてもよい。
【００９０】
また、図１９、図２０に示すように、素子活性領域の形状が斜め型としてもよい。また、図４７に示す様に、素子活性領域の形状を直線型としても良い。
【００９１】
また、本実施の形態では、図３に示すように、ビット線周期の二周期に一度の頻度で、メモリセル素子がワード線方向に配置されている、いわゆる２交点レイアウトとなっている。このレイアウトの利点は、最近接メモリセル素子が、同じワード線を用いて選択されないため、最近接メモリセル間の相互作用を抑えることができる点にある。
【００９２】
また、図２１、図２２に示すように、ビット線周期の一周期に一度の頻度で、メモリセル素子がワード線方向に配置されている、いわゆる１交点レイアウトとしても良い。このレイアウトの利点は、メモリセルを高集積化できる点にある。
【００９３】
また、図２３、図２４に示すように、ビット線周期の三周期に二度の頻度で、メモリセル素子がワード線方向に配置されている、いわゆる１．５交点レイアウトとしてもよい。
【００９４】
本実施の形態１においては、相変化記録層が共通化しており、メモリセル下部コンタクト電極ＴＣ上部と相変化材料はがれ防止膜２１界面が、図２７のようになっている。
【００９５】
メモリセル素子の高抵抗状態（“１”状態）は、図３９に示すように、メモリセル下部コンタクト電極の上面を覆うように、相変化材料がアモルファス化した状態となる。これに対応するメモリセル素子の低抵抗状態（“０”状態）は、図４０に示すように、相変化材料の全体が結晶化した状態となる。
【００９６】
また、メモリセル素子の高抵抗状態（“１”状態）は、図４１に示すように、相変化材料の全体がアモルファス化した状態でも良い。これに対応するメモリセル素子の低抵抗状態（“０”状態）は、図４２に示すように、メモリセル下部コンタクト電極の上面を覆うように、相変化材料が結晶化した状態となる。
【００９７】
ちなみに、図４１、図４２では、相変化材料層を単層としたが、相変化材料を積層としても良い。
【００９８】
このように、本実施の形態においては、メモリセル素子が集積して配置されているメモリセル領域において、相変化材料層を共通とした。その結果、メモリセル素子の電気特性が均一化し、信頼性を向上させることを可能とした。
【００９９】
このような効果が得られる理由について以下に詳細に説明する。
例えば、要部断面図が、図４８に示すような半導体集積回路装置を考える。図４８の半導体製造装置においては、相変化材料層の上部にビット線BL2が配置されている。この例では、相変化材料層の側壁がメモリセル素子ごとに露出して配置されている。このため、エッチングによるメモリセル素子の形状および組成変化の影響が発生する。
【０１００】
しかしながら、本実施の形態では、メモリセル領域の最外周部に位置するメモリセル素子を除いて、相変化記録層の側壁界面が無いため、エッチングによるメモリセル素子の形状および組成変化の影響が無くなる。
【０１０１】
このような効果が得られる理由は、メモリセル領域の最外周部に位置するメモリセル素子を除いて、相変化記録層の側壁界面が無くなり、また、エッチングによるメモリセル素子の形状および組成変化の影響が無くなるからである。
【０１０２】
また、本実施の形態においては、相変化材料層を異なる相変化材料の積層、特に高融点／低融点相変化材料の積層とした。その結果、メモリセル素子の電気特性が均一化し、信頼性を向上させることを可能とした。
【０１０３】
このような効果が得られる理由について以下に詳細に説明する。メモリセル上部プレート電極に接する相変化材料が、その下部に形成される相変化材料よりも、高融点の場合、アモルファス層が相変化材料の相変化領域の形状を、特に相変化材料の積層方向に対して、小さくするような形状に相変化させることができる。例えば、図３９に示すように、メモリセル下部コンタクト電極部から形成されるアモルファス層がメモリセル上部プレート電極と接触することを抑えることができる。その結果、相変化材料層とメモリセル上部プレート電極金属物質の相互拡散を防ぐことができるので、メモリセル素子の電気特性が均一化し、信頼性を向上させることが可能となった。
【０１０４】
また、本実施の形態においては、相変化材料層と、ＭＩＳＦＥＴの半導体基板上の活性領域に接続するコンタクト電極を接続する、メモリセル下部コンタクト電極の上部のみに、高抵抗材料を配置した。その結果、メモリセル下部コンタクト電極の上部をジュール熱を発生するヒーターとすることができるので、メモリセル素子の書き換え速度を向上することができる。
【０１０５】
このような効果が得られる理由について以下に詳細に説明する。メモリセル下部コンタクト電極の上部に、高抵抗伝導材料を配置しない場合、図４０に示すように、相変化材料層を電気パルスにより加熱する場合、相変化材料層よりメモリセル下部コンタクト電極へ熱が逃げやすいため、メモリセル下部コンタクト電極近傍の相変化材料層の温度が低下し、相変化材料層の相変化領域の形状、特にメモリセル下部コンタクト電極近傍の領域を、メモリセル下部コンタクト電極の上面を完全に覆うような形状に相変化させることができない。しかし、メモリセル下部コンタクト電極の上部のみに、高抵抗伝導材料を配置する場合、この高抵抗伝導材料がジュール熱を発生するので、メモリセル下部コンタクト電極部へ熱が伝熱しにくくなり、メモリセル下部コンタクト電極近傍における温度低下が抑えられる。その結果、図３９に示すような、特にメモリセル下部コンタクト電極と相変化材料接触部近傍の相変化領域を、メモリセル下部コンタクト電極の上面を完全に覆うことが短時間のうちに可能となる。
【０１０６】
また、メモリセル下部コンタクト電極の全体に、高抵抗伝導材料を配置する場合、メモリセル下部コンタクト電極の抵抗値が高くなり、メモリ動作特性を劣化させる要因となる。しかし、メモリセル下部コンタクト電極の上部のみに、高抵抗伝導材料を配置する場合、抵抗値はほとんど変わらない。
【０１０７】
また、本実施の形態においては、メモリセル素子が集積して配置されているメモリセル領域において、相変化材料層を共通とし、かつ、相変化材料層の上層のみに、電源線に接続される共通上部金属電極を形成した。その結果、メモリセル素子の電気特性が均一化し、信頼性を向上させることを可能とした。
【０１０８】
このような効果が得られる理由について以下に詳細に説明する。相変化材料層の上層のみに共通上部金属電極２４が形成される場合、図４３の横方向の電界を抑えることができるので、隣接する相変化メモリ間の相互作用が抑えられるので、メモリセル素子の電気特性が均一化し、信頼性を向上させることが可能となる。しかし、図４４に示すように、相変化材料層の側壁部に電極３１が形成される場合、図４４の横方向の電界が主成分として発生し、隣接する相変化メモリ間の相互作用が起こる可能性がある。
【０１０９】
また、本実施の形態においては、相変化材料層とＭＩＳＦＥＴの拡散層を接続するコンタクト電極を２段コンタクト電極とした。その結果、２段プラグの上段であるメモリセル下部コンタクト電極の構造は、相変化メモリの特性向上のために最適化しつつ、２段プラグの下段である金属コンタクト電極を論理回路ＭＩＳＦＥＴおよびビット線コンタクト電極と同時プロセスで形成し、低コスト化することができる。
【０１１０】
また、本実施の形態においては、ビット線を相変化材料層の下に配置した。その結果、メモリセル素子の電気特性が均一化し、信頼性を向上させることが可能となった。
【０１１１】
このような効果が得られる理由について以下に詳細に説明する。ビット線を相変化材料層の下に配置する場合、ビット線コンタクト電極はビット線と選択用トランジスタの半導体領域の間に形成される、すなわちビット線コンタクト電極は、相変化材料層を貫通しない、あるいは相変化材料層の間に配置されない。その結果、ビット線プラグの貫通による相変化材料の側壁露出を防ぐことができるため、メモリセル素子の電気特性が均一化し、信頼性を向上させることが可能となった。
【０１１２】
また、本実施の形態においては、公知の方法を用いて、４００℃〜４５０℃程度の水素アニールが行われている。そのため、完成した半導体製造装置の、相変化記録層の初期状態は結晶化している。この結晶化した状態の相変化記録層を用いて、下部電極近傍をアモルファス化させることにより、相変化メモリ動作させることが可能である。
【０１１３】
＜実施の形態２＞
本実施の形態は、ビット線の上に、カルコゲナイド層及びプレート電極を分離した相変化材料層を配置する構造に関するものである。
【０１１４】
なお、実施の形態２の半導体集積回路装置の相変化材料はがれ防止膜２１、相変化材料２２、相変化材料２３、タングステン２４を堆積するまでの製造方法は、実施の形態１の図４から図１３までの、窒化シリコン膜２１、相変化材料２２、相変化材料２３、タングステン２４の堆積までの製造方法と同様であるため、その説明を省略する。
【０１１５】
本実施の形態においては、次いで、相変化材料はがれ防止膜２１、相変化材料２２、相変化材料２３、タングステン２４を抵抗素子Ｒとして加工し、図２５のようになる。
【０１１６】
以後の製造方法は、本実施の形態１と同じであり、第２層配線形成後は、図２６のようになる。
【０１１７】
本実施の形態においては、抵抗素子Ｒがメモリセル素子ごとに分離されており、図２８のようになっている。ビット線ＢＬを相変化材料層の下に配置するため、ビット線およびビット線プラグの配置に影響されずにメモリセル素子を配置することができるので、メモリセル素子の電気特性の均一化および、信頼性向上のための面積ペナルテイを抑えて、メモリセルの高集積化を図ることが可能となる。
【０１１８】
また、本実施の形態においては、相変化記録層がメモリセル素子ごとに分離されているが、図２９に示すように、相変化記録層がビット線周期ごとに分離されていてもよい。この形状は、ビット線コンタクトの貫通孔の影響による面積ペナルテイのない、任意の形状とすることが可能である。
【０１１９】
また、図３０に示すように、相変化記録層がワード線周期ごとに分離されていてもよい。この形状は、ビット線コンタクトの貫通孔の影響による面積ペナルテイのない、任意の形状とすることが可能である。
【０１２０】
また、図３１に示すように、相変化材料層が素子活性領域周期ごとに分離されていてもよい。この形状は、ビット線コンタクトの貫通孔の影響による面積ペナルテイのない、任意の形状とすることが可能である。
【０１２１】
また、本実施の形態においては、メモリセル上部プレート電極が相変化材料上に配置されているが、
図４５に示すように、相変化材料層をメモリセルビアＶＭで接続し、第２配線層を配置する構造としてもよい。第２配線層に銅配線を用いることで、上部電極を低抵抗化することができる。
【０１２２】
＜実施の形態３＞
本実施の形態は、カルコゲナイド層を分離した相変化材料層の上部に、共通化したプレート電極を配置した構造に関するものである。
【０１２３】
なお、実施の形態３の半導体集積回路装置の例えばチタン膜および窒化チタン膜からなる高抵抗金属２０をスパッタリング法等によって下層から順に堆積して、メモリセル下部コンタクト電極孔を埋めこみ、相変化材料はがれ防止膜２１の上面が露出し、メモリセル下部コンタクト電極ＴＰおよび相変化材料はがれ防止膜２１の上面が同じ高さになるまでエッチバックし、コンタクト電極を完全に分離するまで製造方法は、実施の形態１の図４から図１２までの、チタン膜および窒化チタン膜からなる高抵抗金属２０をスパッタリング法等によって下層から順に堆積して、メモリセル下部コンタクト電極孔を埋めこみ、相変化材料はがれ防止膜２１の上面が露出し、孔中のメモリセル下部コンタクト電極ＴＰおよび相変化材料はがれ防止膜２１の上面が同じ高さになるまでエッチバックし、メモリセル上部コンタクト電極ＴＰを完全に分離するまでの製造方法と同様であるため、その説明を省略する。
【０１２４】
本実施の形態においては、次いで、相変化材料はがれ防止膜２１、相変化材料２２、相変化材料２３を堆積し、図３２のようになる。
【０１２５】
次いで、相変化材料はがれ防止膜２１、相変化材料２２、相変化材料２３を記録膜層ＣＭとして加工し、図３３のようになる。
【０１２６】
次いで、層間膜１１ｇ を堆積し、層間膜１１ｇを例えばＣＭＰを用いてエッチバックして相変化材料の上面を露出させると、図３４のようになる。
【０１２７】
次いで、例えばタングステン２４を堆積すると、図３５のようになる。
【０１２８】
次いでタングステン２４をメモリセル上部プレート電極として加工すると、図３６のようになる。
【０１２９】
次いで、層間膜１１ｈ を堆積すると、図３７のようになる。
【０１３０】
以後の製造方法は、本実施の形態１と同じであり、第２層配線形成後、図３８のようになる。
【０１３１】
本実施の形態においては、相変化材料上にプレート上部電極が形成されている。ビット線を相変化材料層の下に配置するため、プレート上部電極で複数の相変化材料層を共有化する場合、ビット線およびビット線プラグの配置に影響されずにメモリセル素子を配置することができるので、メモリセル素子の電気特性の均一化および、信頼性向上のための面積ペナルテイを抑えて、メモリセルの高集積化を図ることが可能となる。
【０１３２】
なお、本実施の形態においては、図４６の相変化材料とメモリセル上部プレート電極界面の要部レイアウト図に示すように、メモリセル上部プレート電極３２がビット線と平行となるように分割されていても良い。
【０１３３】
なお、本実施の形態においては、メモリセル上部プレート電極は、メモリセル素子となる相変化材料層の上面に、十分な接触面積で、接触していれば、任意の形状に分割されていても良い。
【０１３４】
＜実施の形態４＞
本実施の形態は、抵抗素子の上にビット線を積層し、その積層をワード線方向に分離する、すなわちビット線方向に分離せずに配置する構造に関するものである。
【０１３５】
なお、実施の形態２の半導体集積回路装置の相変化材料はがれ防止膜２１,相変化材料２２，相変化材料２３，タングステン２４ＢＬ，を堆積するまでの製造方法は、実施の形態１の図４から図１３までの、窒化シリコン膜２１,相変化材料２２，相変化材料２３，タングステン２４，の堆積までの製造方法と同様であるため、その説明を省略する。
【０１３６】
本実施の形態においては、次いで、相変化材料はがれ防止膜２１,相変化材料２２，相変化材料２３，タングステン２４ＢＬ，を抵抗素子とビット線の積層膜ＲＢＬとして加工し、図４９のようになる。以後の製造方法は、本実施の形態１と同じである。
【０１３７】
本実施の形態においては、タングステン２４ＢＬはビット線として作用する。
ビット線は抵抗素子の上に積層、すなわち抵抗素子の上に配置されている。また、抵抗素子の下に配置された第一層配線Ｍ１は、ビット線として作用せず、例えばグランド配線として作用する。
【０１３８】
本実施の形態においては、図５１に示すように、相変化記録層がビット線周期ごとに分離されている。この形状は、ビット線方向において、相変化材料層の側壁が露出しない効果により、メモリセル素子の電気特性の均一化および、信頼性向上のための面積ペナルテイを抑えて、メモリセルの高集積化を図ることが可能となる。
【０１３９】
また、本実施の形態は、図１８に示すような、素子活性領域の二交点セル配置とすることで、抵抗素子とビット線の積層膜ＲＢＬを、同一のワード線に選択されない二本のビット線ごとに分離してもよい。この場合の抵抗素子とビット線の積層ＲＢＬのメモリセル下部電極コンタクトプラグに対するレイアウト配置は図５０のようになる。ちなみに、図１８に示すような、素子活性領域の二交点セル配置とすることで、図５０に示すビット線によって、同一ワード線上の隣接するメモリセルが選択されない配置となる。本実施の形態では、上部金属電極を含む相変化材料層をビット線として用いるため、ビット線方向および同一のワード線に選択されない二本のビット線間において、相変化材料層の側壁が露出しないので、メモリセル素子の電気特性の均一化および、信頼性向上のための面積ペナルテイを抑えて、メモリセルの高集積化を図ることが可能となる。
【０１４０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１４２】
相変化材料層を共通化することおよびその上部にプレート電極を形成することにより、相変化材料層の加工に起因した、相変化メモリの電気特性の不均一性および信頼性の劣化を抑えることが可能となる。
【０１４３】
また、相変化記録層と選択用トランジスタの半導体領域を接続するコンタクト電極の上部のみ、すなわち、相変化記録層と接する部分のみを発熱ヒーターとなる高抵抗材料とすることにより、相変化領域の形成を高速化し、メモリセル素子の書き換え速度を向上させることが可能となる。
【０１４４】
また、ビット線の上に相変化記録層を配置することにより、ビット線コンタクト電極に影響されずに、面積ペナルテイを抑えて、メモリセル素子を高集積に配置し、システムオンチッププロセスと親和性の良いプロセスを用いて、相変化メモリを半導体集積回路に混載することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の要部断面図である。
【図２】図１に示す半導体集積回路装置の要部レイアウト図である。
【図３】図１に示す半導体集積回路装置の要部レイアウト図である。
【図４】図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図５】図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図６】図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図７】図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図８】図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図９】図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１０】図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１１】図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１２】図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１３】図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１４】図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１５】図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１６】図１に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体集積回路装置の要部断面図である。
【図１８】本発明の実施の形態１である半導体集積回路装置の他の要部レイアウト図である。
【図１９】本発明の実施の形態１である半導体集積回路装置の他の要部レイアウト図である。
【図２０】本発明の実施の形態１である半導体集積回路装置の他の要部レイアウト図である。
【図２１】本発明の実施の形態１である半導体集積回路装置の他の要部レイアウト図である。
【図２２】本発明の実施の形態１である半導体集積回路装置の他の要部レイアウト図である。
【図２３】本発明の実施の形態１である半導体集積回路装置の他の要部レイアウト図である。
【図２４】本発明の実施の形態１である半導体集積回路装置の他の要部レイアウト図である。
【図２５】本発明の実施の形態２である半導体集積回路装置の製造工程中における基板の要部断面図である。
【図２６】本発明の実施の形態２である半導体集積回路装置の要部断面図である。
【図２７】本発明の実施の形態１である半導体集積回路装置の要部レイアウト図である。
【図２８】本発明の実施の形態２である半導体集積回路装置の要部レイアウト図である。
【図２９】本発明の実施の形態２である半導体集積回路装置の他の要部レイアウト図である。
【図３０】本発明の実施の形態２である半導体集積回路装置の他の要部レイアウト図である。
【図３１】本発明の実施の形態２である半導体集積回路装置の他の要部レイアウト図である。
【図３２】本発明の実施の形態３である半導体集積回路装置の製造工程中における基板の要部断面図である。
【図３３】本発明の実施の形態３である半導体集積回路装置の製造工程中における基板の要部断面図である。
【図３４】本発明の実施の形態３である半導体集積回路装置の製造工程中における基板の要部断面図である。
【図３５】本発明の実施の形態３である半導体集積回路装置の製造工程中における基板の要部断面図である。
【図３６】本発明の実施の形態３である半導体集積回路装置の製造工程中における基板の要部断面図である。
【図３７】本発明の実施の形態３である半導体集積回路装置の製造工程中における基板の要部断面図である。
【図３８】本発明の実施の形態３である半導体集積回路装置の基板の要部断面図である。
【図３９】本発明の効果を説明するための半導体集積回路装置の要部断面図である。
【図４０】本発明の効果を説明するための半導体集積回路装置の要部断面図である。
【図４１】本発明の効果を説明するための半導体集積回路装置の要部断面図である。
【図４２】本発明の効果を説明するための半導体集積回路装置の要部断面図である。
【図４３】本発明の効果を説明するための半導体集積回路装置の要部断面図である。
【図４４】本発明の効果を説明するための半導体集積回路装置の要部断面図である。
【図４５】本発明の実施の形態２である半導体集積回路装置の他の基板の要部断面図である。
【図４６】本発明の実施の形態３である半導体集積回路装置の要部レイアウト図である。
【図４７】本発明の実施の形態３である半導体集積回路装置の要部レイアウト図である。
【図４８】従来例の半導体集積回路装置の要部断面図である。
【図４９】本発明の実施の形態４である半導体集積回路装置の要部断面図である。
【図５０】本発明の実施の形態４である半導体集積回路装置の要部レイアウト図である。
【図５１】本発明の実施の形態４である半導体集積回路装置の要部レイアウト図である。
【符号の説明】
１…半導体基板、２…ｐウェル、２ａ…ｎウェル、３,３ａ,３ｂ…素子分離溝、４…ゲート絶縁膜、５…ｎ型多結晶シリコン膜、５ａ…ｐ型多結晶シリコン膜、６…ｎ型多結晶サリサイド膜、６ａ…ｐ型多結晶サリサイド膜、７…サイドウォールスペーサ（酸化シリコン膜）、８…サイドウォールスペーサ（窒化シリコン膜）、９…ｎチャネル型ＭＩＳＦＥＴのＬＤＤ活性領域、１０…ｎチャネル型ＭＩＳＦＥＴの活性領域、９ａ…ｐチャネル型ＭＩＳＦＥＴのＬＤＤ活性領域、１０ａ…ｐチャネル型ＭＩＳＦＥＴの活性領域、１１ａ,１１ｂ,１１ｃ,１１ｄ,１１ｅ,１１ｆ…酸化シリコン膜（層間絶縁膜）、１２…バリヤ金属、１３,１５,１７…タングステン、１４…バリヤ金属、１６…バリヤ金属、１８…スペーサー絶縁膜、１９…伝導材料、２０…高抵抗伝導材料、２１…相変化材料はがれ防止膜（絶縁膜）、２２,２３…相変化材料層、２４,２６…タングステン（金属膜）、２５…金属バリヤ、２７…銅配線バリヤ絶縁膜、２８…銅配線金属バリア膜、２９…銅配線、３０…相変化材料（アモルファス）、３１…メモリセル上部電極、３２…メモリセル上部プレート電極、３３…相変化材料、４０,４１,４２…相変化材料、
ｍｍｒｙ…メモリセル形成領域、
ｌｇｃ…論理回路形成領域、
ＤＮ…ｎチャネル型ＭＩＳＦＥＴの活性領域、
ＤＮＰ…ｎチャネル型ＭＩＳＦＥＴの活性領域、
ＤＰ…ｐチャネル型ＭＩＳＦＥＴの活性領域、
ＧＭ…メモリセル選択用ｎチャネル型ＭＩＳＦＥＴのゲート電極、
ＧＮ…ｎチャネル型ＭＩＳＦＥＴのゲート電極、
ＧＰ…ｐチャネル型ＭＩＳＦＥＴのゲート電極、
ＱＭ…メモリセル選択用ｎチャネル型ＭＩＳＦＥＴ、
ＱＮ…ｎチャネル型ＭＩＳＦＥＴ、
ＱＰ…ｐチャネル型ＭＩＳＦＥＴ、
ＣＴ…金属コンタクト電極、
ＴＰ…メモリセル下部コンタクト電極、
ＢＣ…ビット線コンタクト電極、
ＢＬ…ビット線、
ＣＧ…相変化材料層、
Ｒ…抵抗素子、
ＶＭ…メモリセル領域ビア、
ＶＬ…論理回路領域ビア、
Ｍ１…第１層配線、
Ｍ２…第２層配線、
Ｌ…ＭＩＳＦＥＴの素子活性領域、
ＲＢＬ…抵抗素子とビット線の積層膜、
２４ＢＬ…タングステン。
Claims (13)
- 第１方向に延伸する複数のワード線と、
前記第１方向とは異なる第２方向に延伸する複数の記録層と、
前記第２方向に延伸し、前記複数の記録層の上に積層される複数のビット線と、
前記複数のワード線と前記複数のビット線の交点に設けられる複数のメモリセルと、を有し、
前記複数のメモリセルのそれぞれは、そのゲートが前記複数のワード線のいずれか一つに接続される選択スイッチと、前記選択スイッチのソース又はドレインの一方に接続されるプラグと、を有し、
前記記録層は、前記プラグの上端部と接する位置に配置されたはがれ防止膜上に設けられ、
前記複数のメモリセルのそれぞれは、前記記録層の内の前記プラグと前記複数のビット線とに挟まれる領域の抵抗状態でデータを記憶することを特徴とする半導体記憶装置。 - 前記プラグは抵抗の異なる２つの領域を備え、該２つの領域の内の抵抗が高い領域が前記記録層に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記抵抗が高い領域はチタンを含むことを特徴とする請求項２に記載の半導体記憶装置。
- 前記プラグは平坦性の異なる材料を有する２つの領域を備え、該２つの領域の内の平坦性の高い領域が前記記録層に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記平坦性の高い領域はモリブデンを含むことを特徴とする請求項４に記載の半導体記憶装置。
- 前記記録層は相変化材料を含むことを特徴とする請求項１に記載の半導体記憶装置。
- 前記相変化材料はカルコゲナイド材料を含むことを特徴とする請求項６に記載の半導体記憶装置。
- 前記選択スイッチは電界効果型トランジスタであることを特徴とする請求項１に記載の半導体記憶装置。
- 第１方向に延伸する複数のワード線と、
前記第１方向とは異なる第２方向に延伸する複数の記録層と、
前記第２方向に延伸し、前記複数の記録層の上に積層される複数のビット線と、
前記複数のワード線と前記複数のビット線の交点に設けられる複数のメモリセルと、を有し、
前記複数のメモリセルのそれぞれは、そのゲートが前記複数のワード線のいずれか一つに接続される選択スイッチと、前記選択スイッチのソース又はドレインの一方に接続されるプラグと、を有し、
前記記録層は、前記プラグの上端部と接する位置に配置されたはがれ防止膜上に設けられ、
前記複数のメモリセルのそれぞれは、前記記録層の内の前記プラグと前記複数のビット線とに挟まれる領域の相状態でデータを記憶することを特徴とする半導体記憶装置。 - 前記プラグは抵抗の異なる２つの領域を備え、該２つの領域の内の抵抗が高い領域が相変化材料層に接続されていることを特徴とする請求項９に記載の半導体記憶装置。
- 前記抵抗が高い領域はチタンを含むことを特徴とする請求項１０に記載の半導体記憶装置。
- 前記プラグは平坦性の異なる材料を有する２つの領域を備え、該２つの領域の内の平坦性の高い領域が相変化材料層に接続されていることを特徴とする請求項９に記載の半導体記憶装置。
- 前記平坦性の高い領域はモリブデンを含むことを特徴とする請求項１２に記載の半導体記憶装置。
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