KR20110009545A - 금속 탄화 전극을 갖는 반도체장치의 형성방법 및 관련된 반도체장치 - Google Patents
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Abstract
반도체장치의 형성방법을 제공한다. 기판에 실리콘을 함유하는 전도성 패턴을 노출한다. 상기 전도성 패턴 상에 금속막 및 탄소막을 형성한다. 상기 전도성 패턴, 상기 금속막 및 상기 탄소막을 열처리(anneal)하여 금속 실리사이드 층(metal silicide layer) 및 금속 탄화막(metal carbide layer)을 형성한다. 상기 금속 탄화막 상에 상변화 물질패턴을 형성할 수 있다.
Description
본 발명은 반도체장치의 제조방법 및 관련된 소자에 관한 것으로, 특히 금속 탄화 전극을 갖는 비휘발성 메모리소자의 형성방법 및 관련된 반도체장치에 관한 것이다.
반도체 메모리소자들은 휘발성 메모리소자 및 비휘발성 메모리소자로 분류될 수 있다. 상기 비휘발성 메모리소자의 일종인 상변화 메모리소자는 하부전극 및 상기 하부전극에 접촉하는 상변화 물질막을 구비한다. 여기서 상기 하부전극은 발열장치의 역할을 한다. 상기 하부전극의 저항을 제어하고 양산효율을 높이기 위하여 다양한 방법들이 연구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 하부전극의 저항을 제어하면서 양산효율을 높일 수 있는 반도체장치의 형성방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 실시 예들은, 반도체장치의 형성방법을 제공한다. 기판에 실리콘을 함유하는 전도성 패턴을 노출한다. 상기 전도성 패턴 상에 금속막 및 탄소막을 형성한다. 상기 전도성 패턴, 상기 금속막 및 상기 탄소막을 열처리(anneal)하여 금속 실리사이드 층(metal silicide layer) 및 금속 탄화막(metal carbide layer)을 형성한다.
본 발명의 몇몇 실시 예에 있어서, 상기 금속막 및 상기 탄소막을 형성하는 것과 상기 열처리(anneal)하는 것은 동일 챔버내에서 연속적으로 수행할 수 있다. 상기 금속막은 상기 전도성 패턴 및 상기 탄소막 사이에 형성할 수 있다. 상기 금속막은 상기 전도성 패턴 및 상기 탄소막에 접촉할 수 있다. 상기 금속 실리사이드 층(metal silicide layer)은 상기 전도성 패턴 및 상기 금속 탄화막에 접촉할 수 있다.
다른 실시 예에 있어서, 상기 금속 실리사이드 층(metal silicide layer) 및 상기 금속 탄화막(metal carbide layer)은 상기 열처리(anneal)하는 동안 동시에 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 열처리(anneal)는 500 ℃ - 800 ℃ 온도범위에서 수행할 수 있다. 상기 금속막은 3 nm - 20 nm 두께로 형성할 수 있다. 상기 탄소막은 5 nm - 30 nm 두께로 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 금속막은 티타늄막(Ti layer), 코발트막(Co layer), 텅스텐막(W layer), 니켈막(Ni layer), 및 탄탈룸막(Ta layer)으로 이루어진 일군에서 선택된 하나로 형성할 수 있다. 상기 금속 실리사이드 층(metal silicide layer)은 티타늄실리사이드막(TiSi layer), 코발트실리사이드막(CoSi layer), 텅스텐실리사이드막(WSi layer), 니켈실리사이드막(NiSi layer), 및 탄탈룸실리사이드막(TaSi layer)으로 이루어진 일군에서 선택된 하나일 수 있다. 상기 금속 탄화막(metal carbide layer)은 티타늄탄화막(TiC layer), 코발트탄화막(CoC layer), 텅스텐탄화막(WC layer), 니켈탄화막(NiC layer), 및 탄탈룸탄화막(TaC layer)으로 이루어진 일군에서 선택된 하나일 수 있다.
또 다른 실시 예에 있어서, 상기 기판에 콘택 홀을 갖는 절연 구조물을 형성할 수 있다. 상기 금속막, 상기 탄소막, 상기 금속 실리사이드 층(metal silicide layer) 및 상기 금속 탄화막(metal carbide layer)은 상기 콘택 홀 내에 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 콘택 홀 내에 실리콘을 함유하는 반도체 막을 형성할 수 있다. 이온주입공정을 이용하여 상기 반도체 막에 제 1 도전형의 불순물이온들 및 제 2 도전형의 불순물이온들을 주입하여 제 1 반도체 패턴 및 제 2 반도체 패턴을 형성할 수 있다. 상기 제 1 반도체 패턴 및 상기 제 2 반도체 패턴 은 다이오드를 구성할 수 있다. 상기 제 2 반도체 패턴은 상기 실리콘을 함유하는 상기 전도성 패턴일 수 있다. 상기 금속 실리사이드 층(metal silicide layer)은 상기 제 2 반도체 패턴에 접촉할 수 있다.
또 다른 실시 예에 있어서, 상기 금속 탄화막 상에 상기 콘택 홀을 채우는 코어(core) 막을 형성할 수 있다. 상기 코어(core) 막 및 상기 금속 탄화막을 평탄화하여 상기 콘택 홀 내에 하부전극을 형성할 수 있다. 상기 하부전극 상에 상변화 물질패턴을 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 하부전극을 부분적으로 제거하여 개구부를 형성할 수 있다. 상기 개구부를 채우는 매립절연막을 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 상변화 물질패턴은 상기 하부전극보다 좁은 폭을 갖도록 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 금속 실리사이드 층(metal silicide layer)에 전기적으로 접속된 워드라인을 형성할 수 있다. 상기 상변화 물질패턴에 전기적으로 접속된 비트라인을 형성할 수 있다.
또한, 본 발명의 실시 예들은, 메모리소자의 형성방법을 제공한다. 기판에 금속막을 형성한다. 상기 금속막 상에 탄소막을 형성한다. 상기 금속막 및 상기 탄소막을 열처리(anneal)하여 금속 탄화막(metal carbide layer)을 형성한다. 상기 금속 탄화막 상에 정보저장요소(data storage element)를 형성한다.
다른 실시 예에 있어서, 상기 정보저장요소(data storage element)는 상변화 물질패턴, 자기터널접합(Magnetic Tunnel Junction; MTJ) 패턴, 폴리머 패턴, 및 산화(oxide) 패턴으로 이루어진 일군에서 선택된 하나일 수 있다.
또 다른 실시 예에 있어서, 상기 금속막은 티타늄막(Ti layer), 코발트막(Co layer), 텅스텐막(W layer), 니켈막(Ni layer), 및 탄탈룸막(Ta layer)으로 이루어진 일군에서 선택된 하나를 포함할 수 있다. 상기 금속 탄화막(metal carbide layer)은 티타늄탄화막(TiC layer), 코발트탄화막(CoC layer), 텅스텐탄화막(WC layer), 니켈탄화막(NiC layer), 및 탄탈룸탄화막(TaC layer)으로 이루어진 일군에서 선택된 하나일 수 있다.
또 다른 실시 예에 있어서, 상기 기판에 콘택 홀을 갖는 절연 구조물을 형성할 수 있다. 상기 금속막, 상기 탄소막, 및 상기 금속 탄화막(metal carbide layer)은 상기 콘택 홀 내에 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 금속 탄화막에 전기적으로 접속된 스위칭 소자를 형성할 수 있다.
더 나아가서, 본 발명의 실시 예들은, 반도체장치를 제공한다. 이 장치는 기판에 형성된 제 1 반도체 패턴 및 제 2 반도체 패턴을 갖는 다이오드를 포함한다. 상기 제 2 반도체 패턴에 직접적으로 접촉된(directly contact) 금속 실리사이드 층(metal silicide layer)을 제공한다. 상기 금속 실리사이드 층(metal silicide layer)에 직접적으로 접촉된(directly contact) 금속 탄화 전극(metal carbide electrode)을 제공한다. 상기 금속 탄화 전극(metal carbide electrode) 상에 형성된 정보저장요소(data storage element)를 제공한다.
다른 실시 예에 있어서, 상기 금속 실리사이드 층(metal silicide layer)은 티타늄실리사이드막(TiSi layer), 코발트실리사이드막(CoSi layer), 텅스텐실리사이드막(WSi layer), 니켈실리사이드막(NiSi layer), 및 탄탈룸실리사이드막(TaSi layer)으로 이루어진 일군에서 선택된 하나일 수 있다. 상기 금속 탄화 전극(metal carbide electrode)은 티타늄탄화막(TiC layer), 코발트탄화막(CoC layer), 텅스텐탄화막(WC layer), 니켈탄화막(NiC layer), 및 탄탈룸탄화막(TaC layer)으로 이루어진 일군에서 선택된 하나일 수 있다.
또 다른 실시 예에 있어서, 상기 기판에 형성된 절연 구조물이 제공될 수 있다. 상기 절연 구조물은 콘택 홀을 구비할 수 있다. 상기 다이오드, 상기 금속 실리사이드 층(metal silicide layer) 및 상기 금속 탄화 전극(metal carbide electrode)은 상기 콘택 홀 내에 제공될 수 있다.
본 발명의 실시 예들에 따르면, 기판에 다이오드를 형성하고, 상기 다이오드 상에 금속막 및 탄소막을 형성하고, 상기 기판을 열처리(anneal)하여 금속 실리사이드 층(metal silicide layer) 및 금속 탄화막(metal carbide layer)을 동시에 형성할 수 있다. 상기 금속 실리사이드 층(metal silicide layer)은 상기 다이오드 및 상기 금속 탄화막에 직접적으로 접촉(directly contact)할 수 있다. 상기 금속막 및 상기 탄소막의 두께를 제어하여 상기 금속 탄화막의 조성비를 조절할 수 있다. 즉, 상기 금속막 및 상기 탄소막의 두께를 제어하여 상기 금속 탄화막의 저항을 조절할 수 있다. 상기 금속 탄화막은 발열장치의 역할을 할 수 있다. 상기 금속 탄화막을 이용하여 하부전극을 형성할 수 있다. 또한, 상기 금속 실리사이드 층(metal silicide layer)은 오믹 층(ohmic layer)의 역할을 할 수 있다. 따라서 공정을 단순화하여 양산효율을 극대화하면서, 우수한 전기적 특성을 갖는 반도체 장치를 구현할 수 있다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
[제 1 실시 예]
도 1은 본 발명의 제 1 실시 예에 따른 상변화 메모리소자의 형성방법을 설명하기 위한 공정흐름도이다. 도 2는 본 발명의 제 1 실시 예에 따른 상변화 메모리소자의 셀 어레이 영역의 일부분을 도시한 등가 회로도이고. 도 3은 도 2의 등가 회로도에 상응하는 평면도이다. 도 4 내지 도 10은 본 발명의 제 1 실시 예에 따른 상변화 메모리소자의 형성방법들을 설명하기 위하여 도 3의 절단선 I-I'에 따라 취해진 단면도들이다.
도 1을 참조하면, 본 발명의 제 1 실시 예에 따른 상변화 메모리소자의 형성방법은 워드라인을 형성하고(S10), 스위칭소자를 형성하고(S20), 금속막 및 탄소막을 형성하고(S30), 열처리하여 금속 실리사이드 층(metal silicide layer) 및 금속 탄화막(metal carbide layer)을 형성하고(S40), 하부전극을 형성하고(S50), 상변화 물질 패턴을 형성하고(S60), 비트라인을 형성하는(S70) 것을 포함할 수 있다. 상기 금속 실리사이드 층(metal silicide layer)은 오믹 층(ohmic layer)의 역할을 할 수 있다. 이하에서는 공정단계별 도면들을 참조하여 보다 구체적으로 설명하기로 한다.
도 2 및 도 3을 참조하면, 본 발명의 제 1 실시 예에 따른 상변화 메모리소자는 열 방향으로 서로 평행하게 형성된 비트라인들(BL), 행 방향으로 서로 평행하게 형성된 워드라인들(WL), 다수의 상변화 물질 패턴들(Rp), 및 다수의 다이오드들(D)을 구비할 수 있다.
상기 비트라인들(BL)은 상기 워드라인들(WL)에 교차하도록 형성할 수 있다. 상기 다이오드들(D)의 각각은 상기 비트라인들(BL) 및 상기 워드라인들(WL)의 교차점들에 형성할 수 있다. 상기 상변화 물질 패턴들(Rp)은 상기 비트라인들(BL) 및 상기 다이오드들(D)의 사이에 형성할 수 있다. 상기 다이오드들(D)의 각각은 하부전극(BEC)을 경유하여 상기 상변화 물질 패턴들(Rp) 중 대응하는 하나에 전기적으로 접속될 수 있다. 또한, 상기 상변화 물질 패턴들(Rp)의 각각은 상기 비트라인들(BL) 중 대응하는 하나에 전기적으로 접속될 수 있다. 상기 다이오드들(D)의 각각은 상기 워드라인들(WL) 중 대응하는 하나에 전기적으로 접속될 수 있다. 상기 다이오드들(D)은 스위칭 소자의 역할을 할 수 있다. 결과적으로, 상기 비트라인들(BL)은 상기 상변화 물질 패턴들(Rp), 상기 하부전극(BEC) 및 상기 다이오드들(D)을 경유하여 상기 워드라인들(WL)에 전기적으로 접속될 수 있다.
본 발명의 몇몇 다른 실시 예에서, 상기 다이오드들(D)은 생략될 수 있다. 본 발명의 또 다른 실시 예에서, 상기 스위칭 소자는 모스 트랜지스터(도시하지 않음)일 수도 있다.
도 1, 도 3 및 도 4를 참조하면, 기판(51)에 워드라인(WL, 55)을 형성할 수 있다(S10).
구체적으로, 상기 기판(51)의 소정영역에 활성영역(52)을 한정하는 소자분리막(53)을 형성할 수 있다. 상기 기판(51)은 실리콘웨이퍼 또는 에스오아이(silicon on insulator; SOI)웨이퍼와 같은 반도체기판을 사용할 수 있다. 상기 기판(51)은 제 1 도전형의 불순물이온들을 가질 수 있다. 상기 소자분리막(53)은 얕은 트렌치 소자분리(shallow trench isolation; STI) 기술을 이용하여 형성할 수 있다. 상기 소자분리막(53)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 상기 활성영역(52)은 라인형으로 형성할 수 있다.
상기 활성영역(52)에 상기 제 1 도전형과 다른 제 2 도전형의 불순물이온들을 주입하여 상기 워드라인(WL, 55)을 형성할 수 있다. 이 경우에, 상기 워드라인(WL, 55)은 실리콘을 함유하는 전도성 패턴일 수 있다. 이하에서는, 간략한 설명을 위하여 상기 제 1 및 제 2 도전형들은 각각 P형 및 N형인 경우를 상정하여 설명하기로 한다. 그러나 다른 실시 예에서 상기 제 1 및 제 2 도전형들은 각각 N형 및 P형일 수도 있다.
상기 워드라인(WL, 55) 및 상기 소자분리막(53)을 갖는 상기 기판(51) 상에 절연 구조물(59)을 형성할 수 있다. 상기 절연 구조물(59)은 화학 기상 증착(CVD) 공정, 저압 화학 기상 증착(LPCVD) 공정, 플라즈마 강화 화학 기상 증착(PECVD) 공정, 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정 등을 이용하여 형성할 수 있다. 상기 절연 구조물(59)은 상기 기판(51)의 전면을 덮도록 형성할 수 있다. 상기 절연 구조물(59)은 버퍼막(56), 식각저지막(57) 및 층간 절연막(58)을 차례로 적층 하여 형성할 수 있다. 상기 식각저지막(57)은 상기 버퍼막(56) 및 상기 층간 절연막(58)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 예를 들면, 상기 식각저지막(57)은 실리콘질화막으로 형성할 수 있으며, 상기 버퍼막(56) 및 상기 층간 절연막(58)은 실리콘산화막으로 형성할 수 있다.
본 발명의 다른 실시 예에 있어서, 상기 절연 구조물(59)은 산화막, 질화막 또는 산질화막으로 이루어진 단일막으로 형성할 수 있다. 여기서, 상기 산화막, 상기 질화막 및 상기 산질화막은 각기 실리콘산화막, 실리콘질화막 및 실리콘산질화막일 수 있다. 본 발명의 또 다른 실시 예에 따르면, 상기 절연 구조물(59)은 적어도 하나의 산화막, 적어도 하나의 질화막 및/또는 적어도 하나의 산질화막이 순차적으로 또는 교대로 적층된 다층막으로 형성할 수도 있다.
상기 절연 구조물(59)을 패터닝하여 상기 워드라인(WL, 55)의 소정영역을 노출하는 콘택 홀(59H)을 형성할 수 있다. 상기 콘택 홀(59H)은 상기 워드라인(WL, 55)의 표면을 따라 일정한 간격으로 여러 개 형성할 수 있다. 상기 절연 구조 물(59)의 패터닝에는 사진 공정 및 에칭 공정이 적용될 수 있다. 예를 들면, 상기 층간 절연막(58)을 이방성 에칭하여 상기 식각저지막(57)을 노출하고, 상기 식각저지막(57)을 선택적으로 제거하고, 상기 버퍼막(56)을 선택적으로 제거하여 상기 콘택 홀(59H)을 형성할 수 있다. 상기 식각저지막(57) 및 상기 버퍼막(56)을 선택적으로 제거하는 것은 이방성 에칭 공정, 등방성 에칭 공정, 또는 이들의 조합을 이용하여 형성할 수 있다.
본 발명의 다른 실시 예에 있어서, 상기 워드라인(WL, 55)은 상기 절연 구조물(59) 내에 형성할 수도 있다. 이 경우에, 상기 워드라인(WL, 55)은 단결정 실리콘막, 폴리실리콘막, 또는 금속막으로 형성할 수 있다.
도 1, 도 3 및 도 5를 참조하면, 상기 콘택 홀(59H)을 채우는 반도체막(60)을 형성할 수 있다. 상기 반도체막(60)은 상기 워드라인(WL, 55)을 씨드(seed)로 이용하는 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 기술을 사용하여 형성할 수 있다. 상기 워드라인(WL, 55)이 실리콘을 포함하는 경우 상기 반도체막(60)도 실리콘을 포함할 수 있다. 상기 반도체막(60)은 상기 콘택 홀(59H)을 완전히 채우고 상기 절연 구조물(59)을 덮을 수 있다.
본 발명의 다른 실시 예에서, 상기 반도체막(60)은 고상 에피택시얼 성장(solid phase epitaxial growth; SPE) 기술을 사용하여 형성할 수도 있다. 또 다른 실시 예에서, 상기 반도체막(60)은 단결정 실리콘막, 아몰퍼스 실리콘막, 및/또는 폴리실리콘막으로 형성할 수 있다.
도 1, 도 3 및 도 6을 참조하면, 상기 콘택 홀(59H) 내에 다이오드(D, 63)를 형성할수있다(S20). 상기 다이오드(D, 63)는 스위칭소자의 역할을 할 수 있다.
구체적으로, 상기 반도체막(60)을 부분적으로 제거한 후, 이온주입 공정을 이용하여 제 1 및 제 2 반도체패턴들(61, 62)을 형성할 수 있다. 상기 제 1 및 제 2 반도체패턴들(61, 62)은 상기 콘택 홀(59H) 내에 차례로 적층될 수 있다. 상기 제 1 및 제 2 반도체패턴들(61, 62)은 상기 다이오드(D; 63)를 구성할 수 있다.
상기 제 1 반도체패턴(61)은 상기 워드라인(WL, 55)에 접촉될 수 있다. 상기 제 1 반도체패턴(61)은 상기 제 2 도전형의 불순물이온들을 갖도록 형성할 수 있다. 상기 제 2 반도체패턴(62)은 상기 절연 구조물(59)의 상부표면보다 낮은 레벨에 형성할 수 있다. 즉, 상기 다이오드(D; 63)는 상기 콘택 홀(59H) 내의 하단영역에 형성할 수 있다. 상기 제 2 반도체패턴(62)은 상기 콘택 홀(59H) 내에 노출될 수 있다. 상기 제 2 반도체패턴(62)은 상기 제 1 도전형의 불순물이온들을 갖도록 형성할 수 있다. 상기 제 2 반도체패턴(62)은 실리콘을 함유하는 전도성 패턴일 수 있다.
본 발명의 다른 실시 예에서, 상기 제 1 반도체패턴(61)은 상기 제 1 도전형의 불순물이온들을 갖도록 형성할 수도 있으며, 상기 제 2 반도체패턴(62)은 상기 제 2 도전형의 불순물이온들을 갖도록 형성할 수도 있다.
본 발명의 또 다른 실시 예에서, 상기 다이오드(D; 63)는 생략될 수 있다.
도 1, 도 3 및 도 7을 참조하면, 상기 다이오드(D; 63) 상에 금속막(65) 및 탄소막(66)을 형성할 수 있다(S30). 도시된 바와 같이, 상기 콘택 홀(59H)은 높은 종횡비를 보일 수 있으며, 상기 금속막(65) 및 상기 탄소막(66)은 상기 콘택 홀(59H)의 내벽을 덮되 완전히 채워지지는 않도록 형성할 수 있다. 즉, 상기 콘택 홀(59H)은 상기 금속막(65) 및 상기 탄소막(66)에 의하여 개구부의 크기가 작아질 수 있다.
구체적으로, 상기 금속막(65)은 상기 콘택 홀(59H)의 내벽을 덮고 상기 절연 구조물(59)을 덮도록 형성할 수 있다. 상기 금속막(65)은 상기 제 2 반도체패턴(62)에 직접적으로 접촉(directly contact)할 수 있다. 상기 탄소막(66)은 상기 금속막(65)을 덮도록 형성할 수 있다. 상기 탄소막(66)은 상기 금속막(65)의 표면을 따라 형성할 수 있다. 상기 탄소막(66)은 상기 금속막(65)에 직접적으로 접촉(directly contact)할 수 있다. 상기 금속막(65)은 3 nm - 20 nm 두께로 형성할 수 있다. 상기 탄소막(66)은 5 nm - 30 nm 두께로 형성할 수 있다. 상기 금속막(65)은 티타늄막(Ti layer), 코발트막(Co layer), 텅스텐막(W layer), 니켈막(Ni layer), 및 탄탈룸막(Ta layer)으로 이루어진 일군에서 선택된 하나로 형성할 수 있다. 상기 탄소막(66)은 비정질 탄소막(amorphous carbon layer)으로 형성할 수 있다.
상기 금속막(65) 및 상기 탄소막(66)은 화학기상증착(chemical vapor deposition; CVD) 공정, 싸이클릭 화학 기상 증착(cyclic CVD) 공정, 원자층 증착(atomic layer deposition; ALD) 공정, 스퍼터링(sputtering) 공정, 또는 전자 빔 증착 공정 등을 이용하여 형성할 수 있다.
본 발명의 제 1 실시 예에서, 상기 금속막(65)은 티타늄막(Ti layer)일 수 있다. 예를 들면, 상기 금속막(65)은 공정 챔버에 상기 기판(51)을 로딩하고, TiCl4와 같은 공정가스 및 H2와 같은 반응가스를 상기 공정 챔버에 주입하여 형성할 수 있다. 계속하여, 상기 탄소막(66)은 상기 공정 챔버에 CH4, C2H2, C2H4, 및/또는 C6H6와 같은 카본소스가스를 주입하여 형성할 수 있다. 상기 금속막(65) 및 상기 탄소막(66)은 동일 챔버 내에서 연속적으로 형성할 수 있다. 이와는 달리, 상기 금속막(65) 및 상기 탄소막(66)은 서로 다른 공정 챔버를 사용하여 순차적으로 형성할 수도 있다.
본 발명의 다른 실시 예에서, 상기 다이오드(D; 63)가 생략된 경우에, 상기 금속막(65)은 상기 워드라인(WL, 55)에 직접적으로 접촉(directly contact)할 수 있다.
본 발명의 또 다른 실시 예에서, 상기 금속막(65) 및 상기 탄소막(66)은 번갈아가며 반복적으로 여러 번 형성할 수도 있다.
도 1, 도 3 및 도 8을 참조하면, 상기 금속막(65) 및 상기 탄소막(66)을 갖는 상기 기판(51)을 열처리(anneal)하여 금속 실리사이드 층(metal silicide layer; 72) 및 금속 탄화막(metal carbide layer; 73)을 형성할 수 있다(S40). 상기 열처리(anneal)는 500 ℃ - 800 ℃ 온도범위에서 수행할 수 있다. 예를 들면, 상기 열처리(anneal)는 600 ℃에서 30 sec - 3000 sec 동안 수행할 수 있다. 상기 금속 실리사이드 층(metal silicide layer; 72)은 오믹 층(ohmic layer)의 역할을 할 수 있다.
상기 열처리(anneal)를 수행하는 동안, 상기 금속막(65) 및 상기 탄소막(66)은 서로 반응하여 상기 금속 탄화막(73)이 형성될 수 있으며, 동시에 상기 금속막(65) 및 상기 제 2 반도체패턴(62)이 서로 반응하여 상기 금속 실리사이드 층(72)이 형성될 수 있다. 이 경우에, 상기 금속 실리사이드 층(72)은 상기 제 2 반도체패턴(62) 및 상기 금속 탄화막(73) 사이에 형성할 수 있다. 상기 금속 실리사이드 층(72)은 상기 제 2 반도체패턴(62) 및 상기 금속 탄화막(73)에 직접적으로 접촉(directly contact)할 수 있다. 상기 금속 탄화막(73)은 상기 콘택 홀(59H)의 내벽을 덮고 상기 절연 구조물(59)의 상부표면을 덮도록 형성할 수 있다.
상기 금속 실리사이드 층(72)은 티타늄실리사이드막(TiSi layer), 코발트실리사이드막(CoSi layer), 텅스텐실리사이드막(WSi layer), 니켈실리사이드막(NiSi layer), 및 탄탈룸실리사이드막(TaSi layer)으로 이루어진 일군에서 선택된 하나로 형성할 수 있다. 여기서 상기 금속 실리사이드 층(72)은 TiSi2막, CoSi2막, 및 NiSi2막과 같이 다양한 실리사이드 결합구조를 보일 수 있으나 간략한 설명을 위하여 생략하기로 한다. 상기 금속 탄화막(73)은 티타늄탄화막(TiC layer), 코발트탄화막(CoC layer), 텅스텐탄화막(WC layer), 니켈탄화막(NiC layer), 및 탄탈룸탄화막(TaC layer)으로 이루어진 일군에서 선택된 하나로 형성할 수 있다. 본 발명의 제 1 실시 예에서, 상기 금속 실리사이드 층(72)은 티타늄실리사이드막(TiSi layer)일 수 있으며, 상기 금속 탄화막(73)은 티타늄탄화막(TiC layer)일 수 있다.
상기 금속막(65) 및 상기 탄소막(66)을 형성하는 것과 상기 열처리(anneal) 하는 것은 동일 챔버 내에서 연속적으로 형성할 수 있다. 이와는 달리, 상기 금속막(65) 및 상기 탄소막(66)을 형성하는 것과 상기 열처리(anneal)하는 것은 서로 다른 공정 챔버를 사용하여 순차적으로 형성할 수도 있다.
도 1, 도 3 및 도 9를 참조하면, 상기 금속 탄화막(73)을 부분적으로 제거하여 하부전극(BEC, 73')을 형성할 수 있다(S50).
구체적으로, 상기 금속 탄화막(73) 상에 상기 콘택 홀(59H)을 채우는 코어 막(75)을 형성할 수 있다. 상기 코어 막(75)은 실리콘질화막과 같은 절연막으로 형성할 수 있다. 상기 코어 막(75) 및 상기 금속 탄화막(73)을 평탄화하여 상기 하부전극(BEC, 73')을 형성할 수 있다. 상기 평탄화에는 화학기계적연마(chemical mechanical polishing; CMP) 공정, 에치백(etch back) 공정, 또는 이들의 조합이 적용될 수 있다. 상기 코어 막(75)은 상기 콘택 홀(59H) 내에 잔존할 수 있다. 상기 하부전극(BEC, 73')은 상기 절연 구조물(59) 및 상기 코어 막(75) 사이에 개재될 수 있다. 상기 하부전극(BEC, 73'), 상기 코어 막(75) 및 상기 절연 구조물(59)의 상부표면들은 동일평면상에 노출될 수 있다. 상기 하부전극(BEC, 73')은 평면도상에서 보일 때 링(ring) 모양일 수 있다. 상기 하부전극(BEC, 73')은 상기 금속 실리사이드 층(72)에 직접적으로 접촉(directly contact)할 수 있다. 상기 하부전극(BEC, 73')은 컵(cup) 모양일 수 있다.
도 1, 도 3 및 도 10을 참조하면, 상기 하부전극(BEC, 73')을 부분적으로 제거하여 축소된 하부전극(BEC, 73")을 형성할 수 있다. 상기 축소된 하부전극(73")은 패터닝 기술을 이용하여 형성할 수 있다. 예를 들면, 사진 공정 및 에칭 공정을 이용하여 상기 하부전극(BEC, 73'), 상기 코어 막(75) 및 상기 절연 구조물(59)을 부분적으로 제거하여 개구부를 형성한 후, 상기 개구부를 채우는 매립절연막(76)을 형성할 수 있다. 상기 매립절연막(76)은 실리콘질화막, 실리콘산화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 상기 축소된 하부전극(BEC, 73"), 상기 매립절연막(76), 상기 코어 막(75) 및 상기 절연 구조물(59)의 상부표면들은 동일평면상에 노출될 수 있다. 상기 축소된 하부전극(BEC, 73")은 평면도 상에서 보일 때 "C" 모양일 수 있다. 상기 축소된 하부전극(BEC, 73") 및 상기 오믹 층(72)은 상기 제 2 반도체패턴(62)에 자기정렬(self-align)될 수 있다.
상술한 바와 같이, 상기 하부전극(BEC, 73') 및 상기 축소된 하부전극(BEC, 73")은 상기 금속 탄화막(metal carbide layer; 73)을 부분적으로 제거하여 형성할 수 있다. 즉, 상기 하부전극(BEC, 73') 및 상기 축소된 하부전극(BEC, 73")은 금속 탄화 전극(metal carbide electrode)으로 지칭할 수 있다.
상기 절연 구조물(59) 상에 상기 축소된 하부전극(BEC, 73") 상을 가로지르는 상변화 물질 패턴(Rp, 81)을 형성할 수 있다(S60). 상기 상변화 물질 패턴(Rp, 81) 상에 상부전극(83)을 형성할 수 있다. 상기 상부전극(83) 상에 비트라인(BL, 85)을 형성할 수 있다(S70).
도 3에 도시된 바와 같이, 상기 상변화 물질 패턴(Rp, 81)은 상기 축소된 하부전극(BEC, 73")보다 좁은 폭으로 형성할 수 있다. 상기 상변화 물질 패턴(Rp, 81)은 상기 축소된 하부전극(BEC, 73")에 직접적으로 접촉(directly contact)할 수 있다. 상기 상변화 물질 패턴(Rp, 81)은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, 및 C로 이루어진 일군에서 선택된 두개 이상의 화합물로 형성할 수 있다. 예를 들면, 상기 상변화 물질 패턴(Rp, 81)은 GST(Ge-Sb-Te)막으로 형성할 수 있다.
상기 상부전극(83)은 상기 상변화 물질 패턴(Rp, 81)을 덮을 수 있다. 상기 상부전극(83)은 상기 상변화 물질 패턴(Rp, 81)과 실질적으로 동일한 폭을 갖도록 형성할 수 있다. 상기 상부전극(83)은 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, Ru 막, CoSi 막, NiSi 막, 도전성 탄소군(conductive carbon group) 막, Cu 막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다. 그러나 상기 상부전극(83)은 생략될 수 있다.
상기 비트라인(BL, 85)은 상기 상변화 물질 패턴(Rp, 81)에 전기적으로 접속될 수 있다. 상기 비트라인(BL, 85)은 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, Ru 막, CoSi 막, NiSi 막, 도전성 탄소군(conductive carbon group) 막, Cu 막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
본 발명의 제 1 실시 예에 따른 반도체장치는 상변화 메모리소자일 수 있다.
본 발명의 다른 실시 예들에서, 상기 상변화 물질 패턴(Rp, 81)은 자기터널접합(Magnetic Tunnel Junction; MTJ) 패턴, 폴리머 패턴, 및 산화(oxide) 패턴으로 이루어진 일군에서 선택된 하나로 교체할 수 있다. 즉, 본 발명의 다른 실시 예들에 따른 반도체장치는 저항성 메모리(resistive memory)와 같은 비휘발성 메모리소자일 수 있다.
상술한 바와 같이 본 발명의 실시 예들에 따르면, 상기 금속막(65) 및 상기 탄소막(66)을 갖는 상기 기판(51)을 열처리(anneal)하여 상기 금속 실리사이드 층(72) 및 상기 금속 탄화막(metal carbide layer; 73)을 동시에 형성할 수 있다(S40). 상기 금속 실리사이드 층(72)은 상기 제 2 반도체패턴(62) 및 상기 금속 탄화막(73)에 직접적으로 접촉(directly contact)할 수 있다. 상기 금속 탄화막(73)은 발열장치의 역할을 할 수 있다. 따라서 공정을 단순화하면서 우수한 전기적 특성을 갖는 반도체 장치를 구현할 수 있다.
[
실험예
]
도 11 및 도 12는 본 발명의 제 1 실시 예에 따른 상변화 메모리소자의 전이(transition) 특성도이다.
도 11을 참조하면, 상기 금속막(65)은 5 nm 두께의 Ti막으로 형성하고, 상기 탄소막(66)은 20 nm 두께의 비정질 탄소막(amorphous carbon layer)으로 형성한다. 이어서, 600 ℃에서 열처리(anneal)하여 상기 금속 실리사이드 층(72) 및 상기 금속 탄화막(metal carbide layer; 73)을 형성한다. 도 10과 유사한 상변화 메모리소자를 형성하고, 상기 상변화 메모리소자의 전이(transition) 특성을 시험한다. 도 11의 수평축은 상기 상변화 메모리소자에 인가된 전류의 크기를 나타내고 눈금의 단위는 암페어(Ampere)이다. 도 11의 수직축은 상기 상변화 메모리소자에서 측정되는 저항(Resistance)의 크기를 나타내고 눈금의 단위는 임의의 단위(arbitrary unit; a.u.)이다. 도 11에 도시된 바와 같이, 상기 상변화 메모리소자는 약 0.4mA 의 리셋 전류(reset current)를 보인다.
도 12를 참조하면, 상기 금속막(65)은 10 nm 두께의 Ti막으로 형성하고, 상기 탄소막(66)은 20 nm 두께의 비정질 탄소막(amorphous carbon layer)으로 형성한다. 이어서, 600 ℃에서 열처리(anneal)하여 상기 금속 실리사이드 층(72) 및 상기 금속 탄화막(metal carbide layer; 73)을 형성한다. 나머지 공정조건들은 도 11과 실질적으로 동일하게 한다. 즉, 도 10과 유사한 상변화 메모리소자를 형성하고, 상기 상변화 메모리소자의 전이(transition) 특성을 시험한다. 도 12의 수평축은 상기 상변화 메모리소자에 인가된 전류의 크기를 나타내고 눈금의 단위는 암페어(Ampere)이다. 도 12의 수직축은 상기 상변화 메모리소자에서 측정되는 저항(Resistance)의 크기를 나타내고 눈금의 단위는 임의의 단위(arbitrary unit; a.u.)이다. 도 12에 도시된 바와 같이, 상기 상변화 메모리소자는 약 0.6mA 의 리셋 전류(reset current)를 보인다.
도 11 및 도 12를 참조하면, 상기 금속막(65) 및 상기 탄소막(66)의 두께를 조절하여 상기 상변화 메모리소자의 리셋 전류(reset current)를 제어할 수 있음을 알 수 있다.
도 13은 본 발명의 제 1 실시 예에 따른 상변화 메모리소자의 반복내구 성(endurance) 특성도이다.
도 13을 참조하면, 상기 금속막(65)은 5 nm 두께의 Ti막으로 형성하고, 상기 탄소막(66)은 20 nm 두께의 비정질 탄소막(amorphous carbon layer)으로 형성한다. 이어서, 600 ℃에서 열처리(anneal)하여 상기 금속 실리사이드 층(72) 및 상기 금속 탄화막(metal carbide layer; 73)을 형성한다. 즉, 도 11의 실험 예와 유사한 상변화 메모리소자를 형성하고, 상기 상변화 메모리소자의 반복내구성(endurance)을 시험한다. 도 13의 수평축은 상기 상변화 메모리소자에 실시한 동작시험 횟수를 나타내고 눈금의 단위는 사이클(Cycle)이다. 도 13의 수직축은 상기 상변화 메모리소자에서 측정되는 저항(Resistance)의 크기를 나타내고 눈금의 단위는 임의의 단위(arbitrary unit; a.u.)이다. 도 13에 도시된 바와 같이, 상기 상변화 메모리소자는 4E8 의 반복내구성(endurance) 시험을 통과(pass)한다. 즉, 본 발명의 실시 예들에 따른 상변화 메모리소자는 우수한 반복내구성(endurance)을 갖는다.
[제 2 실시 예]
도 14는 본 발명의 제 2 실시 예에 따른 전자 시스템(electronic system)의 개략적인 블록도이다. 상기 전자 시스템은 솔리드 스테이트 디스크(Solid State Disk; SSD; 11)와 같은 데이터 저장장치일 수 있다.
도 14를 참조하면, 상기 솔리드 스테이트 디스크(SSD; 11)는 인터페이스(13), 제어기(controller; 15), 비휘발성 메모리(non-volatile memory; 18), 및 버퍼 메모리(buffer memory; 19)를 구비할 수 있다. 상기 비휘발성 메모리(non-volatile memory; 18)는 도 1 내지 도 10을 참조하여 설명한 바와 같은 상기 금속 실리사이드 층(72) 및/또는 상기 금속 탄화막(metal carbide layer; 73)을 구비할 수 있다. 상기 비휘발성 메모리(non-volatile memory; 18)는 저항성 메모리(resistive memory)일 수 있다. 예를 들면, 상기 비휘발성 메모리(non-volatile memory; 18)는 상기 상변화 물질 패턴(Rp, 81), 자기터널접합(Magnetic Tunnel Junction; MTJ) 패턴, 폴리머 패턴, 및 산화(oxide) 패턴으로 이루어진 일군에서 선택된 하나와 같은 정보저장요소(data storage element)를 구비할 수 있다. 상기 상변화 물질 패턴(Rp, 81), 상기 자기터널접합(Magnetic Tunnel Junction; MTJ) 패턴, 상기 폴리머 패턴, 및 상기 산화(oxide) 패턴은 상기 금속 탄화막(metal carbide layer; 73)에 전기적으로 접속할 수 있다.
상기 솔리드 스테이트 디스크(11)는 반도체를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(11)는 하드디스크드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열·소음도 적으며, 소형화·경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(11)는 노트북PC, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 사용될 수 있다.
상기 제어기(15)는 상기 인터페이스(13)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(15)는 메모리제어기 및 버퍼제어기를 구비할 수 있다. 상기 비휘발성 메모리(18)는 상기 제어기(15)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(11)의 데이터 저장용량은 상기 비휘발성 메모리(18)에 대응할 수 있다. 상기 버퍼 메모리(19)는 상기 제어기(15)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(13)는 호스트(Host; 2)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(13)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(18)는 상기 제어기(15)를 경유하여 상기 인터페이스(13)에 접속될 수 있다. 상기 비휘발성 메모리(18)는 상기 인터페이스(13)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 디스크(11)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(18)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(19)는 휘발성 메모리(volatile memory)를 구비할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM), 및/또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 상기 버퍼 메모리(19)는 상기 비휘발성 메모리(18)에 비하여 상대적으로 빠른 동작속도를 보인다.
상기 인터페이스(13)의 데이터 처리속도는 상기 비휘발성 메모리(18)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(19)는 데이터를 임시저장하는 역할을 할 수 있다. 상기 인터페이스(13)를 통하여 수신된 데이터는, 상기 제어기(15)를 경유하여 상기 버퍼 메모리(19)에 임시저장된 후, 상기 비휘발성 메모리(18)의 데이터 기록(write) 속도에 맞추어 상기 비휘발성 메모리(18)에 영구저장될 수 있다. 또한, 상기 비휘발성 메모리(18)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(19)에 임시저장할 수 있다. 즉, 상기 버퍼 메모리(19)는 상기 솔리드 스테이트 디스크(11)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
[제 3 실시 예]
도 15는 본 발명의 제 3 실시 예에 따른 전자 시스템(electronic system; 300)의 개략적인 블록도이다.
상기 전자 시스템(300)은 비휘발성 메모리(non-volatile memory; 303) 및 상기 비휘발성 메모리(303)에 전기적으로 접속된 마이크로프로세서(305)를 포함할 수 있다. 여기서, 상기 비휘발성 메모리(303)는 도 1 내지 도 10을 참조하여 설명한 바와 같은 상기 금속 실리사이드 층(72) 및/또는 상기 금속 탄화막(metal carbide layer; 73)을 구비할 수 있다. 상기 비휘발성 메모리(303)는 저항성 메모리(resistive memory)일 수 있다. 예를 들면, 상기 비휘발성 메모리(303)는 상기 상변화 물질 패턴(Rp, 81), 자기터널접합(Magnetic Tunnel Junction; MTJ) 패턴, 폴리머 패턴, 및 산화(oxide) 패턴으로 이루어진 일군에서 선택된 하나와 같은 정보저장요소(data storage element)를 구비할 수 있다. 상기 상변화 물질 패턴(Rp, 81), 상기 자기터널접합(Magnetic Tunnel Junction; MTJ) 패턴, 상기 폴리머 패턴, 및 상기 산화(oxide) 패턴은 상기 금속 탄화막(metal carbide layer; 73)에 전기적으로 접속할 수 있다.
상기 전자 시스템(300)은 노트북 컴퓨터, 디지털 카메라 또는 휴대용 전화기의 일부에 해당할 수 있다. 이 경우에, 상기 마이크로프로세서(305) 및 상기 비휘발성 메모리(303)는 보드(board) 상에 설치될 수 있으며, 상기 비휘발성 메모리(303)는 상기 마이크로프로세서(305)의 실행을 위한 데이터 저장 매체(data storage media)의 역할을 할 수 있다.
상기 전자 시스템(300)은 입/출력 장치(307)를 통하여 개인용 컴퓨터 또는 컴퓨터의 네트워크와 같은 다른 전자 시스템과 데이터를 교환할 수 있다. 상기 입/출력 장치(307)는 컴퓨터의 주변 버스라인(bus line), 고속 디지털 전송 라인, 또는 무선 송/수신용 안테나로 데이터를 제공할 수 있다. 상기 마이크로프로세서(305) 및 상기 비휘발성 메모리(303) 사이의 데이터 통신과 아울러서 상기 마이크로프로세서(305) 및 상기 입/출력 장치(307) 사이의 데이터 통신은 통상의 버스 구조체들(bus architectures)을 사용하여 이루어질 수 있다.
도 1은 본 발명의 제 1 실시 예에 따른 상변화 메모리소자의 형성방법을 설명하기 위한 공정흐름도이다.
도 2는 본 발명의 제 1 실시 예에 따른 상변화 메모리소자의 셀 어레이 영역의 일부분을 도시한 등가 회로도이다.
도 3은 도 2의 등가 회로도에 상응하는 평면도이다.
도 4 내지 도 10은 본 발명의 제 1 실시 예에 따른 상변화 메모리소자의 형성방법들을 설명하기 위하여 도 3의 절단선 I-I'에 따라 취해진 단면도들이다.
도 11 및 도 12는 본 발명의 제 1 실시 예에 따른 상변화 메모리소자의 전이(transition) 특성도이다.
도 13은 본 발명의 제 1 실시 예에 따른 상변화 메모리소자의 반복내구성(endurance) 특성도이다.
도 14 및 도 15는 본 발명의 제 2 및 제 3 실시 예들에 따른 전자 시스템(electronic system)의 개략적인 블록도들이다.
Claims (20)
- 기판에 실리콘을 함유하는 전도성 패턴을 노출하고,상기 전도성 패턴 상에 금속막 및 탄소막을 형성하고,상기 전도성 패턴, 상기 금속막 및 상기 탄소막을 열처리(anneal)하여 금속 실리사이드 층(metal silicide layer) 및 금속 탄화막(metal carbide layer)을 형성하는 것을 포함하는 반도체장치의 형성방법.
- 제 1 항에 있어서,상기 금속막 및 상기 탄소막을 형성하는 것과 상기 열처리(anneal)하는 것은 동일 챔버내에서 연속적으로 수행하는 것을 포함하되, 상기 금속막은 상기 전도성 패턴 및 상기 탄소막 사이에 형성되고, 상기 금속막은 상기 전도성 패턴 및 상기 탄소막에 접촉하고, 상기 금속 실리사이드 층(metal silicide layer)은 상기 전도성 패턴 및 상기 금속 탄화막에 접촉된 반도체장치의 형성방법.
- 제 1 항에 있어서,상기 금속 실리사이드 층(metal silicide layer) 및 상기 금속 탄화막(metal carbide layer)은 상기 열처리(anneal)하는 동안 동시에 형성하는 반도체장치의 형성방법.
- 제 1 항에 있어서,상기 열처리(anneal)는 500 ℃ - 800 ℃ 온도범위에서 수행하고,상기 금속막은 3 nm - 20 nm 두께로 형성하고,상기 탄소막은 5 nm - 30 nm 두께로 형성하는 것을 포함하는 반도체장치의 형성방법.
- 제 1 항에 있어서,상기 금속막은 티타늄막(Ti layer), 코발트막(Co layer), 텅스텐막(W layer), 니켈막(Ni layer), 및 탄탈룸막(Ta layer)으로 이루어진 일군에서 선택된 하나를 포함하되, 상기 금속 실리사이드 층(metal silicide layer)은 티타늄실리사이드막(TiSi layer), 코발트실리사이드막(CoSi layer), 텅스텐실리사이드막(WSi layer), 니켈실리사이드막(NiSi layer), 및 탄탈룸실리사이드막(TaSi layer)으로 이루어진 일군에서 선택된 하나이고, 상기 금속 탄화막(metal carbide layer)은 티타늄탄화막(TiC layer), 코발트탄화막(CoC layer), 텅스텐탄화막(WC layer), 니켈탄화막(NiC layer), 및 탄탈룸탄화막(TaC layer)으로 이루어진 일군에서 선택된 하나인 반도체장치의 형성방법.
- 제 1 항에 있어서,상기 기판에 콘택 홀을 갖는 절연 구조물을 형성하는 것을 더 포함하되, 상기 금속막, 상기 탄소막, 상기 금속 실리사이드 층(metal silicide layer) 및 상기 금속 탄화막(metal carbide layer)은 상기 콘택 홀 내에 형성된 반도체장치의 형성방법.
- 제 6 항에 있어서,상기 실리콘을 함유하는 전도성 패턴을 노출하는 것은,상기 콘택 홀 내에 실리콘을 함유하는 반도체 막을 형성하고,이온주입공정을 이용하여 상기 반도체 막에 제 1 도전형의 불순물이온들 및 제 2 도전형의 불순물이온들을 주입하여 제 1 반도체 패턴 및 제 2 반도체 패턴을 형성하는 것을 포함하되, 상기 제 1 반도체 패턴 및 상기 제 2 반도체 패턴은 다이오드를 구성하는 반도체장치의 형성방법.
- 제 7 항에 있어서,상기 금속 실리사이드 층(metal silicide layer)은 상기 제 2 반도체 패턴에 접촉된 반도체장치의 형성방법.
- 제 6 항에 있어서,상기 금속 탄화막 상에 상기 콘택 홀을 채우는 코어(core) 막을 형성하고,상기 코어(core) 막 및 상기 금속 탄화막을 평탄화하여 상기 콘택 홀 내에 하부전극을 형성하고,상기 하부전극 상에 상변화 물질패턴을 형성하는 것을 더 포함하는 반도체장 치의 형성방법.
- 제 9 항에 있어서,상기 하부전극을 부분적으로 제거하여 개구부를 형성하고,상기 개구부를 채우는 매립절연막을 형성하는 것을 더 포함하는 반도체장치의 형성방법.
- 제 10 항에 있어서,상기 상변화 물질패턴은 상기 하부전극보다 좁은 폭을 갖는 반도체장치의 형성방법.
- 제 1 항에 있어서,상기 금속 실리사이드 층(metal silicide layer)에 전기적으로 접속된 워드라인을 형성하고,상기 금속 탄화막에 전기적으로 접속된 비트라인을 형성하는 것을 더 포함하는 반도체장치의 형성방법.
- 기판에 금속막을 형성하고,상기 금속막 상에 탄소막을 형성하고,상기 금속막 및 상기 탄소막을 열처리(anneal)하여 금속 탄화막(metal carbide layer)을 형성하고,상기 금속 탄화막 상에 정보저장요소(data storage element)를 형성하는 것을 포함하는 메모리소자의 형성방법.
- 제 13 항에 있어서,상기 정보저장요소(data storage element)는 상변화 물질패턴, 자기터널접합(Magnetic Tunnel Junction; MTJ) 패턴, 폴리머 패턴, 및 산화(oxide) 패턴으로 이루어진 일군에서 선택된 하나를 포함하는 메모리소자의 형성방법.
- 제 13 항에 있어서,상기 금속막은 티타늄막(Ti layer), 코발트막(Co layer), 텅스텐막(W layer), 니켈막(Ni layer), 및 탄탈룸막(Ta layer)으로 이루어진 일군에서 선택된 하나를 포함하되, 상기 금속 탄화막(metal carbide layer)은 티타늄탄화막(TiC layer), 코발트탄화막(CoC layer), 텅스텐탄화막(WC layer), 니켈탄화막(NiC layer), 및 탄탈룸탄화막(TaC layer)으로 이루어진 일군에서 선택된 하나인 메모리소자의 형성방법.
- 제 13 항에 있어서,상기 기판에 콘택 홀을 갖는 절연 구조물을 형성하는 것을 더 포함하되, 상기 금속막, 상기 탄소막, 및 상기 금속 탄화막(metal carbide layer)은 상기 콘택 홀 내에 형성된 메모리소자의 형성방법.
- 제 13 항에 있어서,상기 금속 탄화막에 전기적으로 접속된 스위칭 소자를 형성하는 것을 더 포함하는 메모리소자의 형성방법.
- 기판에 형성된 제 1 반도체 패턴 및 제 2 반도체 패턴을 갖는 다이오드;상기 제 2 반도체 패턴에 직접적으로 접촉된(directly contact) 금속 실리사이드 층(metal silicide layer);상기 금속 실리사이드 층(metal silicide layer)에 직접적으로 접촉된(directly contact) 금속 탄화 전극(metal carbide electrode); 및상기 금속 탄화 전극(metal carbide electrode) 상에 형성된 정보저장요소(data storage element)를 포함하는 반도체장치.
- 제 18 항에 있어서,상기 금속 실리사이드 층(metal silicide layer)은 티타늄실리사이드막(TiSi layer), 코발트실리사이드막(CoSi layer), 텅스텐실리사이드막(WSi layer), 니켈실리사이드막(NiSi layer), 및 탄탈룸실리사이드막(TaSi layer)으로 이루어진 일군에서 선택된 하나이고, 상기 금속 탄화 전극(metal carbide electrode)은 티타늄탄화막(TiC layer), 코발트탄화막(CoC layer), 텅스텐탄화막(WC layer), 니켈탄화 막(NiC layer), 및 탄탈룸탄화막(TaC layer)으로 이루어진 일군에서 선택된 하나인 반도체장치.
- 제 18 항에 있어서,상기 기판에 형성된 절연 구조물을 더 포함하되, 상기 절연 구조물은 콘택 홀을 구비하고, 상기 다이오드, 상기 금속 실리사이드 층(metal silicide layer) 및 상기 금속 탄화 전극(metal carbide electrode)은 상기 콘택 홀 내에 형성된 반도체장치.
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