CN104900671A - 相变化记忆体 - Google Patents
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Abstract
一种相变化记忆体，包含第一区域与第二区域。第一区域以第一方向排列，一第一记忆体单元置于第一区域内。第二区域以第二方向排列，一第二记忆体单元置于第二区域内。第一区域与第二区域有部分区域交错重叠。第一记忆体单元与第二记忆体单元分别包含两个互相并联的晶体管。第一方向与第二方向互相交错以形成一夹角，且夹角为约90度。如此一来，相变化记忆体具有较密的布局，因此在单位面积中，相变化记忆体能够容纳较多的记忆体单元。
Description
技术领域
本发明是有关于一种相变化记忆体。
背景技术
现今的计算机记忆体主要可分为非挥发性记忆体与挥发性记忆体两种。随着科技的发展，对于记忆体的要求也越来越高，例如高可靠度、高擦写次数、快速的储存速度以及大容量等特征皆已成为基本需求。其中，非挥发性记忆体例如包含磁性随机存取记忆体(Magnetic Random Access Memory)、铁电随机记忆体(Ferroelectric Random Access Memory)与相变化记忆体(Phase ChangeMemory)。
相变化记忆体可于“晶体相”与“非晶相”之间快速且可逆地产生相变，其晶体相的高电阻与非晶相的低电阻之间提供高度的辨识率，可表示储存于记忆体中的信息的不同值。然而随着电子元件的微小化，如何增加相变化记忆体的元件密度为业界主要欲解决的问题之一。
发明内容
本发明的一方面揭露一种相变化记忆体，包含第一区域与第二区域。第一区域以第一方向排列，一第一记忆体单元置于第一区域内。第二区域以第二方向排列，一第二记忆体单元置于第二区域内。第一区域与第二区域有部分区域交错重叠。第一记忆体单元与第二记忆体单元分别包含两个互相并联的晶体管。第一方向与第二方向互相交错以形成一夹角，且夹角为约90度。
本发明的另一方面揭露一种相变化记忆体，包含第一记忆体单元与第二记忆体单元。第一记忆体单元包含第一源极区域、第二源极区域与第一漏极区域。第一漏极区域置于第一源极区域与第二源极区域之间。第一源极区域、第一漏极区域与第二源极区域沿第一方向排列。第二记忆体单元包含第一源极区域、第三源极区域与第二漏极区域。第二漏极区域置于第一源极区域与第三源极区域之间。第一源极区域、第二漏极区域与第三源极区域沿第二方向排列。第一方向与第二方向互相交错。
在一或多个实施方式中，第一方向与第二方向相夹一夹角，且夹角为约90度。
在一或多个实施方式中，相变化记忆体还包含基板与井区。井区置于基板中。第一源极区域、第二源极区域、第三源极区域、第一漏极区域与第二漏极区域皆位于井区中，且井区于基板的垂直投影呈锯齿状。
在一或多个实施方式中，第一源极区域、第二源极区域与第三源极区域皆置于井区于基板的垂直投影的转折处。
在一或多个实施方式中，相变化记忆体还包含绝缘区，毗邻井区设置。绝缘区于基板的垂直投影呈锯齿状。
在一或多个实施方式中，第一记忆体单元还包含加热器与相变层。加热器置于第一漏极区域上方且与第一漏极区域电性连接。相变层置于加热器上方且与加热器电性连接。
在一或多个实施方式中，第一记忆体单元的数量为多个，每一第一漏极区域与相变层被相邻二的第一源极区域与相邻二的第二源极区域所围绕。
在一或多个实施方式中，加热器的材料为氮化钛(TiN)，相变层的材料为氮掺杂锗锑碲(nitrogen-doped Ge2Sb2Te5)。
在一或多个实施方式中，第一记忆体单元还包含多个栅极线，分别置于第一源极区域与第一漏极区域之间以及第二源极区域与第一漏极区域之间，据此第一记忆体单元是包含两个并联的晶体管。
上述实施方式的相变化记忆体较传统相变化记忆体具有较密的布局，也就是每一记忆体单元所具有的布局面积较传统相变化记忆体小，因此在单位面积中，相变化记忆体能够容纳较多的记忆体单元。
附图说明
图1为本发明一实施方式的相变化记忆体的上视图；
图2为传统相变化记忆体的上视图；
图3为沿图1的线段3-3的剖面图。
具体实施方式
以下将以附图揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些已知惯用的结构与元件在附图中将以简单示意的方式绘示。
图1为本发明一实施方式的相变化记忆体的上视图。如图所示，相变化记忆体包含第一区域R1与第二区域R2。第一区域R1以第一方向D1排列，第一记忆体单元M1置于第一区域R1内。第二区域R2以第二方向D2排列，第二记忆体单元M2置于第二区域R2内，第一区域R1与第二区域R2有部分区域交错重叠。每一记忆体单元(即第一记忆体单元M1、第二记忆体单元M2包含两个互为并联的晶体管，如图所示，一个栅极线(poly gate)152、154、156、158定义一个晶体管，每一记忆体单元包含了两个栅极线，例如第一记忆体单元M1包含栅极线152、154，第二记忆体单元M2包含栅极线156、158)。第一记忆体单元M1包含第一源极区域112、第二源极区域114与第一漏极区域122。第一漏极区域122置于第一源极区域112与第二源极区域114之间。第一源极区域112、第一漏极区域122与第二源极区域114沿第一方向D1排列，第一漏极区域122为第一记忆体单元M1的两个晶体管所共享。第二记忆体单元M2包含第一源极区域112、第三源极区域116与第二漏极区域124。第二漏极区域124置于第一源极区域112与第三源极区域116之间，第二漏极区域124为第一记忆体单元M2的两个晶体管所共享。第一源极区域112、第二漏极区域124与第三源极区域116沿第二方向D2排列。第一方向D1与第二方向D2互相交错。在本实施方式中，第一区域R1为第一记忆体单元M1所在的区域，而第二区域R2为第二记忆体单元M2所在的区域，然而在其他的实施方式中，第一区域R1可大于第一记忆体单元M1所在的区域，且/或第二区域R2可大于第二记忆体单元M2所在的区域，只要第一记忆体单元M1与第二记忆体单元M2分别置于第一区域R1与第二区域R2内即于本发明的范畴中。
在本实施方式中，相邻的记忆体单元共享一源极区域，以图1为例，第一记忆体单元M1与第二记忆体单元M2共享第一源极区域112，与另一记忆体单元(未标示)共享第二源极区域114。简言之，本实施方式的相变化记忆体较传统相变化记忆体具有较密的布局，也就是每一记忆体单元(在本实施方式中为第一记忆体单元M1与第二记忆体单元M2)所具有的布局面积较传统相变化记忆体小，因此在单位面积中，相变化记忆体能够容纳较多的记忆体单元。具体而言，请一并参照图2，其为传统相变化记忆体的上视图。在图2中，记忆体单元M1’与M2’沿相同方向延伸，在一实际的集成电路布局，依据一相同的布局设计规范(Layout design rule)的最紧密的布局之下，相邻二记忆体单元(以记忆体单元M1’与M2’为例)的总长度L’为约76单位，宽度W’为约17单位，因此每一记忆体单元M1’(M2’)的布局面积为：
L’*W’/2＝646单元。其中传统相变化记忆体包含交替排列的井区140’与绝缘区145’，井区140’与绝缘区145’皆为长条状。记忆体单元M1’与M2’皆位于井区140’上。井区140’可为掺杂区，而绝缘区145’可为浅沟渠隔离(shallow trench isolation,STI)。另外，传统相变化记忆体的栅极线150则横跨井区140’与绝缘区145’。请回到图1，在本实施方式中，第一记忆体单元M1与第二记忆体单元M2沿不同方向延伸，即第一方向D1与第二方向D2互相交错。在一实际的集成电路布局，与上述传统布局的相同布局设计规范(Layout design rule)的最紧密的布局的下，每一记忆体单元(以第一记忆体单元M1为例)的长度L为约50单位，宽度W为约18单位。另外因每一记忆体单元皆与(左右)相邻的记忆体单元共享源极区域，因此每一记忆体单元在扣掉共享源极区域面积后的布局面积为：
L*W-L*L＝576单元，其布局面积较传统相变化记忆体的布局面积减少约89％，因此可证明本实施方式的相变化记忆体具有较密集的布局。
在图1中，第一方向D1与第二方向D2互相交错以相夹一夹角θ1，且夹角θ1为约90度。换言之，第一方向D1与第二方向D2实质垂直。然而在其他的实施方式中，夹角θ1可不为90度，例如为120度。基本上，只要夹角θ1不为0度或180度，亦即第一方向D1与第二方向D2互相交错即可较传统相变化记忆体具有较密集的布局，因此皆在本发明的范畴中。
接着请一并参照图1与图3，其中图3为沿图1的线段3-3的剖面图。在本实施方式中，相变化记忆体还包含基板130与井区140，井区140置于基板130中。第一源极区域112、第二源极区域114、第三源极区域116、第一漏极区域122与第二漏极区域124皆位于井区140中，且井区140于基板130的垂直投影呈锯齿状，如图1所示。在本文的“垂直”是指自剖面视角(图3的视角)观看时的垂直方向。而从图1来看，第一源极区域112、第二源极区域114与第三源极区域116皆置于井区140于基板130的垂直投影的转折处。亦即，共享同一源极区域的相邻二记忆体单元的延伸方向(例如第一方向D1与第二方向D2)不同。在本实施方式中，井区140、第一源极区域112、第二源极区域114、第三源极区域116、第一漏极区域122与第二漏极区域124可为制作于基板130中的掺杂区，通过在基板130中掺杂掺杂物(dopants)而形成，其中掺杂物可为N型或P型掺杂物，视实际需求而定。
在本实施方式中，第一记忆体单元M1的栅极线152、154分别置于第一源极区域112与第一漏极区域122之间以及第二源极区域114与第一漏极区域122之间。栅极线152、第一源极区域112与第一漏极区域122可形成一晶体管结构，而栅极线154、第二源极区域114与第一漏极区域122可形成另一晶体管结构，因此第一记忆体单元M1具有二晶体管，且成并联结构，亦即第一源极区域112与第二源极区域114共享第一漏极区域122，第一源极区域112与第二源极区域114最后分别经由贯穿结构188/188’、186/186’，外接至共同一处(如接地点或一电压端点)。在此种结构下，第一漏极区域122能够容许较大的电流通过，有助于提高第一记忆体单元M1的工作电流。另外，栅极线152、154可通过字符线(word lines)(未绘示)而连接至外部电路。
另一方面，第二记忆体单元M2的栅极线156、158分别置于第一源极区域112与第二漏极区域124之间以及第三源极区域116与第二漏极区域124之间。栅极线156、第一源极区域112与第二漏极区域124可形成一晶体管结构，而栅极线158、第三源极区域116与第二漏极区域124可形成另一晶体管结构，因此第二记忆体单元M2亦具有二晶体管，且成并联结构，亦即第一源极区域112与第三源极区域116共享第二漏极区域124。第一源极区域112与第三源极区域116最后分别经由贯穿结构186/186’、189/189’，外接至共同一处(如接地点或一电压端点)。在此种结构下，第二漏极区域124能够容许较大的电流通过，有助于提高第二记忆体单元M2的工作电流。另外，栅极线156、158可通过字符线(word lines)(未绘示)而连接至外部电路。
在本实施方式中，第一记忆体单元M1还包含加热器162、相变层172与上电极173，其中为了清楚起见，于图1的相变层172以虚线标示。加热器162置于第一漏极区域122上方且与第一漏极区域122电性连接。相变层172置于加热器162上方且与加热器162电性连接，相变层172上方与上电极173电性连接。具体而言，在图3中，一介电层192置于基板130上且覆盖基板130上的结构(即第一源极区域112、第二源极区域114、第三源极区域116、第一漏极区域122与第二漏极区域124、井区140与栅极线152、154、156与158)。另一介电层194则置于介电层192上。加热器162、相变层172与上电极173置于介电层192上并置于介电层194中。贯穿结构182与下电极182b置于介电层192中并连接第一漏极区域122与加热器162。具体而言，贯穿结构182置于下电极182b与第一漏极区域122之间，而下电极182b置于贯穿结构182与加热器162之间。加热器162可为电阻式加热器，当电流流至加热器162时，加热器162会产生热，其能够加热相变层172，使得相变层172产生相变。通过相变层172的相变与否，其电阻值会随着改变，即能储存不同的信息。因此，本实施方式的第一记忆体单元M1为二晶体管一电阻(2-transistors-1-resistance,2t1r)结构。
另外，第二记忆体单元M2亦还包含加热器164、相变层174与上电极175，其中为了清楚起见，于图1的相变层174以虚线标示。加热器164置于第二漏极区域124上方且与第二漏极区域124电性连接。相变层174置于加热器164上方且与加热器164电性连接，相变层174上方与上电极175电性连接。加热器164、相变层174与上电极175置于介电层192上并置于介电层194中。贯穿结构184与下电极184b置于介电层192中并连接第二漏极区域124与加热器164。具体而言，贯穿结构184置于下电极184b与第二漏极区域124之间，而下电极184b置于贯穿结构184与加热器164之间。至于加热器164、相变层174与上电极175的作用因与加热器162、相变层172与上电极173相同，因此便不再赘述。在一些实施方式中，上电极173、175、加热器162、164与下电极182b、184b的材料包含钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、氮化铝钛(TiAlN)、氮化铝钽(TaAlN)，相变层172、174材料包含锗锑碲(Ge2Sb2Te5、Ge3Sb6Te5,GST)、氮掺杂锗锑碲(nitrogen-doped Ge2Sb2Te5)、碲化锑(Sb2Te)、锗化锑(GeSb)或铟掺杂碲化锑(In-doped Sb2Te)。在一些实施方式中，加热器162、164与下电极182b、184b可具有相同材料，亦可具有不同的材料。
在一些实施方式中，相变化记忆体还包含贯穿结构186、188与189以及阻障层(barrier layer)186b、188b与189b，置于介电层192中并分别连接第一源极区域112、第二源极区域114与第三源极区域116。具体而言，贯穿结构186置于阻障层186b与第一源极区域112之间，贯穿结构188置于阻障层188b与第二源极区域114之间，贯穿结构189置于阻障层189b与第三源极区域116之间。另外，相变化记忆体还包含介电层196，置于介电层194上。贯穿结构182’、184’、186’、188’与189’置于介电层196中，并分别连接上电极173、175、阻障层186b、188b与189b，用以作为第一记忆体单元M1、第二记忆体单元M2与外界电路的连接结构。在一些实施方式中，阻障层186b、188b、189b与下电极182b、184b可具有相同材料，并于相同制程步骤中制成。
接着请回到图1。在本实施方式中，相变化记忆体还包含绝缘区145，毗邻井区140设置。绝缘区145于基板130的垂直投影呈锯齿状。具体而言，绝缘区145与井区140交替排列，提供井区140之间的绝缘。绝缘区145可为浅沟渠隔离(shallow trench isolation,STI)，然而本发明不以此为限。
在本实施方式中，第一记忆体单元M1的数量为多个。每一第一漏极区域122与相变层172被相邻二的第一源极区域112与相邻二的第二源极区域114所围绕。具体而言，相邻二的第一源极区域112与相邻二的第二源极区域114的连线形成一封闭区域A，而第一漏极区域122与相变层172皆落于封闭区域A中。虽然图1的相变层172的垂直投影为平行四边形，但本发明不以此为限。基本上，只要相变层172落于封闭区域A中，其形状与尺寸可视实际需求而调整。
另外，第二记忆体单元M2的数量亦可为多个。每一第二漏极区域124与相变层174被相邻二的第一源极区域112与相邻二的第三源极区域116所围绕。相邻二的第一源极区域112与相邻二的第三源极区域116的连线形成一封闭区域B，而第二漏极区域124与相变层174皆落于封闭区域B中。同样的，只要相变层174落于封闭区域B中，其形状与尺寸可视实际需求而调整。
虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。
Claims (10)
1.一种相变化记忆体，其特征在于，包含：
一第一区域，以一第一方向排列，一第一记忆体单元置于该第一区域内，该第一记忆体单元包含两个互相并联的晶体管；以及
一第二区域，以一第二方向排列，一第二记忆体单元置于该第二区域内，该第二记忆体单元包含两个互相并联的晶体管；
该第一区域与该第二区域有部分区域重叠；
该第一方向与该第二方向互相交错以形成一夹角，且该夹角为约90度。
2.一种相变化记忆体，其特征在于，包含：
一第一记忆体单元，包含：一第一源极区域与一第二源极区域；以及一第一漏极区域，置于该第一源极区域与该第二源极区域之间，该第一源极区域、该第一漏极区域与该第二源极区域沿该第一方向排列；以及
一第二记忆体单元，包含：该第一源极区域与一第三源极区域；以及一第二漏极区域，置于该第一源极区域与该第三源极区域之间，该第一源极区域、该第二漏极区域与该第三源极区域沿该第二方向排列，该第一方向与该第二方向互相交错。
3.根据权利要求2的相变化记忆体，其特征在于，该第一方向与该第二方向相夹一夹角，且该夹角为约90度。
4.根据权利要求2的相变化记忆体，其特征在于，还包含：
一基板；以及
一井区，置于该基板中，其中该第一源极区域、该第二源极区域、该第三源极区域、该第一漏极区域与该第二漏极区域皆位于该井区中，且该井区于该基板的垂直投影呈锯齿状。
5.根据权利要求4的相变化记忆体，其特征在于，该第一源极区域、该第二源极区域与该第三源极区域皆置于该井区于该基板的该垂直投影的转折处。
6.根据权利要求4的相变化记忆体，其特征在于，还包含：
一绝缘区，毗邻该井区设置，该绝缘区于该基板的垂直投影呈锯齿状。
7.根据权利要求2的相变化记忆体，其特征在于，该第一记忆体单元还包含：
一加热器，置于该第一漏极区域上方且与该第一漏极区域电性连接；以及
一相变层，置于该加热器上方且与该加热器电性连接。
8.根据权利要求7的相变化记忆体，其特征在于，该第一记忆体单元的数量为多个，每一所述第一漏极区域与该相变层被相邻二的所述第一源极区域与相邻二的所述第二源极区域所围绕。
9.根据权利要求7的相变化记忆体，其特征在于，该加热器的材料为氮化钛，该相变层的材料为氮掺杂锗锑碲。
10.根据权利要求2的相变化记忆体，其特征在于，该第一记忆体单元还包含多个栅极线，分别置于该第一源极区域与该第一漏极区域之间以及该第二源极区域与该第一漏极区域之间；据此该第一记忆体单元是包含两个并联的晶体管。
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2015
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20170627 Address after: No. 188 East Huaihe Road, Huaiyin District, Jiangsu, Huaian Applicant after: Jiangsu times all core storage technology Co., Ltd. Applicant after: Jiangsu times core semiconductor Co., Ltd. Applicant after: The British Vigin Islands manufacturer epoch Quan Xin Science and Technology Ltd. Address before: 315195 Zhejiang city of Ningbo province Yinzhou Industrial Park (New Yinzhou District Jiang Shan Zhen Zhang Yu Cun) Applicant before: Ningbo epoch Quan Xin Science and Technology Ltd. Applicant before: The British Vigin Islands manufacturer epoch Quan Xin Science and Technology Ltd. |
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| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20150909 |