CN101064331A - 利用自对准工艺制造的相变存储器 - Google Patents

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Abstract

一种存储器，其包括：按行和列设置形成阵列的晶体管；跨过所述阵列按列设置的第一导线和跨过所述阵列的按行设置的被介电材料密封的第二导线。每个第二导线都与每一行的晶体管的源极—漏极路径的一侧相连。该存储器包括在所述第二导线之间、与第一导线接触并且与所述第一导线自对准的相变元件。每个相变元件都与晶体管的源极—漏极路径的另一侧相连。

Description

利用自对准工艺制造的相变存储器
技术领域
本发明涉及相变存储器，尤其涉及利用自对准工艺制造的相变存储器。
背景技术
相关申请的交叉引用
本申请涉及标题为“利用自对准方法制造的相变存储器”、代理人案卷号I331.296.101、序列号为##/###,###的美国专利申请以及标题为“利用自对准方法制造的相变存储器”、代理人案卷号I331.297.101的、序列号为##/###,###的美国专利申请，它们与本申请均在同一天提交，并且在这里被结合用作参考。
非易失性存储器的一种类型是电阻性存储器。电阻性存储器利用存储元件的电阻值来储存一位或多位的数据。例如，被编程为具有高阻值的存储元件可以表示逻辑“1”数据位值，并且被编程为具有低阻值的存储元件可以表示逻辑“0”数据位值。通过给所述存储元件施加电压脉冲或者电流脉冲来电切换存储元件的电阻值。一种类型的电阻性存储器是相变存储器。相变存储器使用将相变材料用于电阻性存储元件。
相变存储器取决于显示出至少两种不同状态的相变材料。相变材料可以用在存储单元中来储存数据位。相变材料的状态可以被称作非晶态和晶态。这些状态之所以可以被区分，是因为所述非晶态通常显示出比所述晶态更高的电阻率。一般，所述非晶态包括更无序的原子结构，而所述晶态包括更有序晶格。一些相变材料显示出超过一个晶态，例如立方面心(FCC)状态和六方密行(HCP)状态。这两种晶态具有不同的电阻率，并且可以用来储存数据位。
在所述相变材料中的相变可以可逆感应。这样，所述存储器可以响应于温度的变化从所述非晶态改变为晶态以及从晶态改变为非晶态。相变材料的温度的变化可以通过各种方式实现。例如，可以将激光直接射到所述相变材料上，电流可以通过所述相变材料，或者电流可以馈通靠近所述相变材料的电阻加热器。在其中的一些方法中，可以控制所述相变材料的加热从而可以控制所述相变材料中的相变。
可以利用所述相变材料的存储状态，对包括具有多个存储单元的存储器阵列的相变存储器编程以便存储数据，其中多个存储单元由相变材料制成。在相变存储器装置中读和写数据的一种方法是控制施加给所述相变材料的电流和/或电压脉冲。电流和/或电压的电平通常对应于每个存储单元中的相变材料中感应的温度。
对于数据存储应用，减小物理存储单元尺寸是人们不懈追求的目标。减小物理存储单元尺寸则增加存储器的存储密度并且减小存储器的成本。为了减小物理存储单元尺寸，则应当易于对所述存储单元的布局进行光刻。此外，由于存储单元中的金属和有源材料之间的层间电阻对于小区域而言对总电阻贡献相当大，因此界面面积应当被很好的控制。最终，所述存储单元布局应当具有机械稳定性，从而改进化学机械平坦化(CMP)工艺窗口，进而获得更高的产量。
基于这些和其它的原因，需要本发明。
发明内容
本发明的一个实施例提供了一种存储器。该存储器包括提供阵列的成行和成列的晶体管，跨过该阵列的成列的第一导电线，以及跨过该阵列的、成行的、由介电材料密封的第二导电线。每个第二导电线都与每一行的晶体管的源极-漏极路径的一侧耦合。所述存储器包括在所述第二导电线之间、与所述第一导电线接触并且与所述第一导电线自对准的相变元件。每个相变元件都耦合到晶体管的所述源极-漏极路径的另一侧。
附图说明
附图用来对本发明进行进一步的理解，被结合并且组成说明书的一部分。附图示出了本发明的实施例，并且与说明书一起用来解释本发明的原理。参考所附的详细描述可以更好地理解本发明的其它实施例和本发明的一些优点。附图的元件没有必要彼此成比例。相同的参考表示相应的类似的部件。
图1是示出相变存储单元阵列的一个实施例的视图。
图2A示出了相变存储单元阵列的一个实施例的截面图。
图2B示出了图2A中示出的相变存储单元阵列的垂直截面图。
图2C示出了图2A中示出的相变存储单元阵列的顶视图。
图3A示出了预先经过加工的晶片的一个实施例的截面图。
图3B示出了图3A中示出的预先经过加工的晶片的垂直截面图。
图3C示出了图3A中示出的预先经过加工的晶片的顶视图。
图4示出了预先经过加工的晶片、导电材料层和第一介电材料层的一个实施例的截面图。
图5示出了蚀刻之后，预先经过加工的晶片、接地线、第一介电材料层的一个实施例的截面图。
图6示出了预先经过加工的晶片、接地线、第一介电材料层和第二介电材料层的一个实施例的截面图。
图7示出了蚀刻之后，预先经过加工的晶片、接地线、第一介电材料层和侧壁隔离物的一个实施例的截面图。
图8A示出了预先经过加工的晶片、被密封的接地线、相变材料层和电极材料层的一个实施例的截面图。
图8B示出了图8A中示出的晶片的垂直截面图。
图9A示出了蚀刻之后，预先经过加工的晶片、被密封的接地线、相变材料层和位线的一个实施例的截面图。
图9B示出了图9A中示出的晶片的垂直截面图。
图9C示出了图9A中示出的晶片的顶视图。
图10A示出了预先经过加工的晶片的一个实施例的截面图。
图10B示出了图10A中示出的预先经过加工的垂直截面图。
图10C示出了图10A中示出的预先经过加工的晶片的顶视图。
图11示出了预先经过加工的晶片、导电材料层和第一介电材料层的一个实施例的截面图。
图12示出了蚀刻之后，预先经过加工的晶片、接地线和第一介电材料层的一个实施例的截面图。
图13示出了预先经过加工的晶片、接地线、第一介电材料层和第二介电材料层的一个实施例的截面图。
图14示出了蚀刻之后，预先经过加工的晶片、接地线、第一介电材料层和侧壁隔离物的一个实施例的截面图。
图15A示出了预先经过加工的晶片、被密封的接地线和介电材料层的一个实施例的截面图。
图15B示出了图15A所示的晶片的垂直截面图。
图16A示出了预先经过加工的晶片、被密封的接地线、介电材料层和相变材料层的一个实施例的截面图。
图16B示出了图16A中示出的晶片的垂直截面图。
图17A示出了预先经过加工的晶片、被密封的接地线、相变材料层和位线的一个实施例的截面图。
图17B示出了图17A中示出的晶片的垂直截面图。
图17C示出了图17A中示出的晶片的顶视图。
具体实施方式
在下面详细的描述中，参照形成说明书一部分的附图，并且附图通过说明可实施本发明的具体实施例的方式示出。在这方面，方向术语，例如“顶部”、“底部”、“前部”、“后部”、“前沿”、“后沿”等等作为所描述的附图的取向的参考。由于本发明的实施例的元件可以位于多个不同的方向，因此方向术语用于说明而不是进行限制。应当理解，可以使用其它的实施例，并且可以不脱离本发明的范围而对结构或逻辑进行改变。因此，下面详细的描述并不用于进行限制，并且本发明的范围由所附权利要求进行限定。
图1是示出相变存储单元100的阵列的一个实施例的视图。利用线光刻(linelithography)和自对准方法来制造存储器阵列100，从而使关键的光刻步骤最少。此外，金属和活性料之间的层间电阻是不敏感的，并且通过使界面面积最大化，寄生电阻被最小化。存储器阵列100完全没有被隔离的小图案，使得化学机械平坦化(CMP)工艺窗口得到改进，并且机械稳定性也被改进。
存储器阵列100包括多个相变存储单元104a-104d(共同被称为相变存储单元104)、多条位线(BL)112a-112b(共同被称为位线112)、多条字线(WL)110a-110b(共同被称为字线110)，以及多个接地线(GL)114a-114b(共同被称为接地线114)。
根据这里所使用的，术语“电耦合”不表示所述元件必须直接连接在一起，并且可以在所述“电耦合的”元件之间设置居间元件。
每个相变存储单元104都电耦合到字线110、位线112，和接地线114。例如，相变存储单元104a电耦合到位线112a、字线110a，以及接地线114a，并且相变存储单元104b电耦合到位线112a、字线110b以及接地线114b。相变存储单元104c电耦合到位线112b、字线110a以及接地线114a，并且相变存储单元104d电耦合到位线112b、字线110b、以及接地线114b。
每个相变存储单元104都包括相变元件106和晶体管108。虽然在所示出的实施例中，晶体管108是场效应晶体管(FET)，但是在其它的实施例中，晶体管108可以是另一种合适的器件，例如双极晶体管或3D晶体管结构。相变存储单元104a包括相变元件106a和晶体管108a。相变元件106a的一侧电耦合到位线112a，相变元件106a的另一侧电耦合到晶体管108a的源极-漏极路径的一侧。晶体管108a的源极-漏极路径的另一侧电耦合到接地线114a。晶体管108a的栅极电耦合到字线110a。相变存储单元104b包括相变元件106b和晶体管108b。相变元件106b的一侧电耦合到位线112a，相变元件106b的另一侧电耦合到晶体管108b的源极-漏极路径的一侧。晶体管108b的源极-漏极路径的另一侧电耦合到接地线114b。晶体管108b的栅极电耦合到字线110b。
相变存储单元104c包括相变元件106c和晶体管108c。相变元件106c的一侧电耦合到位线112b，相变元件106c的另一侧电耦合到晶体管108c的源极-漏极路径的一侧。晶体管108c的源极-漏极路径的另一侧电耦合到接地线114a。晶体管108c的栅极电耦合到字线110a。相变存储单元104d包括相变元件106d和晶体管108d。相变元件106d的一侧电耦合到位线112b，相变元件106d的另一侧电耦合到晶体管108d的源极-漏极路径的一侧。晶体管108d的源极-漏极路径的另一侧电耦合到接地线114b。晶体管108d的栅极电耦合到字线110b。
在另一个实施例中，每个相变元件106都电耦合到接地线114，并且每个晶体管108都电耦合到位线112。例如，对于相变存储单元104a，相变元件106a的一侧电耦合到接地线114a。相变元件106a的另一侧电耦合到晶体管108a的源极-漏极路径的一侧。晶体管108a的源极-漏极路径的另一侧电耦合到位线112a。通常，所述接地线114的电位都比所述位线112低。
根据本发明，每个相变元件106都包括可以由多种材料制成的相变材料。通常，包含一种或多种元素周期表中VI元素的硫族化物合金可用作这种材料。在一个实施例中，相变元件106的相变材料由硫族化物化合物材料制成，例如GeSbTe、SbTe、GeTe或者AgInSbTe。在另一个实施例中，所述相变材料不含硫族元素，例如GeSb、GaSb、InSb或者GeGaInSb。在其它实施例中，所述相变材料由任意合适的材料制成，这些材料包括元素Ge、Sb、Te、Ga、As、In、Se和S中的一种或一种以上。
在相变存储单元104a的设置操作过程中，选择性使能设定电流或电压脉冲，并且将其通过位线112a传送到相变元件106a，从而将相变元件106a加热到其结晶温度以上(但是通常在它熔化温度以下)，其中选择字线110a以激活晶体管108a。通过这种方式，相变元件106a在该设置操作期间达到它的晶态。在相变存储单元104a的复位操作中，选择性将复位电流或电压脉冲使能到位线112a，并且将其传送到相变材料元件106a。所述复位电流或电压快速地将相变元件106a加热到它的熔化温度以上。在所述电流或电压脉冲被关断之后，所述相变元件106a快速淬火冷却到非晶态。利用类似的电流或电压脉冲，与相变存储单元104a类似地设置和复位存储器阵列100中的相变存储单元104b-104d和其它的相变存储单元104。
图2A示出了相变存储单元200的阵列的一个实施例的截面图。图2B示出了图2A中示出的相变存储单元200的阵列的垂直截面图。图2C示出了图2A中示出的相变存储单元200的阵列的顶视图。在一个实施例中，相变存储单元100的阵列与相变存储单元200的阵列类似。相变存储单元200的阵列包括衬底212、晶体管108、字线110、第一接触206、第二接触208、接地线114，介电材料210、216和230，浅沟槽隔离(STI)214，中间层电介质(ILD)215，相变材料107，以及位线112。金属布线(未示出)紧随位线层之后。
用于选择相变材料107中的存储位置105的晶体管108按行和列形成在衬底212中。晶体管108的栅极电耦合到字线110。介电材料210沉积在晶体管108和字线110上方。第一接触206将每个晶体管108的源极-漏极路径的一侧电耦合到接地线114。第二接触208将每个晶体管108的源极-漏极路径的另一侧电耦合到存储位置105，存储位置105是相变材料107的一部分。每条相变材料107都电耦合到位线112。位线112垂直于字线110和接地线114。介电材料230使第一接触206上方的接地线114绝缘。介电材料216将使相邻的位线112和相变材料107的条彼此绝缘。STI214使相邻的晶体管108彼此绝缘，并且ILD215使相邻的第二接触208彼此绝缘。
包括存储位置105的相变材料107的条与位线112自对准。该自对准使得制造相变存储单元200的阵列的关键光刻步骤最少。此外，由于该z自对准，在第二接触208和相变材料107之间的以及在相变材料107和位线112之间的层间电阻对于覆盖是不敏感的(overlay insensitive)，并且寄生电阻被最小化。
在一个实施例中，对于双栅存储单元，相变存储单元200的阵列可缩放至8F2，其中“F”是最小特征尺寸，或者对于单栅存储单元，可缩放至6F2。在单栅极存储单元的实施例中，在每两个相邻的存储单元之间的晶体管108的有源栅极被绝缘栅极替代(也就是，晶体管不用作为开关；而总是被关闭)，并且虚接地线(dummy ground line)形成在该绝缘栅上方，从而将相邻的存储单元分开。参考以下的附图3A-9C来描述和示出用于制造相变存储单元200的阵列的方法的第一实施例。参考图10A-17C来描述和示出用于制造相变存储单元200的阵列的方法的第二实施例。
图3A示出了预先经过加工的晶片218的一个实施例的截面图。图3B示出了图3A中示出的预先经过加工的晶片218的垂直横截面图。图3C示出了图3A中示出的预先经过加工的晶片218的顶视图。预先经过加工的晶片218包括衬底212、晶体管108、字线110、第一接触206、第二接触208、STI214、ILD215，以及介电材料210。
晶体管108按行和列形成在衬底212中。晶体管108的栅极电耦合到字线110。介电材料210沉积在晶体管108和字线110上方。第一接触206电耦合到每个晶体管108的源极-漏极路径的一侧。第二接触208电耦合到每个晶体管108的所述源极-漏极路径的另一侧。STI214将晶体管108与相邻的晶体管108绝缘，并且ILD215将第二接触208与相邻的第二接触208绝缘。
第一接触206和第二接触208是接触栓，例如W栓、Cu栓、或其它合适的导电材料栓。字线110包括掺杂的多晶Si(poly-silicon)、W、TiN，NiSi、CoSi、TiSi、WSix或另外的合适的材料。介电材料210包括SiN或其它合适的材料，这些材料使得能够为第一接触206和第二接触208实现无边界接触成形工艺。STI214和ILD 215包括SiO2、氟化石英玻璃(FSG)、硼-磷硅酸盐玻璃(BPSG)、硼-硅酸盐玻璃(BSG)、或者其它合适的介电材料。字线110垂直于STI214和ILD215。
图4示出了预先经过加工的晶片218、导电材料层114a和第一介电材料层230a的一个实施例的截面图。导电材料，例如W、A1、Cu或其它合适的导电材料沉积在预先经过加工的晶片218上方，从而提供导电材料层114a。利用化学气相沉积法(CVD)、原子层沉积法(ALD)、金属有机物化学气相沉积法(MOCVD)、等离子体气相沉积法(PVD)、喷射气相沉积法(JVP)、或其它合适的沉积方法来沉积导电材料层114a。
介电材料，例如SiN或其它合适的介电材料沉积在导电材料层114a上方，从而提供第一介电材料层230a。利用CVD、ALD、MOCVD、PVD、JVP、高密度等离子体法(HDP)、或其它合适沉积方法来沉积第一介电材料层230a。
图5示出了在蚀刻第一介电材料层230a和导电材料层114a之后，预先经过加工的晶片218、接地线114、和第一介电材料层230b的一个实施例的截面图。第一介电材料层230a和导电材料层114a被蚀刻，从而提供第一介电材料层230b和接地线114，并且形成沟槽220。线光刻术用来图形化沟槽220，使其具有暴露第二接触208的宽度221。所述线光刻术不需要精确地以第二接触208为中心，只要第二接触208被暴露即可。通过这种方式，对于所述线光刻术的要求不是那么严格，但是可以获得所希望的存储单元尺寸。
图6示出了预先经过加工的晶片218、接地线114、第一介电材料层230b，和第二介电材料层230c的一个实施例的截面图。介电材料，例如SiN或其它合适的介电材料共形地沉积在第一介电材料层230b、接地线114和预先经过加工的晶片218的暴露部分上，从而提供第二介电材料层230c。利用CVD、AID、MOCVD、PVD、JVP、HDP或其它合适的沉积方法沉积第二介电材料层230c。
图7示出了在蚀刻第二介电材料层230c之后，预先经过加工的晶片218、接地线114、第一介电材料层230b和侧壁隔离物230d的一个实施例的截面图。利用隔离物蚀刻(spacer etch)来蚀刻第二介电材料层230c从而形成侧壁隔离物230d，并且暴露第二接触208。第一介电材料层230b和侧壁隔离物230d一同被称为介电材料230。
图8A示出了预先经过加工的晶片218、被介电材料230密封的接地线114、相变材料107a、和电极材料层113a的一个实施例的截面图。图8B示出了图8A中示出的晶片的垂直截面图。相变材料，例如硫族化物化合物材料或其它合适的相变材料，沉积在介电材料230和预先经过加工的晶片218的暴露部分上，从而提供相变材料层107a。利用CVD、ALD、MOCVD、PVD、JVP或其它合适的沉积技术来沉积相变材料层107a。在一个实施例中，相变材料层107a被平坦化，从而暴露介电材料230。
电极材料，例如TiN、TaN、W、Al、Cu、TiSiN、TaSiN、或其它合适的电极材料，沉积在相变材料层107a上，从而提供电极材料层113a。利用CVD、ALD、MOCVD、PVD、JVP或其它合适的沉积技术来沉积电极材料层113a。
图9A示出了蚀刻电极材料层113a和相变材料层107a之后，预先经过加工的晶片218、被介电材料230密封的接地线114、相变材料层107和位线112的一个实施例的截面图。图9B示出了图9A中示出的晶片的垂直截面图，并且图9C示出了图9A中示出的晶片的顶视图。电极材料层113a和相变材料层107a被蚀刻，从而提供位线112和相变材料层107，并且该相变材料层107与位线112自对准。在相变材料层107被平坦化从而暴露介电材料230的实施例中，电极材料层113a和相变材料层107a被蚀刻，从而提供位线112和与位线112自对准的相变元件106。
在一个实施例中，相变材料层107可以选择被底切(undercut)蚀刻。线光刻术被用来图形化垂直于沟槽220的位线112和相变材料107的条，以使得相变材料107中的每个存储位置105都与第二接触208接触。所述线光刻术不需要精确地以第二接触208为中心，只要相变材料107中的每个存储位置105的底部都与第二接触208接触即可。通过这种方式，对于所述线光刻术的要求不是那么严格，但是可以获得所希望的存储单元尺寸。
介电材料，例如SiO2、FSG、BPSG、BSG或其它合适的介电材料，沉积在位线112、相变材料层107、介电材料层230和预先经过加工的晶片218的暴露部分上。所述介电材料层利用CVD、ALD、MOCVD、PVD、JVP、HDP或其它合适的沉积技术沉积。所述介电材料层被平坦化，从而暴露位线112，并且提供介电材料层216。所述介电材料层利用CMP或另一种合适的平坦化技术被平坦化，从而提供图2A-2C中示出的相变存储单元200a的阵列。
图10A示出了预先经过加工的晶片218的一个实施例的截面图。图10B示出了图10A中示出的预先经过加工的晶片218的垂直截面图。图10C示出了图10A中示出的预先经过加工的晶片218的顶视图。预先经过加工的晶片218包括衬底212、晶体管108、字线110、第一接触206、第二接触208、STI214、ILD215和介电材料210。
晶体管108按行和列形成在衬底212中。晶体管108的栅极电耦合到字线110。介电材料210沉积在晶体管108和字线110上。第一接触206电耦合到每个晶体管108的源极-漏极路径的一侧。第二接触208电耦合到每个晶体管108的所述源极-漏极路径的另一侧。STI214将晶体管108与相邻的晶体管108绝缘，并且ILD215使接触208与相邻的第二接触208绝缘。
第一接触206和第二接触208是接触栓，例如W栓、Cu栓、或其它合适的导电材料栓。字线110包括掺杂的多晶Si、W、TiN、NiSi、CoSi、TiSi、WSix或另一种合适的材料。介电材料210包括SiN或其它合适的材料，这些材料使得能够为第一接触206和第二接触208实现无边界接触形成工艺。STI214和ILD215包括SiO2、FSG、BPSG、BSG或其它合适的介电材料。字线110垂直于STI214和ILD215。
图11示出了预先经过加工的晶片218、导电材料层114a和第一介电材料层230a的一个实施例的截面图。导电材料，例如W、A1、Cu或其它合适的导电材料，沉积在预先经过加工的晶片218上，从而提供导电材料层114a。导电材料层114a利用CVD、ALD、MOCVD、PVD、JVP或其它合适的沉积技术沉积。
介电材料，例如SiN或其它合适的介电材料，沉积在导电材料层114a上，从而提供第一介电材料层230a。第一介电材料层230a利用CVD、ALD、MOCVD、PVD、JVP、HDP或其它合适的沉积技术沉积。
图12示出了在蚀刻第一介电材料层230a和导电材料层114a之后，预先经过加工的晶片218、接地线114和第一介电材料层230b的一个实施例的截面图。第一介电材料层230a和导电材料层114a被蚀刻，从而提供第一介电材料层230b和接地线114，并且形成沟槽220。线光刻术被用来图形化具有宽度221的沟槽220，从而暴露第二接触208。所述线光刻术不需要精确地以第二接触208为中心，只要第二接触208被暴露即可。通过这种方式，对于所述线光刻术的要求不是那么严格，但是可以获得所希望的存储单元尺寸。
图13示出了预先经过加工的晶片218、接地线114、第一介电材料层230b和第二介电材料层230c的一个实施例的截面图。例如SiN或其它合适的介电材料的介电材料共形地沉积在第一介电材料层230b、接地线114和预先经过加工的晶片218的暴露部分上，从而提供第二介电材料层230c。第二介电材料层230c利用CVD、ALD、MOCVD、PVD、JVP、HDP或其它合适的沉积技术被沉积。
图14示出了蚀刻第二介电材料层230c之后，预先经过加工的晶片218、接地线114、第一介电材料层230b和侧壁隔离物230d的一个实施例的截面图。第二介电材料层230c利用隔离物蚀刻来进行蚀刻，从而形成侧壁隔离物230d，并且暴露第二接触208。第一介电材料层230b和侧壁隔离物230d一同被称为介电材料230。
图15A示出了预先经过加工的晶片218、由介电材料230密封的接地线114以及介电材料层216a的一个实施例的截面图。图15B示出了图15A中示出的晶片的垂直截面图。介电材料，例如SiO2、FSG、BPSG、BSG或其它合适的介电材料，沉积在介电材料230和预先经过加工的晶片218的暴露部分上，从而提供介电材料层216a。介电材料层216a利用CVD、ALD、MOCVD、PVD、JVP、HDP或其它合适的沉积技术被沉积。
图16A示出预先经过加工的晶片218、由介电材料230密封的接地线114、介电材料层216和相变材料层107a的一个实施例的截面图。图16B示出了图16A中示出的晶片的垂直截面图。介电材料层216a被蚀刻从而提供介电材料层216。线光刻术用来图形化垂直于沟槽220的沟槽，以使得第二接触208和部分介电材料230被暴露。所述线性光刻术不需要精确地以第二接触208为中心，只要第二接触208被暴露即可。通过这种方式，对于所述线光刻术的要求不是那么严格，但是可以获得所希望的存储单元尺寸。
相变材料，例如硫族化物化合材料或其它合适相变材料，沉积在介电材料层216、介电材料230和预先经过加工的晶片218的暴露部分上，从而提供相变材料层。所述相变材料层利用CVD、ALD、MOCVD、PVD、JVP、HDP或其它合适的沉积技术被沉积。所述相变材料层被平坦化从而暴露介电材料层216，进而提供相变材料层107a。所述相变材料层利用CMP或另一种合适的平面化技术被平坦化。
图17A示出了预先经过加工的晶片218、被介电材料230密封的接地线114、相变材料层107、和位线112的一个实施例的截面图。图17B示出了图17A中示出的晶片的垂直截面图，并且图17C示出了图17A中示出的晶片的顶视图。相变材料层107a被凹陷蚀刻(recess etch)从而提供相变材料层107。电极材料，例如TiN、TaN、W、Al、Cu、TiSiN、TaSiN、或其它合适电极材料，沉积在相变材料层107和介电材料层216上，从而提供电极材料层。所述电极材料层利用CVD、ALD、MOCVD、PVD、JVP或其它合适的沉积技术沉积。所述电极材料层被平坦化以暴露介电材料层216，从而提供位线112。所述电极材料层利用CMP或另一种合适的平坦化技术被平坦化，从而提供图2A-2C中示出的相变存储单元200a的阵列。
本发明的实施例提供了利用线光刻术和自对准技术制造的相变存储单元的阵列，从而使关键的光刻步骤最少。此外，在阵列的金属和有源材料之间的层间电阻是覆盖不敏感的，并且通过使界面面积最大，而使寄生电阻最小。相变存储单元的阵列具有改进的化学机械平坦化(CMP)工艺窗口，并且在制造过程中的机械稳定性提高。
尽管已经在这里说明和描述了特定的实施例，但是本领域的那些普通技术人员应当理解，多种改进和/或等效的实施方式都可以代替所示出的特定实施例，并且可以不脱离本发明的范围进行描述。本申请将覆盖这里描述的特定实施例的任意改变或变型。因此，本发明仅仅由权利要求和其等效物限定。

Claims (22)

1、一种存储器，其包括：
按行和列设置成阵列的晶体管；
跨过所述阵列的成列的第一导线；
跨过所述阵列成行的、被介电材料密封的第二导线，每条第二导线都与每行中的晶体管的源极-漏极路径的一侧相耦合；以及
在所述第二导线之间、与所述第一导线接触并且与所述第一导线自对准的相变元件，每个相变元件都与晶体管的源极-漏极路径的另一侧相耦合。
2、如权利要求1所述的存储器，其中所述第一导线是位线，并且所述第二导线是接地线。
3、如权利要求1所述的存储器，还包括：
跨过所述阵列成行的字线，每条字线都与每一行中的晶体管的栅极相耦合。
4、如权利要求1所述的存储器，其中所述存储器可缩放至6F2，其中F是最小特征尺寸。
5、如权利要求1所述的存储器，其中所述存储器可缩放至8F2，其中F是最小特征尺寸。
6、一种存储器，其包括：
按行和列设置成阵列的晶体管；
跨过所述阵列成列的第一导线；
跨过所述阵列成行的、被介电材料密封的第二导线，每条第二导线都与每行中的晶体管的源极-漏极路径的一侧相耦合；以及
跨过所述阵列的成列的相变材料，其在所述第二导线之间提供存储位置，该相变材料与所述第一导线接触，并且与所述第一导线自对准，每个存储位置都与晶体管的源极-漏极路径的另一侧相连。
7、如权利要求6所述的存储器，其中所述第一导线是位线，并且所述第二导线是接地线。
8、如权利要求6所述的存储器，还包括：
跨过所述阵列的成行的字线，每条字线都与每一行中的晶体管的栅极相耦合。
9、如权利要求6所述的存储器，其中所述存储器可缩放至6F2，其中F是最小特征尺寸。
10、如权利要求6所述的存储器，其中所述存储器可缩放至8F2，其中F是最小特征尺寸。
11、一种用于制造存储器的方法，该方法包括：
提供包括第一接触和第二接触的预先经过加工的晶片；
在该预先经过加工的晶片上制造被介电材料密封的第一导线，所述第一导线与所述第一接触接触；
在所述介电材料和所述预先经过加工的晶片的暴露部分上沉积相变材料层；
在所述相变材料层上沉积电极材料层；以及
蚀刻所述电极材料层和所述相变材料层，从而形成第二导线和与第二导线自对准的相变材料，所述相变材料提供与所述第二接触接触的存储位置。
12、如权利要求11所述的方法，其中制造由介电材料密封的所述第一导线的步骤包括：
在所述预先经过加工的晶片上沉积导电材料层；
在所述导电材料层上沉积第一介电材料层；
蚀刻所述第一介电材料层和所述导电材料层，从而形成暴露所述第二接触的沟槽，并且提供接触第一接触的第一导线；
在所述第一介电材料层和所述第一导线的暴露部分上共形地沉积第二介电材料层；以及
蚀刻所述第二介电材料层，从而提供侧壁隔离物，以使得所述第一导线被所述第一介电材料层和所述侧壁隔离物密封。
13、如权利要求11所述的方法，其中制造所述第一导线包括制造接地线。
14、如权利要求11所述的方法，其中蚀刻所述电极材料材料层以形成所述第二导线包括：蚀刻所述电极材料层以形成位线。
15、一种用于制造存储器的方法，该方法包括：
提供预先经过加工的晶片，该晶片包括第一接触和第二接触；
在该预先经过加工的晶片上制造被介电材料密封的的第一导线，所述第一导线与所述第一接触接触；
在所述介电材料和所述预先经过加工的晶片的暴露部分上沉积相变材料层；
平坦化所述相变材料层，从而暴露所述介电材料；
在所述相变材料层和所述介电材料上沉积电极材料层；以及
蚀刻所述电极材料层和所述相变材料层，从而形成第二导线和与所述第二导线自对准的相变元件，其中每个相变元件都与第二接触接触。
16、如权利要求15所述的方法，其中制造由介电材料密封的所述第一导线包括：
在所述预先经过加工的晶片上沉积导电材料层；
在所述导电材料层上沉积第一介电材料层；
蚀刻所述第一介电材料层和所述导电材料层，从而形成暴露所述第二接触的沟槽，并且提供与所述第一接触接触的第一导线；
在所述第一介电材料层和所述第一导线的暴露部分上共形沉积第二介电材料层；以及
蚀刻所述第二介电材料层，从而提供侧壁隔离物，以使得所述第一导线被所述第一介电材料层和所述侧壁隔离物密封。
17、如权利要求15所述的方法，其中制造所述第一导线包括制造接地线。
18、如权利要求15所述的方法，其中蚀刻所述电极材料层从而形成所述第二导线包括：蚀刻所述电极材料层从而形成位线。
19、一种用于制造存储器的方法，该方法包括：
提供预先经过加工的晶片，该晶片包括第一接触和第二接触；
在该预先经过加工的晶片上制造被第一介电材料密封的的第一导线，所述第一导线与所述第一接触接触；
在所述第一介电材料和所述预先经过加工的晶片的暴露部分上沉积第二介电材料层；
在所述第二介电材料层中蚀刻沟槽，从而暴露所述第二接触和部分所述第一介电材料；
在所述第二介电材料层、所述第一介电材料和所述预先经过加工的晶片的暴露部分上沉积相变材料；
平坦化所述相变材料层，从而暴露所述第二介电材料层；
凹陷蚀刻所述相变材料层；
在所述第二介电材料层和所述相变材料层的暴露部分上沉积电极材料层；以及
平坦化所述电极材料层，以暴露所述第二介电材料层，从而形成与所述相变材料自对准的第二导线，该相变材料提供与所述第二接触接触的存储位置。
20、如权利要求19所述的方法，其中制造由所述第一介电材料密封的所述第一导线包括：
在所述预先经过加工的晶片上沉积导电材料层；
在所述导电材料层上沉积第三介电材料层；
蚀刻所述第三介电材料层和所述导电材料层，从而形成暴露所述第二接触的沟槽，并且提供与所述第一接触接触的第一导线；
在所述第三介电材料层和所述第一导线的暴露部分上共形沉积第四介电材料层；以及
蚀刻所述第四介电材料层，从而提供侧壁隔离物，以使得所述第一导线被所述第三介电材料层和所述侧壁隔离物密封。
21、如权利要求19所述的方法，其中制造所述第一导线包括制造接地线。
22、如权利要求19所述的方法，其中平坦化所述电极材料层以形成所述第二导线包括：平坦化所述电极材料层以形成位线。
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