KR100807677B1 - 자기-정렬된 처리를 이용하여 제조된 상 변화 메모리 - Google Patents
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Abstract
Description
Claims (22)
- 메모리에 있어서,어레이를 제공하는 로우(row)들 및 컬럼(column)들에 있는 트랜지스터들;상기 어레이에 걸쳐 컬럼들에 있는 제 1 도전 라인들;상기 어레이에 걸쳐 로우들에 있는 유전 물질에 의해 캡슐화된(encapsulated) 제 2 도전 라인들을 포함하고, 각각의 제 2 도전 라인은 각각의 로우에서 상기 트랜지스터들의 소스-드레인 경로의 한쪽에 커플링되며; 및상기 제 2 도전 라인들 사이에 있고, 상기 제 1 도전 라인들과 접촉하며, 상기 제 1 도전 라인들에 대해 자기-정렬된 상 변화 요소들을 포함하고, 각각의 상 변화 요소는 트랜지스터의 소스-드레인 경로의 다른 한쪽에 커플링되는 것을 특징으로 하는 메모리.
- 제 1 항에 있어서,상기 제 1 도전 라인들은 비트 라인들이고, 상기 제 2 도전 라인들은 접지 라인들인 것을 특징으로 하는 메모리.
- 제 1 항에 있어서,상기 어레이에 걸쳐 로우들에 있는 워드 라인들을 더 포함하고, 각각의 워드 라인은 각각의 로우에서 상기 트랜지스터들의 게이트들에 커플링되는 것을 특징으 로 하는 메모리.
- 제 1 항에 있어서,상기 메모리는 6 F2로 축척될 수(scalable) 있으며, 여기서 F는 최소 피처 크기인 것을 특징으로 하는 메모리.
- 제 1 항에 있어서,상기 메모리는 8 F2로 축척될 수 있으며, 여기서 F는 최소 피처 크기인 것을 특징으로 하는 메모리.
- 메모리에 있어서,어레이를 제공하는 로우들 및 컬럼들에 있는 트랜지스터들;상기 어레이에 걸쳐 컬럼들에 있는 제 1 도전 라인들;상기 어레이에 걸쳐 로우들에 있는 유전 물질에 의해 캡슐화된 제 2 도전 라인들을 포함하고, 각각의 제 2 도전 라인은 각각의 로우에서 상기 트랜지스터들의 소스-드레인 경로의 한쪽에 커플링되며; 및상기 어레이에 걸쳐 컬럼들에 있고 제 2 도전 라인들 사이에 저장 위치들을 제공하는 상 변화 물질을 포함하며, 상기 상 변화 물질은 상기 제 1 도전 라인들과 접촉하고, 상기 제 1 도전 라인들에 대해 자기-정렬되며, 각각의 저장 위치는 트랜 지스터의 소스-드레인 경로의 다른 한쪽에 커플링되는 것을 특징으로 하는 메모리.
- 제 6 항에 있어서,상기 제 1 도전 라인들은 비트 라인들이고, 상기 제 2 도전 라인들은 접지 라인들인 것을 특징으로 하는 메모리.
- 제 6 항에 있어서,상기 어레이에 걸쳐 로우들에 있는 워드 라인들을 더 포함하고, 각각의 워드 라인은 각각의 로우에서 상기 트랜지스터들의 게이트들에 커플링되는 것을 특징으로 하는 메모리.
- 제 6 항에 있어서,상기 메모리는 6 F2로 축척될 수 있으며, 여기서 F는 최소 피처 크기인 것을 특징으로 하는 메모리.
- 제 6 항에 있어서,상기 메모리는 8 F2로 축척될 수 있으며, 여기서 F는 최소 피처 크기인 것을 특징으로 하는 메모리.
- 메모리를 제조하는 방법에 있어서,제 1 콘택들 및 제 2 콘택들을 포함하는 사전처리된 웨이퍼를 제공하는 단계;상기 사전처리된 웨이퍼 상에 유전 물질로 캡슐화된 제 1 도전 라인들을 제조하는 단계를 포함하고, 상기 제 1 도전 라인들은 상기 제 1 콘택들과 접촉하며;상기 사전처리된 웨이퍼 및 상기 유전 물질의 노출된 부분들 위에 상 변화 물질 층을 증착하는 단계;상기 상 변화 물질 층 위에 전극 물질 층을 증착하는 단계; 및제 2 도전 라인들 및 상기 제 2 도전 라인들에 대해 자기 정렬된 상 변화 물질을 형성하기 위해, 상기 상 변화 물질 층 및 상기 전극 물질 층을 에칭하는 단계를 포함하고, 상기 상 변화 물질은 상기 제 2 콘택들과 접촉하는 저장 위치들을 제공하는 것을 특징으로 하는 메모리를 제조하는 방법.
- 제 11 항에 있어서,상기 유전 물질로 캡슐화된 제 1 도전 라인들을 제조하는 단계는:상기 사전처리된 웨이퍼 위에 도전 물질 층을 증착하는 단계;상기 도전 물질 층 위에 제 1 유전 물질 층을 증착하는 단계;상기 제 2 콘택들을 노출시키는 트렌치들을 형성하고 상기 제 1 콘택들과 접촉하는 제 1 도전 라인들을 제공하기 위해, 상기 도전 물질 층 및 상기 제 1 유전 물질 층을 에칭하는 단계;상기 제 1 도전 라인들 및 상기 제 1 유전 물질 층의 노출된 부분들 위에 제 2 유전 물질 층을 정각으로(conformally) 증착하는 단계; 및측벽 스페이서(sidewall spacer)들을 제공하여, 상기 제 1 도전 라인들이 상기 제 1 유전 물질 층 및 상기 측벽 스페이서들에 의해 캡슐화되도록, 상기 제 2 유전 물질 층을 에칭하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
- 제 11 항에 있어서,상기 도전 라인들을 제조하는 단계는 접지 라인들을 제조하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
- 제 11 항에 있어서,상기 제 2 도전 라인들을 형성하기 위해 상기 전극 물질 층을 에칭하는 단계는 비트 라인들을 형성하기 위해 상기 전극 물질 층을 에칭하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
- 메모리를 제조하는 방법에 있어서,제 1 콘택들 및 제 2 콘택들을 포함하는 사전처리된 웨이퍼를 제공하는 단계;상기 사전처리된 웨이퍼 상에 유전 물질로 캡슐화된 제 1 도전 라인들을 제 조하는 단계를 포함하고, 상기 제 1 도전 라인들은 상기 제 1 콘택들과 접촉하며;상기 사전처리된 웨이퍼 및 상기 유전 물질의 노출된 부분들 위에 상 변화 물질 층을 증착하는 단계;상기 유전 물질을 노출시키기 위해, 상기 상 변화 물질 층을 평탄화하는 단계;상기 유전 물질 및 상기 상 변화 물질 층 위에 전극 물질 층을 증착하는 단계; 및제 2 도전 라인들 및 상기 제 2 도전 라인들에 대해 자기-정렬된 상 변화 요소들을 형성하기 위해, 상기 상 변화 물질 층 및 상기 전극 물질 층을 에칭하는 단계를 포함하고, 각각의 상 변화 요소는 제 2 콘택들과 접촉하는 것을 특징으로 하는 메모리를 제조하는 방법.
- 제 15 항에 있어서,상기 유전 물질로 캡슐화된 제 1 도전 라인들을 제조하는 단계는:상기 사전처리된 웨이퍼 위에 도전 물질 층을 증착하는 단계;상기 도전 물질 층 위에 제 1 유전 물질 층을 증착하는 단계;상기 제 2 콘택들을 노출시키는 트렌치들을 형성하고 상기 제 1 콘택들과 접촉하는 제 1 도전 라인들을 제공하기 위해, 상기 도전 물질 층 및 상기 제 1 유전 물질 층을 에칭하는 단계;상기 제 1 도전 라인들 및 상기 제 1 유전 물질 층의 노출된 부분들 위에 제 2 유전 물질 층을 정각으로 증착하는 단계; 및측벽 스페이서들을 제공하여, 상기 제 1 도전 라인들이 상기 제 1 유전 물질 층 및 상기 측벽 스페이서들에 의해 캡슐화되도록, 상기 제 2 유전 물질 층을 에칭하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
- 제 15 항에 있어서,상기 도전 라인들을 제조하는 단계는 접지 라인들을 제조하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
- 제 15 항에 있어서,상기 제 2 도전 라인들을 형성하기 위해 상기 전극 물질 층을 에칭하는 단계는 비트 라인들을 형성하기 위해 상기 전극 물질 층을 에칭하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
- 메모리를 제조하는 방법에 있어서,제 1 콘택들 및 제 2 콘택들을 포함하는 사전처리된 웨이퍼를 제공하는 단계;상기 사전처리된 웨이퍼 상에 제 1 유전 물질로 캡슐화된 제 1 도전 라인들을 제조하는 단계를 포함하고, 상기 제 1 도전 라인들은 상기 제 1 콘택들과 접촉하며;상기 사전처리된 웨이퍼 및 상기 제 1 유전 물질의 노출된 부분들 위에 제 2 유전 물질 층을 증착하는 단계;상기 제 1 유전 물질의 부분들 및 상기 제 2 콘택들을 노출시키기 위해, 상기 제 2 유전 물질 층 내에 트렌치들을 에칭하는 단계;상기 사전처리된 웨이퍼, 상기 제 1 유전 물질 및 상기 제 2 유전 물질 층의 노출된 부분들 위에 상 변화 물질을 증착하는 단계;상기 제 2 유전 물질 층을 노출시키기 위해, 상기 상 변화 물질 층을 평탄화하는 단계;상기 상 변화 물질 층을 리세스 에칭(recess etch)하는 단계;상기 상 변화 물질 층 및 상기 제 2 유전 물질 층의 노출된 부분들 위에 전극 물질 층을 증착하는 단계; 및상기 상 변화 물질에 대해 자기-정렬된 제 2 도전 라인들을 형성하기 위해, 상기 제 2 유전 물질 층을 노출시키도록 상기 전극 물질 층을 평탄화하는 단계를 포함하고, 상기 상 변화 물질은 상기 제 2 콘택들과 접촉하는 저장 위치들을 제공하는 것을 특징으로 하는 메모리를 제조하는 방법.
- 제 19 항에 있어서,상기 제 1 유전 물질로 캡슐화된 제 1 도전 라인들을 제조하는 단계는:사전처리된 웨이퍼 위에 도전 물질 층을 증착하는 단계;상기 도전 물질 층 위에 제 3 유전 물질 층을 증착하는 단계;상기 제 2 콘택들을 노출시키는 트렌치들을 형성하고 상기 제 1 콘택들과 접촉하는 제 1 도전 라인들을 제공하기 위해, 상기 도전 물질 층 및 상기 제 3 유전 물질 층을 에칭하는 단계;상기 제 1 도전 라인들 및 상기 제 3 유전 물질 층의 노출된 부분들 위에 제 4 유전 물질 층을 정각으로 증착하는 단계; 및측벽 스페이서들을 제공하여 상기 제 1 도전 라인들이 상기 제 3 유전 물질 층 및 상기 측벽 스페이서들에 의해 캡슐화되도록 상기 제 4 유전 물질 층을 에칭하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
- 제 19 항에 있어서,상기 도전 라인들을 제조하는 단계는 접지 라인들을 제조하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
- 제 19 항에 있어서,상기 제 2 도전 라인들을 형성하기 위해 상기 전극 물질 층을 평탄화하는 단계는 비트 라인들을 형성하기 위해 상기 전극 물질 층을 평탄화하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
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