KR20060016312A - 상변화 메모리 장치 및 그 제조 방법 - Google Patents

상변화 메모리 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20060016312A
KR20060016312A KR1020040064712A KR20040064712A KR20060016312A KR 20060016312 A KR20060016312 A KR 20060016312A KR 1020040064712 A KR1020040064712 A KR 1020040064712A KR 20040064712 A KR20040064712 A KR 20040064712A KR 20060016312 A KR20060016312 A KR 20060016312A
Authority
KR
South Korea
Prior art keywords
phase change
interlayer insulating
lower electrode
seed layer
memory device
Prior art date
Application number
KR1020040064712A
Other languages
English (en)
Other versions
KR100655796B1 (ko
Inventor
구봉진
하용호
이지혜
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040064712A priority Critical patent/KR100655796B1/ko
Priority to US11/205,742 priority patent/US7394087B2/en
Publication of KR20060016312A publication Critical patent/KR20060016312A/ko
Application granted granted Critical
Publication of KR100655796B1 publication Critical patent/KR100655796B1/ko
Priority to US12/147,996 priority patent/US7741631B2/en
Priority to US12/777,599 priority patent/US7989259B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of the switching material, e.g. layer deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/90—Bulk effect device making

Abstract

상변화 메모리 장치 및 그 제조 방법에서, 상변화 메모리 장치는 반도체 기판 상에 구비되고 상부 표면이 질화된 층간 절연막, 상기 층간 절연막 내에 구비되고, 반도체 기판의 도전 영역과 접속하고 상부 표면이 질화된 하부 전극, 상기 표면이 질화된 하부 전극 및 층간 절연막 상에 구비되는 상변화 물질층 및 상기 상변화 물질층 상에 구비되는 상부 전극을 포함한다. 상기 상변화 물질층의 하지막이 질화됨으로서 상변화 물질층의 입자 및 결정 구조 균일성이 향상된다.

Description

상변화 메모리 장치 및 그 제조 방법{PHASE-CHANGEABLE MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 제1 실시예에 따른 상변화 메모리 장치의 단면도이다.
도 2 내지 도 10은 도 1에 도시한 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 11은 본 발명의 제2 실시예에 따른 상변화 메모리 장치의 단면도이다.
도 12 내지 도 18은 도 11에 도시한 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
본 발명은 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 열에 의해 상이 변화되는 물질을 이용하여 제조되는 상변화 메모리 장치 및 그 제조 방법에 관한 것이다.
최근에 널리 사용되는 반도체 메모리 장치의 예로서는 DRAM, SRAM, Flash 메모리 등을 들 수 있다. 이러한 반도체 소자들은 전원 공급이 중단되었을 때, 데이터의 보유 유무에 따라, 크게 휘발성 메모리 장치 및 비휘발성 메모리 장치로 나누 어질 수 있다. 데이터 저장용으로 사용되는 메모리 장치는 전원 공급이 없는 상태에서도 데이터가 보관되기 위해서는 비휘발성 메모리 장치 특히 플레시 메모리가 주로 사용되고 있다. 그러나, 플레시 메모리는 랜덤 억세스 메모리가 아니며, 데이터를 읽고 쓰는데 있어 많은 시간이 소요되는 단점이 있다. 이러한 문제를 감소시키기 위한 차세대 반도체 소자로서는 FRAM(Ferro-Electric RAM), MRAM(Magentic RAM), 상변화 메모리 장치: PRAM(Phase-change RAM))등이 제안되어 왔다.
이중에서 상변화 메모리 장치는 그것에 제공되는 열(heat)에 의존하여 그 결정 상태가 결정(Crystal) 구조와 비정질 구조(Amorphous) 상호간 상(phase)이 변하는 상변화 물질을 사용하여 데이터를 쓰고 읽는 메모리 장치이다. 통상적으로 상변화 물질로서는 칼코겐 화합물(Chalcogenides)을 사용한다.
최근의 상기 상변화 메모리 장치의 경우, 디바이스의 집적도를 높이면서 저전력 동작이 가능하도록 공정이 개발되고 있다.
상기 디바이스의 집적도를 높힐 수 있는 방법으로서는, 단위 셀 구조를 변화시키거나 전기적 회로 설계를 변화시키는 방법을 생각할 수 있다. 상기 디바이스 집적도를 향상시키기 위한 셀 구조로는 T-형태(T-shape), 콘파인드 구조(confined structure), 에지 콘택 구조(edge contact structure)등을 예로 들 수 있다.
또한, 상기 저전력 동작을 위해서는 상변화 물질 주변의 열적 단열과 프로그래밍 영역의 부피의 감소 등이 이루어져야 한다. 이하에서, 이를 좀더 구체적으로 설명하고자 한다.
상기 상변화 메모리 장치의 동작을 간단히 살펴보면, 하부 전극을 통해 흐르 는 전류에 의한 주울 히팅에 의해 상부의 상변화 물질층의 상을 변화시킴으로서 데이터를 쓰고, 상기 상변화 물질층의 상에 따라 저항이 변화하는 것을 이용하여 데이터를 읽는다.
상기 상변화 물질층에서 상기 전류에 의해 비정질화 또는 재결정화가 되는 영역을 통상적으로 프로그래밍 영역이라고 한다. 또한, 상기 상변화 물질층의 일부가 비정질 상태가 된 것을 리셋 상태(reset state)라고 하고, 상기 상변화 물질층의 일부가 결정질 상태가 된 것을 셋 상태(set state)라고 한다. 상기 리셋 상태에서는 상기 하부 전극과 접촉하고 있는 상변화 물질층 부위의 저항이 매우 높고, 상기 셋 상태에서는 상기 하부 전극과 접촉하고 있는 상변화 물질층 부위의 저항이 매우 낮다.
상기 상변화 기억 소자가 정상적으로 동작하기 위해서, 하부 전극을 통해 흐르는 전류에 의해 상부의 상변화 물질층의 일부분이 빠르게 비정질화되거나 또는 재결정화되어야 한다. 그런데, 상기 프로그래밍 영역이 매우 넓은 경우, 상변화시키기 위해서는 매우 큰 전류가 요구된다. 따라서, 저전력 구동을 위해서는 상기 프로그래밍 영역의 부피가 최소화되어야 한다.
또한, 상기 상변화 물질층에 가해진 열이 쉽게 손실되는 경우, 상기 프로그래밍 영역이 상변화되기 위해서는 더 많은 열이 요구되므로 상기 하부 전극에 더 큰 전류를 흘려야 한다. 따라서, 상기 상변화 물질층은 열손실이 최소화될 수 있도록 구성되어야 한다.
이외에도, 상기 저전력 동작을 위해서는 상변화 메모리 장치의 리셋 시에 요 구되는 전류(이하, 리셋 전류)가 최소화되어야 한다. 또한, 상기 상변화 메모리 장치의 최초 구동시( 통상적으로 First firing이라 함)에 가해지는 전류가 최소화되도록 하여야 한다. 바람직하게는, 상기 최초 구동 전류가 쓰고 읽는 동작 시의 전류 수준(예를 들어 리셋 전류 수준)으로 낮아지게 됨으로서, 상기 고전류로 구동시켜 초기화하는 상기 First firing 공정을 생략할 수 있도록 하여야 한다. 이하에서, 상기 First firing 공정에 대해 간단하게 설명한다.
상기 상변화 물질층이 최초로 상변화를 일으키기 위해서는, 이 후에 계속적으로 상변화를 일으키기 위한 필요한 열에 비해 상대적으로 높은 열이 요구된다. 그러므로, 상기 상변화 메모리 장치를 최초로 구동할 시에는 이 후에 통상적으로 쓰고 읽는 동작에 요구되는 전류에 비해 높은 전류를 하부 전극으로 인가해 주어 더 높은 열을 상기 상변화 물질층에 가해주어야 한다. 상기와 같은 상변화 메모리 장치의 초기화 과정을 First firing이라 한다. 또한, 상기 First firing 공정을 수행한 이 후에 계속적으로 상기 상변화 물질층을 상변화시키기 위해서는 상기 First firing 공정에 비해 낮은 열로도 가능하다. 때문에, 상기 상변화 메모리 장치의 읽고 쓰는 동작은 상기 First firing에 비해 낮은 전류로 수행할 수 있다.
그런데, 상기 First firing 공정에서 상기 하부 전극을 통해 과도한 전류를 흘려주어야 하므로 트랜지스터의 소오스 영역에 고전압이 가해져야 한다. 그러므로, 상기 셀 트랜지스터 뿐 아니라 상기 상변화 메모리 장치의 각종 주변 회로들이 상기 고전압 및 고전류에 의해서 기능이 저하되지 않으면서 구동될 수 있도록 형성하여야 한다. 때문에, 상기 상변화 메모리 장치를 저전류로 구동시키기가 어려워지 며, 상기 각 회로를 이루는 단위 소자들을 집적화시키기가 어려워진다.
그런데, 상기와 같이 셀의 구조나 회로 설계를 변경하는 것은 기존에 개발하고 있거나 진행되고 있는 공정을 완전히 변화시켜야 하기 때문에 많은 시간과 노력이 요구된다. 또한, 물질 개발 및 상변화막 자체를 바꾸는 방법의 경우, 상기 상변화막이 하부 전극(BEC heater)과의 접촉되는 부위에서도 균일한 조성 및 결정상을 갖도록 형성하여야 하므로, 이에 적합한 상변화막을 채용하는 것이 용이하지 않다.
따라서, 본 발명의 제1 목적은 저전력으로 구동이 가능하고 고집적화된 상변화 메모리 장치를 제공하는데 있다.
본 발명의 제2 목적은 상기한 상변화 메모리 장치의 제조 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위하여 본 발명의 일실시예에 따른 상변화 메모리 장치는, 반도체 기판 상에 구비되고 상부 표면이 질화된 층간 절연막, 상기 층간 절연막 내에 구비되고, 반도체 기판의 도전 영역과 접속하고 상부 표면이 질화된 하부 전극, 상기 표면이 질화된 하부 전극 및 층간 절연막 상에 구비되는 상변화 물질층 및 상기 상변화 물질층 상에 구비되는 상부 전극을 포함한다.
상기한 제1 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 상변화 메모리 장치는, 반도체 기판 상에 구비되는 층간 절연막, 상기 층간 절연막 상에 구비되는 실리콘 질화막, 상기 층간 절연막 및 실리콘 질화막 내에 구비되어 도전 영역과 접속하는 하부 전극, 상기 하부 전극 및 실리콘 질화막 상에 구비되는 상변화 물질층 및 상기 상변화 물질층 상에 구비되는 상부 전극을 포함한다.
상기한 제2 목적을 달성하기 위하여 본 발명의 일실시예에 따른 상변화 메모리 장치를 제조하기 위해, 우선 반도체 기판 상에 층간 절연막을 형성한다. 상기 층간 절연막 내에, 도전 영역과 접속하는 하부 전극을 형성한다. 상기 하부 전극 및 층간 절연막의 상부면을 질화시킨다. 상기 질화 처리된 하부 전극 상에 상변화 물질층을 형성한다. 이어서, 상기 상변화 물질층 상에 상부 전극을 형성함으로서 상변화 메모리 장치를 완성한다.
상기한 제2 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 상변화 메모리 장치를 제조하기 위해, 우선 반도체 기판 상에 층간 절연막을 형성한다. 상기 층간 절연막 상에 실리콘 질화막을 형성한다. 상기 층간 절연막 및 실리콘 질화막 내에, 도전 영역과 접속하는 하부 전극을 형성한다. 상기 하부 전극 상에 상변화 물질층을 형성한다. 이어서, 상기 상변화 물질층 상에 상부 전극을 형성함으로서 상변화 메모리 장치를 완성한다.
상기 본 발명의 일실시예에 따른 상변화 메모리 장치에서는, 상기 하부 전극 및 층간 절연막의 표면 부위가 질화 처리되어 있다. 따라서, 상기 하부 전극 및 층간 절연막 부위의 입자 크기 및 결정 구조가 종래에 비해 균일해진다. 때문에, 상기 질화 처리된 하부 전극 및 층간 절연막 표면상에 형성된 상변화 물질층 또한 입자 크기 및 결정 구조가 균일하게 형성될 수 있다.
또한, 상기 본 발명의 다른 실시예에 따른 상변화 메모리 장치에서는 상기 하부 전극 및 실리콘 질화막의 표면상에 상변화 물질층이 형성되어 있다. 때문에, 실리콘 산화막으로 이루어지는 층간 절연막의 표면상에 형성되는 상변화 물질층에 비해 입자 크기 및 결정 구조가 균일한 상변화 물질층이 형성될 수 있다.
한편, 상기 상변화 물질층의 입자 크기 및 결정 구조에 따라 상기 상변화 물질층의 상을 변화시키는데 요구되는 열 즉, 동작 전류가 달라지게 된다. 구체적으로, 상기 상변화 물질층의 입자 크기 및 결정 구조가 균일하게 형성됨으로서 셀 구동 시에 전력 산포 및 저항 산포를 개선시킬 수 있다.
또한, 상기 상변화 메모리 장치는 리셋 전류가 감소되어 저전류로 구동이 가능해진다. 더구나, 완성된 상변화 메모리 장치의 초기화시키기 위한 First Firing 시에 과도한 전류를 가하지 않아도 된다. 그러므로, 상기 본 발명의 상변화 메모리 장치에서와 같이 상변화 물질층이 입자 크기 및 결정 구조가 균일하게 형성됨에 따라, 셀 구동 전력이 감소되고 셀을 더욱 더 고집적화된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 1은 본 발명의 제1 실시예에 따른 상변화 메모리 장치의 단면도이다.
도 1을 참조하면, 반도체 기판(100)에는 액티브 영역을 한정하기 위한 소자 분리막(103)이 형성되어 있다. 소자 분리막(103)은 통상적인 STI(Shallow Trench Isolation)방법에 의해 형성될 수 있다. 상기 반도체 기판(100)의 액티브 영역 상에는 트랜지스터들이 형성되어 있다.
상기 트랜지스터는 게이트 구조물(112)과 상기 게이트 구조물(112)의 양측의 기판 아래에 소오스/드레인 영역(116, 118)을 포함한다. 상기 게이트 구조물(112)은 게이트 절연막 패턴(106), 게이트 전극(108) 및 하드 마스크 패턴(110)이 적층된 형태를 갖는다. 상기 게이트 구조물(112)의 양측벽에는 게이트 스페이서(114)가 구비된다. 이하에서는, 상변화 물질층 패턴과 접속하는 불순물 영역을 소오스 영역(116)이라 하고, 하부 배선 라인과 접속하는 불순물 영역을 드레인 영역(118)이라 하면서 설명한다.
도 1에는 2개의 트랜지스터가 도시되어 있으며, 상기 2개의 트랜지스터에 공통으로 사용되는 소오스 영역(116)이 구비된다.
상기 트랜지스터가 형성되어 있는 기판 상에 하부의 소자들을 매립하는 하부 층간 절연막(120)이 형성되어 있다. 상기 하부 층간 절연막(120) 내에는 상기 소오스 영역(116)과 접속하는 제1 콘택 패드(122)와 상기 드레인 영역(118)과 접속하는 제2 콘택 패드(124)가 형성되어 있다.
상기 제1 콘택 패드(122) 상에는 상기 제1 콘택 패드(122)와 연결되는 하부 배선 라인(126)이 구비된다. 상기 하부 배선 라인(126)은 도핑된 폴리실리콘이나 텅스텐(W), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti) 또는 구리(Cu) 등과 같은 금속으로 구성될 수 있다. 그러나 상기 하부 배선 라인(126)은 저항이 낮은 구리 또는 텅스텐과 같은 금속을 사용하는 것이 바람직하다.
상기 제2 콘택 패드(124) 상에도 상기 제2 콘택 패드(124)와 접속하는 도전 패턴(128)이 형성된다. 상기 도전 패턴(128)은 상기 하부 배선 라인(126)과 동일한 물질로 이루어진다.
상기 하부 층간 절연막(120) 상에, 상기 하부 배선 라인(126) 및 도전 패턴(128)을 매립하는 제1 층간 절연막(130a)이 형성되어 있다. 상기 제1 층간 절연막은 실리콘 산화물계 물질로 형성되어 있다. 상기 제1 층간 절연막(130a)의 상부 표면은 질화 처리되어 있다. 상기 제1 층간 절연막(130a)의 표면이 질화 처리되어 있으므로, 상기 질소에 의해 이 후 형성되는 상변화 물질층이 FCC(Face Centered Cubic)결정 구조를 가지면서 성장되도록 유도된다.
상기 제1 층간 절연막(130a) 내에는 상기 도전 패턴(128)을 노출시키는 제1 개구부가 구비된다. 상기 제1 개구부 측면에는 상기 제1 개구부의 개구폭을 감소시키기 위한 스페이서(134a)가 구비된다. 상기 스페이서(134a)의 상부 표면도 질화처리 되어 있다. 상기 스페이서(134a)는 실리콘 질화물(SiN)로 이루어질 수 있다. 또는, 도시된 것과 같이 실리콘 산질화물(SiON) 및 실리콘 질화물(SiN)이 적층된 형상의 이중 스페이서로 이루어질 수 있다. 상기 개구폭이 감소됨에 따라 상기 제1 개구부 내부에 형성되는 하부 전극(136a)의 크기가 감소된다. 상기 하부 전극(136a)의 상부면의 크기가 감소됨에 따라, 상변화 물질층 내의 프로그램 영역의 크기도 감소되어 상변화 메모리 장치를 저전류로 구동할 수 있게 된다.
상기 스페이서(134a)가 형성되어 있는 제1 개구부의 내부에는 상기 도전 패턴(128)과 전기적으로 접속되는 하부 전극(136a, bottom electrode)이 형성되어 있다. 상기 하부 전극(136a)의 상부 표면은 질화 처리되어 있다. 상기 하부 전극(136a)의 상부 표면이 질화처리 되어 있으므로, 상기 질소에 의해 이 후 형성되는 상변화 물질층이 FCC 결정 구조를 가지면서 성장되도록 유도된다.
상기 하부 전극(136a)은 도핑된 폴리실리콘이나 텅스텐(W), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti) 또는 구리(Cu) 등과 같은 금속으로 구성될 수 있다. 또는, 상기 하부 전극은 타타늄 질화막과 같은 금속 질화막으로 형성될 수도 있다. 상기 하부 전극(136a)에서 질화 처리된 부위의 저항값은 100Ω이하가 되어야 한다.
설명한 바와 같이, 상기 하부 전극(136a), 제1 층간 절연막(130a) 및 스페이서(134a)의 상부 표면은 모두 질화 처리되어 있으면서 동일한 평면상에 있다. 상기 하부 전극 (136a), 제1 층간 절연막(130a) 및 스페이서(134a)가 서로 다른 물질로 형성되어 있더라도, 표면이 질화 처리됨에 따라 상기 표면 부위는 매우 균일한 입자 크기 및 결정 구조를 갖게된다.
상기 하부 전극(136a), 상기 제1 층간 절연막(130a) 및 스페이서(134a) 상에 시드층 패턴(138a)이 형성되어 있다. 상기 시드층 패턴(138a)은 상기 하부 전극(136a) 상부 표면 전체를 덮도록 형성되어 있다. 상기 시드층 패턴(138a)은 상변화 물질층이 균일한 결정 구조를 가지면서 성장할 수 있도록 유도하는 역할을 한다. 상기 시드층 패턴(138a)은 10 내지 100Å 정도의 두께를 갖는다.
상기 시드층 패턴(138a)은 게르마늄-안티몬-텔루륨(Ge-Sb-Te)을 기본으로 하는 칼코겐 화합물로 이루어질 수 있다. 그런데, 녹는점이 낮은(eutectic) 조성을 갖는 상기 Ge-Sb-Te로 이루어진(이하, Ge-Sb-Te ternary계) 칼코겐 화합물이 경우, 녹는점 부근에서 조성들을 상변화시키면 온도 이력(thermal history)을 되풀이하는 과정에서 상분리가 나타나 신뢰성이 저하된다. 따라서, 상기 상분리에 의해 신뢰성 이 저하되는 것을 최소화하기 위해 상기 시드층 패턴(138a)은 상기 녹는점이 낮은 물질 조성을 피하여 안정화 조성점(congurent composition points)을 갖는 Ge-Sb-Te ternary계 물질로 이루어져야 한다. 상기 조성을 갖는 Ge-Sb-Te ternary계 물질로서 상기 시드층 패턴(138a)은 GeTe-Sb2Te3 바이너리 시스템에서 선택된 적어도 어느 하나의 물질로 이루어질 수 있다. 상기 GeTe-Sb2Te3 바이너리 시스템은 상기 GeTe 및 Sb2Te3를 출발 물질로한 화합물 조성을 의미한다. 상기 GeTe-Sb2Te3 바이너리 시스템 물질로는 예를 들어, Ge2Sb2Te5, Ge4Sb2Te7, Ge1Sb2Te4, Ge1Sb4Te7 등을 들 수 있다.
또한, 상기 GeTe-Sb2Te3 바이너리 시스템 물질은 아니지만, 상기 시드층 패턴으로 사용될 수 있는 상기 GeSbTe 터너리계 물질로서는 Ge39Sb9Te52가 있다. 상기 Ge39Sb9Te52는 안정한 FCC 결정구조를 가지고 있다.
상기 시드층 패턴(138a)을 형성함으로서 상변화 물질층에서 균일한 결정 구조를 갖는 경우, 상기 상변화 메모리 장치를 구동하기 위한 초기화 단계인 First Firing 시에 과도하게 전류를 가하지 않아도 된다. 한편, First Firing 이 후에 상기 상변화층 패턴의 계면에서 막의 조성을 분석한 결과, Sb 및 Te가 상대적으로 많은 조성을 갖는다. 그러므로, 상기 시드층 패턴(138a)을 상기 First Firing 이 후의 조성과 유사한 조성으로 형성함으로서, 상기 First Firing 시의 전압을 더욱 감소시킬 수 있다. 때문에, 상기 열거한 GeTe-Sb2Te3 바이너리 시스템의 물질 중에서, 상기 시드층 패턴으로서 사용될 수 있는 가장 바람직한 물질은 상대적으로 Sb 및 Te가 많은 조성을 갖는 Ge1Sb2Te4 및 Ge1Sb4Te7 이라 할 것이다.
상기 시드층 패턴(138a)으로 제공되는 GeTe-Sb2Te3 바이너리 시스템의 물질은 질소(N) 또는 산소(O)로 도핑될 수 있다. 또는, 상기 GeTe-Sb2Te3 바이너리 시스템의 물질은 전이 금속으로 도핑될 수 있다. 상기 도핑되는 전이 금속의 예로는 코발트(Co), 철(Fe), 망간(Mn)등을 들 수 있다.
상기 Ge-Sb-Te계 물질에 질소, 산소, 전이 금속 중 적어도 하나의 물질을 도핑하면 입자 크기를 감소시키며, FCC 방향으로 결정 성장을 유도하며, 결정 입계(grain boundary)에 상기 도핑된 물질을 편석(segregation)시키거나 내부에 결함(defect)을 형성하여 동작 전류를 감소시킨다.
다른 예로, 상기 시드층 패턴(138a)은 InGeSbTe 또는 GbSnSbTe 화합물로 이루어질 수 있다. 상기 InGeSbTe 또는 GbSnSbTe 화합물은 안정한 FCC 결정 구조를 갖고 있어, 상변화층 패턴을 균일한 결정 구조를 가지면서 성장할 수 있도록 한다.
또다른 예로, 상기 시드층 패턴(138a)은 GeN 또는 InN로 이루어질 수 있다. 상기 GeN 또는 InN를 시드층 패턴으로 사용하는 경우, 누설 전류의 경로가 될 수 있으므로 50Å이하의 얇은 두께를 갖는 것이 바람직하다.
상기 시드층 패턴(138a) 상에 상변화 물질층 패턴(140a)이 형성되어 있다. 상기 상변화 물질층 패턴(140a)은 산소를 제외한 6족 화합물인 칼코겐 화합물로 이루어진다. 구체적으로, 상기 상변화 물질층 패턴(140a)으로 사용할 수 있는 칼코겐 화합물은 게르마늄-안티몬-텔루륨(Ge-Sb-Te), 주석-안티몬-텔루륨(Sn-Sb-Te), 인듐-안티몬-텔루륨(In-Sb-Te), 인듐-안티몬-게르마늄(Sn-Sb-Ge)계 물질을 들 수 있다.
또는, 상기 상변화 물질층 패턴(140a)은 질소(N) 또는 산소(O)로 도핑된 게 르마늄-안티몬-텔루륨(Ge-Sb-Te)계 물질로 이루어질 수 있다. 또는, 상기 상변화 물질층 패턴(140a)은 전이 금속으로 도핑된 게르마늄-안티몬-텔루륨(Ge-Sb-Te)계 물질로 이루어질 수 있다
상기 상변화 물질층 패턴(140a)은 1000 내지 2000Å의 두께를 갖는다. 상기 상변화 물질층 패턴(140a)으로 제공되기에 가장 적합한 칼코겐 화합물은 게르마늄-안티몬-텔루륨(GST)이다.
상기 상변화 물질층 패턴(140a) 상에 캡핑용 도전 패턴(144a)이 적층되어 있다. 구체적으로, 상기 캡핑용 도전 패턴은 티타늄 또는 티타늄 질화물로 이루어지거나 티타늄/티타늄 질화물이 적층된 형태로 이루어진다.
상기 시드층 패턴, 상변화 물질층 패턴 및 캡핑용 도전 패턴을 매립하는 제2 층간 절연막(142)이 구비되고, 상기 제2 층간 절연막(142) 내에 상기 캡핑용 도전 패턴과 접속하는 상부 전극(146)이 형성되어 있다. 또한, 상기 상부 전극(146) 상부면에는 상기 상부 전극 (146)과 접속하는 상부 배선 라인(148)이 형성되어 있다.
도 2 내지 도 10은 도 1에 도시한 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 2 내지 도 10에 있어서, 도 1과 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.
도 2를 참조하면, 셸로우 트렌치 소자 분리(Shallow Trench Isolation: STI) 공정 또는 실리콘 부분 산화법(local oxidation of silicon: LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(100)에 소자 분리막(103)을 형성함으로써, 반도체 기판(100)을 액티브 영역 및 필드 영역으로 구분한다.
반도체 기판(100) 상에 게이트 절연막 패턴(106), 게이트 전극(108) 및 하드 마스크 패턴(110)이 적층된 형태의 게이트 구조물(112)을 형성한다. 상기 게이트 구조물(112) 양측벽 및 기판(100) 상에 질화물을 증착한 후 이방성으로 식각하여 상기 게이트 구조물(112) 양측벽에 게이트 스페이서(114)를 형성한다. 상기 게이트 전극(108)은 도핑된 폴리실리콘막이나 금속막 등의 단일층으로 형성할 수 있고, 또는 도핑된 폴리실리콘막 및 금속막을 포함하는 이중층 구조로 형성할 수 있다.
다음에, 게이트 구조물(112)을 이온 주입 마스크로 이용하여 상기 게이트 구조물(112)양측으로 불순물을 주입함으로서 소오스/드레인 영역(116, 118)을 형성한다. 이에 따라, 소오스/드레인(116, 118) 및 게이트 구조물(112)로 구성되는 트랜지스터가 기판 상에 형성된다. 상기 트랜지스터는 상변화 메모리 장치의 단위 셀에서 스위치 역할을 한다.
도 3을 참조하면, 상기 트랜지스터를 덮으면서 반도체 기판(100) 상에 하부 층간 절연막(120)을 형성한다. 상기 하부 층간 절연막(120)은 TEOS, USG, SOG 또는 HDP-CVD 등과 같은 산화물을 증착하여 형성한다. 상기 하부 층간 절연막(120)을 형성한 이 후에 화학 기계적 연마(CMP) 공정, 에치 백(etch back) 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 상기 하부 층간 절연막(120)을 평탄화시키는 공정을 더 수행할 수도 있다.
다음에, 사진 식각 공정을 통하여 하부 층간 절연막(120)을 부분적으로 식각하여 상기 소오스(116)의 상부면을 노출시키는 제1 콘택홀 및 상기 드레인을 노출 시키는 제2 콘택홀을 각각 형성한다. 상기 제1 콘택홀 및 제2 콘택홀 내부를 채우도록 제1 도전막을 형성하고, 상기 제1 도전막을 CMP 또는 에치백 공정을 통해 상기 하부 층간 절연막(120)이 표면에 노출되도록 평탄화함으로서 제1 콘택 패드(122) 및 제2 콘택 패드(124)를 형성한다. 상기 제1 도전막으로 사용할 수 있는 도전 물질은 불순물이 도핑된 폴리실리콘이나 구리, 탄탈륨, 텅스텐, 알루미늄 등과 같은 금속 물질을 예로 들 수 있다.
도 4를 참조하면, 상기 제1 콘택 패드(122), 제2 콘택 패드(124) 및 하부 층간 절연막(120) 상에 제2 도전막을 형성한다. 상기 제2 도전막으로는 불순물이 도핑된 폴리실리콘이나 탄탈륨, 텅스텐, 알루미늄 등과 같은 금속 물질을 사용할 수 있다. 다음에, 상기 제2 도전막을 패터닝하여 상기 제1 콘택 패드(122)와 접속하는 하부 배선 라인(126) 및 상기 제2 콘택 패드(124)와 접속하는 도전 패턴(128)을 각각 형성한다.
다른 방법으로, 상기 하부 배선 라인(126) 및 도전 패턴(128)을 구리로 형성할 경우에는 통상적으로 다마신 방법을 사용한다. 즉, 층간 절연막을 더 증착한 후 상기 하부 배선 라인 및 제1 도전 패턴이 형성될 부위에 제1 개구부를 형성한다. 다음에, 상기 제1 개구부 내에 구리막를 매립한 후 상기 구리막을 연마한다.
도 5를 참조하면, 하부 배선 라인(126) 및 도전 패턴(128)이 형성되어 있는 하부 층간 절연막(127)상에 제1 예비 층간 절연막(130)을 형성한다. 여기서, 제1 예비 층간 절연막(130)은 산화물계 물질을 증착시켜 형성하며, 바람직하게는, TEOS, USG, SOG 또는 HDP-CVD 산화물을 사용하여 형성할 수 있다. 이어서, 통상적 인 사진 식각 공정으로 제1 예비 층간 절연막(130)을 부분적으로 식각하여 상기 도전 패턴(128)의 상부면을 노출시키는 제1 개구부(132)를 형성한다.
상기 제1 예비 층간 절연막(130) 상부면 및 제1 개구부(132)의 프로파일을 따라 실리콘 산질화막을 형성하고, 상기 실리콘 산질화막 상에 실리콘 질화막을 형성한다. 다음에, 상기 실리콘 질화막 및 실리콘 산질화막을 상기 도전 패턴(128)의 상부면이 노출될 때까지 이방성으로 식각하여 상기 제1 개구부(132)의 측벽에 예비 스페이서(134)를 형성한다. 상기와 같이 공정을 진행하는 경우, 상기 예비 스페이서(134)는 실리콘 산질화막 및 실리콘 질화막이 적층된 이중 스페이서의 구조를 갖는다.
다른 방법으로, 상기 실리콘 산질화막 및 실리콘 산화막 중 어느 하나의 막을 증착한 후 이방성 식각하여 상기 제1 개구부(132)의 측벽에 단일 스페이서를 형성할 수도 있다.
상기와 같이 예비 스페이서(134)를 형성함으로서, 상기 제1 개구부(132)의 오픈 사이즈를 포토 공정의 한계 해상도 이하로 감소시킬 수 있다. 따라서, 상기 제1 개구부(132) 내부에 형성되는 하부 전극의 사이즈를 감소시킬 수 있으며, 이로 인해 상변화층 패턴 내에서 상 변화가 발생하여 데이터가 프로그래밍 되는 부분인 프로그래밍 영역의 크기를 최소화시킬 수 있다. 상기 프로그래밍 영역이 감소됨에 따라, 상변화를 시키기 위해 요구되는 전류를 감소시킬 수 있다.
도 6을 참조하면, 상기 제1 개구부(132)를 채우면서 제1 예비 층간 절연막(130) 상에 제3 도전막을 형성한다. 여기서, 상기 제3 도전막은 도핑된 폴리실리콘 이나 탄탈륨, 구리, 텅스텐, 티타늄, 알루미늄 등과 같은 금속으로 형성할 수 있다. 또는, 티타늄 질화물과 같은 금속 질화물을 사용하여 형성할 수 있다. 본 실시예에서는 상기 제3 도전막은 티타늄 질화물로 형성하는 것으로 예를 들면서 설명한다.
다음에, 제1 예비 층간 절연막(130)의 상부면이 노출될 때까지 상기 제3 도전막을 CMP 공정 또는 에치백 공정을 수행하여 평탄화한다. 상기 공정에 의해, 제1 개구부(132)를 매립하는 예비 하부 전극(136)이 형성된다. 상기 예비 하부 전극(136)은 후속하여 형성되는 상변화막 패턴에 주울 히팅에 의한 열을 가하는 역할을 한다. 상기 공정을 수행하면, 예비 하부 전극(136), 예비 스페이서(134) 및 제1 예비 층간 절연막(130)의 상부면이 노출된다. 또한, 상기 노출된 막들은 상기 CMP 또는 에치백 공정을 수행하는 중에 과도하게 어택을 받았기 때문에, 불균일한 결정 구조 및 미세 구조를 갖게된다.
도 7을 참조하면, 제1 예비 층간 절연막(130), 예비 스페이서(134) 및 예비 하부 전극(136)의 노출된 표면을 질화시켜, 제1 층간 절연막(130a), 스페이서 (134a)및 하부 전극(136a)을 형성한다. 상기 질화 처리 공정은 이 후 형성될 상변화 물질층이 FCC 결정 구조를 가지면서 성장될 수 있도록 유도하기 위하여 수행한다. 구체적으로, 상기 질화 처리 공정은 약 200 내지 300℃의 온도 하에서 질소 가스를 주입시켜 수행할 수 있다. 이 때, 상기 하부 전극(136a)의 상부 표면 부위는 질소가 다량 함유되어 있는 도전 물질, 구체적으로 N 과잉 티타늄 질화물(N rich TiN)로 변화하게 된다. 상기 질소가 함유됨으로서, 상기 하부 전극(136a)의 상부 표면 부위의 저항은 점점 높아지게 된다. 그런데, 상기 하부 전극(136a)의 상부 표면의 저항이 과도하게 높아지면 주울 히팅이 발생하는데 어려움이 있기 때문에, 상기 질화 처리 공정은 상기 하부 전극(136a)의 상부 표면 부위의 저항이 100Ω보다 높아지지 않도록 적절히 수행하여야 한다.
이하에서는, 상기 질화 처리 공정을 수행함으로서 얻어지는 효과를 설명하고자 한다.
상기 하부 전극(136a) 상에 후속 공정을 통해 형성되는 상변화막 패턴의 결정 구조 및 미세 구조는 상변화 메모리 장치의 동작 특성에 상당한 영향을 끼치게 된다. 특히, 상변화막 패턴에서 프로그래밍 영역이 되는 부분 즉, 상기 하부 전극(136a)과 접촉되는 부위 근방의 상변화막 패턴에서의 결정 구조 및 미세 구조는 상변화 메모리 장치 특성에 더 많은 영향을 준다. 구체적으로, 상기 상변화막 패턴의 입자 크기가 큰 경우에는 리셋 시에 더 많은 에너지가 소모되므로 상변화를 위해 더 높은 전류가 필요하게 된다. 또한, 상기 결정 구조 측면에서, 상기 HCP 상의 결정 구조가 FCC상의 결정 구조에 비해 상변화 시에 더 높은 전류를 필요로 한다. 따라서, 상기 상변화막 패턴은 매우 작은 입자를 가지면서 FCC 상의 결정구조를 갖는 것이 바람직하다.
또한, 상변화 기억장치에 형성되어 있는 상기 상변화막 패턴들의 입자들의 크기가 균일하지 않고 결정 구조들이 HCP상과 FCC상이 혼재되어 있는 경우에는, 각 셀을 구동시키는데 요구되는 에너지가 서로 다르기 때문에 전체 상변화 기억장치를 구동시키기 위해 필요한 동작 전류가 증가되고 및 저항이 매우 불균일해진다. 그러 므로, 상기 상변화막 패턴이 균일한 입자 및 결정 구조를 가지면서 성장되는 것이 바람직하다.
상기와 같이, 상변화막 패턴이 균일한 입자 및 결정 구조를 가지면서 성장되기 위해서는 상기 상변화막 패턴 아래의 하지막 상부면이 균일한 입자 및 결정 구조를 갖는 것이 매우 중요하다. 그러나, 상기 상변화막 패턴이 형성될 하지막은 실리콘 산화막, 하부 전극 및 실리콘 질화막 등과 같은 서로 다른 종류의 막을 포함하므로 균일한 입자 및 결정 구조를 갖기가 매우 어렵다.
더구나, 실리콘 산화막의 상부에 형성되는 상변화 물질층은 상기 하부 전극에 형성되는 상변화 물질층에 비해 상대적으로 막의 성장 속도가 빠르고 입자 크기가 크다. 또한, 상기 상변화 물질층의 결정 구조는 FCC 및 HCP가 서로 혼재된 상을 갖게 되므로, 양호한 특성을 갖지 못한다. 반면에, 실리콘 질화막의 상부에서는 상변화 물질층의 결정 구조가 FCC 대칭을 가지면서 성장되는 특성을 가진다.
따라서, 상기 질화 처리에 의해 제1 층간 절연막(130a), 스페이서(134a) 및 하부 전극(136a) 상부에 질소를 포함됨으로서, 이 후에 형성되는 상변화 물질층의 결정 구조가 FCC 상을 갖도록 유도할 수 있다. 또한, 상기 질화 처리를 통해 이 전 평탄화 공정을 수행하면서 상기 막들의 표면에 발생된 결함을 큐어링할 수 있다.
도 8을 참조하면, 상기 제1 층간 절연막(130a), 스페이서(134a) 및 하부 전극(136) 상에, 이후에 형성될 상변화 물질층이 균일하게 성장될 수 있도록 유도하는 시드층(138)을 형성한다. 상기 시드층(138)은 10 내지 100Å의 두께로 형성한다. 이하에서는 상기 시드층(138)으로 사용되기에 적합한 막들에 대해 설명한다.
상기 시드층(138)은 Ge-Sb-Te 터너리계 물질로 형성할 수 있다. 만일, Ge, Sb, Te 등과 같은 단원소 물질을 시드층으로 선택하는 경우에는 상부에 형성되어 있는 상변화층과 시드층(138) 사이의 계면에서 확산에 의해 각 원소들이 혼합된다. 상기 원소들이 혼합됨에 따라 상변화 물질층의 특성이 저하되기 때문에 시드층(138)으로 상기 단원소 물질을 적용하는 것은 바람직하지 않다. 그러므로, 원소들의 확산되더라도 안정화 조성 영역을 크게 벗어나지 않도록 화학양론적 조성을 가지는 Ge-Sb-Te 터너리계 물질을 선택하여야 한다.
바람직하게, 상기 시드층(138)은 Ge-Sb-Te 터너리계 물질 중에서 상기 안정화 조성점들을 기준으로 하는 GeTe-Sb2T3 바이너리 시스템 물질로 형성할 수 있다.
한편, 상변화 메모리 장치는 리셋 및 셋 동작을 반복하면서 계속적으로 상 분리가 이루어짐에 따라 신뢰성 저하된다. 특히, 상변화 물질이 낮은 녹는점(eutectic) 조성을 갖는 경우 더욱 신뢰성이 저하되될 수 있다. 때문에, 상기 상변화 물질층을 형성하기 위한 핵으로 제공되는 상기 시드층(138)은 안정화 조성점을 벗어나지 않는 것이 바람직하다. 그러므로, 상기 시드층(138)은 Ge-Sb-Te 터너리계 물질 중에서 상기 안정화 조성점들을 기준으로 하는 GeTe-Sb2T3 바이너리 시스템 물질로 형성하는 것이 바람직하다. 상기 GeTe-Sb2T3 바이너리 시스템 물질의 예로서는 Ge4Sb2Te7, Ge1Sb2Te4 및 Ge1Sb4Te7 등을 들 수 있다.
또한, 상변화 메모리 장치의 초기화 단계인 First firing 이 후에 상변화층의 조성을 살펴보면, Sb 및 Te가 상대적으로 많은 조성을 갖는다. 상기 시드층(138)을 상기 First Firing 이 후의 조성과 유사한 조성으로 형성함으로서, 상기 First Firing 시의 전압을 더욱 감소시킬 수 있다. 때문에, 상기 열거한 GeTe-Sb2Te3 바이너리 시스템의 물질 중에서, 상기 시드층(138)으로서 사용될 수 있는 가장 바람직한 물질은 Ge1Sb2Te4 및 Ge1Sb4Te7 이라 할 것이다.
상기 시드층(138)으로 사용되기에 적합한 또다른 Ge-Sb-Te 터너리계 물질의 예로 Ge37Sb9Te52를 들 수 있다. 상기 Ge37Sb9Te52는 안정된 FCC 결정 구조를 갖고 있으므로, 이 후의 상변화층이 FCC 결정 구조를 가지면서 성장될 수 있도록 유도한다.
상기 시드층(138)을 상기 GeTe-Sb2T3 바이너리 시스템 물질 또는 Ge37Sb9Te52로 형성하는 경우에, 상기 GeTe-Sb2T3 바이너리 시스템 물질 또는 Ge37Sb9Te52을 형성할 시에 질소 또는 산소를 도핑시킬 수 있다. 또는, 상기 GeTe-Sb2T3 바이너리 시스템 물질 및 Ge37Sb9Te52을 형성할 시에 전이 금속을 도핑시킬 수 있다. 통상적으로, 상기 질소, 산소 또는 전이 금속을 도핑하는 경우, 입자의 크기가 감소되고 FCC 결정 성장을 증대된다. 또한, 결정 입계에 상기 질소, 산소 또는 전이 금속을 편석시키거나 내부 결함을 형성함으로서 동작 전류를 감소시킬 수 있다. 그런데, 상기 시드층은 프로그램 영역에 포함되는 영역이므로, 상기 시드층(138)에 질소, 산소 또는 전이 금속을 도핑함으로서 동작 전류를 감소시킬 수 있다.
다른 방법으로, 상기 시드층(138)은 GeN 또는 InN 물질을 얇게 적층시켜 형성할 수도 있다. 이 경우, 상기 시드층(138)은 누설 전류의 경로(path)가 될 수 있으므로, 10 내지 50Å의 얇은 두께로 형성하는 것이 바람직하다.
또다른 방법으로, 상기 시드층(138)은 InGeSbTe 화합물 또는 GeSnSbTe 화합물로도 형성할 수 있다. 상기 화합물은 안정된 FCC 결정 구조를 갖고 있으므로, 이 후의 상변화층이 FCC 결정 구조를 가지면서 성장될 수 있도록 유도한다.
도 9를 참조하면, 상기 시드층(138) 상에 상변화 물질층(140)을 형성한다. 상변화 물질층(140)은 칼코겐 화합물을 스퍼터링 방법에 의해 증착시킨다. 여기서, 상기 칼코겐 화합물은 게르마늄-안티몬-텔루륨(Ge-Sb-Te), 주석-안티몬-텔루륨(Sn-Sb-Te), 인듐-안티몬-텔루륨(In-Sb-Te), 인듐-안티몬-게르마늄(Sn-Sb-Ge)계 물질을 들 수 있다. 또한, 상기 상변화 물질층(140)은 산소 또는 질소가 도핑된 칼코겐 화합물로 형성할 수 있다. 상기 상변화 물질층(140)으로 사용하기에 가장 적합한 칼코겐 화합물은 게르마늄-안티몬-텔루륨(GST)이며, 약 1000 내지 2000Å의 두께로 형성한다.
다음에, 상기 상변화 물질층(140) 상에 캡핑용 도전층(144)을 형성한다. 상기 캡핑용 도전층은 티타늄 또는 티타늄 질화물을 증착시켜 형성한다. 또는 상기 캡핑용 도전층은 티타늄을 증착한 후 상기 티타늄 상에 티타늄 질화물을 증착시켜 형성한다.
도 10을 참조하면, 상기 캡핑용 도전층(144), 상변화 물질층(140) 및 시드층(138)을 부분적으로 식각하여, 상기 하부 전극(136a)과 접속하는 캡핑용 도전 패턴(144a), 상변화 물질층 패턴(140a) 및 시드층 패턴(138a)을 형성한다.
다음에, 상기 캡핑용 도전 패턴(144a), 상변화 물질층 패턴(140a) 및 시드층 패턴(138a)을 매립하도록 제2 층간 절연막(142)을 형성하고, 상기 제2 층간 절연막 (142)의 소정 부위를 식각하여 상기 상변화 물질층 패턴(140a)의 상부면을 노출시키는 제2 개구부를 형성한다.
상기 제2 개구부 내부에 도전 물질을 매립하고 평탄화함으로서 상부 전극(146, top electrode)을 형성한다. 상기 도전 물질은 질소 원소를 함유하는 도전성 물질, 금속 또는 금속 실리사이드를 사용할 수 있다. 여기서, 상기 질소 원소를 함유하는 도전성 물질은 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 니오브 질화물, 티타늄-실리콘 질화물, 티타늄-알루미늄 질화물, 티타늄-보론 질화물, 지르코늄-실리콘 질화물, 텅스텐-실리콘 질화물, 텅스텐-보론 질화물, 지르코늄-알루미늄 질화물, 몰리브덴-실리콘 질화물, 몰리브덴-알루미늄 질화물, 탄탈륨-실리콘 질화물, 탄탈륨-알루미늄 질화물, 티타늄 산질화물, 티타늄-알루미늄 산질화물, 또는 텅스텐 산질화물, 탄탈륨 산질화물을 포함한다. 또한, 상기 도전 물질로는 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 티타늄 실리사이드 또는 탄탈륨 실리사이드와 같은 금속 또는 금속 실리사이드를 사용할 수 있다. 그 외에도 도체로서 충분한 전류를 흘려줄 수 있는 전도성물질 이라면 사용이 가능하다.
다음에, 상기 상부 전극(146)과 연결되는 상부 배선(148)을 형성시켜 도 1에 도시된 상변화 메모리 장치를 완성한다.
상기 공정에 의하면, 상기 상변화 메모리 장치에 포함되는 상변화층 패턴이 FCC 결정 구조를 가지면서 균일한 입자로 형성되어 있다. 때문에, 상기 상변화층 패턴을 상변화시키는데 요구되는 전류가 감소되므로 저전력으로 구동이 가능하다, 또한, 상기 상변화층 패턴과 하부 전극 사이에 시드층이 형성됨에 따라, 하부 전극 과 프로그래밍 영역의 계면에서 결정 구조나 입자 크기가 매우 균일하게 된다. 그러므로, 상기 상변화 메모리 장치에서 상기 하부 전극과 프로그래밍 영역 계면에서의 결정 구조 및 입자 크기의 불균일성을 해소하여 리셋 동작이 가능하게 하기 위해서 수행하여야 하는 초기화 과정 즉, First firing 과정에서 가해지는 전류의 크기를 최소화시킬 수 있다. 더 나아가서는, 상기 First firing 과정을 통상의 읽고 쓰는 정도의 전류 레벨로 수행할 수 있다.
실시예 2
도 11은 본 발명의 제2 실시예에 따른 상변화 메모리 장치의 단면도이다.
도 11을 참조하면, 반도체 기판(100)에는 액티브 영역을 한정하기 위한 소자 분리막(103)이 형성되어 있다. 소자 분리막(103)은 통상적인 STI(Shallow Trench Isolation) 방법에 의해 형성될 수 있다. 상기 반도체 기판(100)의 액티브 영역 상에는 트랜지스터가 형성되어 있다.
상기 트랜지스터가 형성되어 있는 기판 상에 하부의 소자들을 매립하는 하부 층간 절연막(120)이 형성되어 있다. 상기 하부 층간 절연막(120) 내에는 상기 소오스 영역(116)과 접속하는 제1 콘택 패드(122)와 상기 드레인 영역(118)과 접속하는 제2 콘택 패드(124)가 형성되어 있다.
상기 제1 콘택 패드(122) 상에는 상기 제1 콘택 패드(122)와 연결되는 하부 배선 라인(126)이 구비된다. 상기 하부 배선 라인(126)은 도핑된 폴리실리콘이나 텅스텐(W), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti) 또는 구리(Cu) 등과 같은 금속 으로 구성될 수 있다. 그러나 상기 하부 배선 라인(126)은 저항이 낮은 구리 또는 텅스텐과 같은 금속을 사용하는 것이 바람직하다.
상기 제2 콘택 패드(124) 상에도 상기 제2 콘택 패드(124)와 접속하는 도전 패턴(128)이 형성된다. 상기 도전 패턴(128)은 상기 하부 배선 라인(126)과 동일한 물질로 이루어진다.
상기 하부 층간 절연막(120) 상에, 상기 하부 배선 라인(126) 및 도전 패턴(128)을 매립하는 제1 층간 절연막(200)이 형성되어 있다. 상기 제1 층간 절연막(200)은 실리콘 산화물계 물질로 이루어진다. 상기 제1 층간 절연막(200) 상에는 실리콘 질화막(202)이 형성되어 있다. 상기 실리콘 질화막(202)은 50 내지 200Å의 두께를 갖는다. 상기 실리콘 질화막(202) 상에서 Ge-Sb-Te계 물질을 성장시키는 경우에 FCC 대칭 형상을 가지면서 성장하는 특성을 가지므로, 상기 상변화 물질층 아래의 하지막으로서 실리콘 산화물계 절연막에 비해 상기 실리콘 질화막(202)이 채용되는 것이 바람직하다. 그러나, 상기 실리콘 산화물계 절연 물질로서 제1 층간 절연막을 형성하지 않고, 상기 실리콘 질화막(202)만을 층간 절연 물질로서 사용하는 경우에는 열적 절연 효과가 감소될 수 있으므로 바람직하지 않다.
상기 제1 층간 절연막(200) 및 상기 실리콘 질화막(202)에는 상기 도전 패턴(128)을 노출시키는 제1 개구부가 구비되어 있고, 상기 제1 개구부 측면에는 상기 제1 개구부의 개구폭을 감소시키기 위한 스페이서(134a)가 구비되어 있다. 상기 스페이서(134a)는 실리콘 질화물로 이루어질 수 있다. 또는, 도시된 것과 같이 실리콘 산질화물 및 실리콘 질화물이 적층된 형상을 가질 수 있다.
상기 스페이서(134a)가 형성되어 있는 제1 개구부의 내부에는 상기 도전 패턴(128)과 전기적으로 접속하기 위한 하부 전극(136a)이 형성되어 있다. 상기 하부 전극(136a)은 도핑된 폴리실리콘이나 텅스텐(W), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti) 또는 구리(Cu) 등과 같은 금속으로 구성될 수 있다. 또는, 상기 하부 전극(136a)은 타타늄 질화막과 같은 금속 질화막으로 형성될 수도 있다.
상기 하부 전극(136a), 스페이서(134a) 및 실리콘 질화막(202a)은 상부 표면이 질화처리 되어 있다.
상기 하부 전극(136a), 스페이서(134a) 및 상기 실리콘 질화막(202a) 상에 시드층 패턴(206a)이 형성되어 있다. 상기 시드층 패턴(206a)은 상기 하부 전극 (136a)의 상부 표면 전체를 덮도록 형성되어 있다. 상기 시드층 패턴(206a)은 상변화 물질층이 균일한 결정 구조를 가지면서 성장할 수 있도록 유도하는 역할을 한다. 상기 시드층 패턴(206a)은 10 내지 100Å 정도의 두께를 갖는다.
상기 시드층 패턴(206a)은 게르마늄-안티몬-텔루륨(Ge-Sb-Te)을 기본으로 하는 칼코겐 화합물로 이루어질 수 있다. 구체적으로, 상기 시드층 패턴(206a)은 상기 녹는점이 낮은 물질 조성을 피하여 안정화 조성점(congurent composition points)을 갖는 은 GeTe-Sb2Te3 바이너리 시스템에서 선택된 적어도 어느 하나의 물질로 이루어질 수 있다. 상기 GeTe-Sb2Te3 바이너리 시스템 물질로는 예를 들어, Ge2Sb2Te5, Ge4Sb2Te7, Ge1Sb2Te4, Ge1Sb4Te7 등을 들 수 있다. 이 중에서, 상기 시드층으로서 사용될 수 있는 가장 바람직한 물질은 Ge1Sb2Te4 및 Ge1Sb4Te7 이라 할 것이다.
또한, 상기 GeTe-Sb2Te3 바이너리 시스템 물질은 아니지만, 상기 시드층으로서 사용할 수 있는 상기 GeSbTe 터너리계 물질로서는 Ge39Sb9Te52도 있다. 상기 Ge39Sb9Te52는 안정한 FCC 결정구조를 가지고 있다.
상기 시드층 패턴(206a)으로 제공되는 GeTe-Sb2Te3 바이너리 시스템의 물질 및 Ge39Sb9Te52는 질소(N), 산소(O) 또는 전이 금속으로 도핑될 수 있다.
상기 시드층 패턴(206a)은 InGeSbTe 또는 GbSnSbTe 화합물로도 이루어질 수 있다.
또한, 상기 시드층 패턴(206a)은 GeN 또는 InN 로도 이루어질 수 있다. 상기 GeN 또는 InN를 시드층 패턴으로 사용하는 경우, 누설 전류의 경로가 될 수 있으므로 50Å이하의 얇은 두께를 갖는 것이 바람직하다.
상기 시드층 패턴(206a) 상에 상변화 물질층 패턴(208a)이 형성되어 있다. 상기 상변화 물질층 패턴(208a)은 산소를 제외한 6족 화합물인 칼코겐 화합물로 이루어진다. 구체적으로, 상기 상변화 물질층 패턴(208a)으로 사용할 수 있는 칼코겐 화합물은 게르마늄-안티몬-텔루륨(Ge-Sb-Te), 주석-안티몬-텔루륨(Sn-Sb-Te), 인듐-안티몬-텔루륨(In-Sb-Te), 인듐-안티몬-게르마늄(Sn-Sb-Ge)계 물질을 들 수 있다. 또한, 상기 상변화 물질층 패턴(208a)은 산소, 질소 또는 전이 금속이 도핑된 게르마늄-안티몬-텔루륨(Ge-Sb-Te)계 물질로 이루어질 수 있다. 가장 바람직하게는, 상기 상변화 물질층 패턴(208a)으로 게르마늄-안티몬-텔루륨(Ge-Sb-Te)을 채용한다.
상기 상변화 물질층 패턴(208a) 상에 캡핑용 도전 패턴(212a)이 적층되어 있다.
상기 시드막 패턴(206a), 상변화 물질층 패턴(208a) 및 캡핑용 도전 패턴(212a)을 매립하는 제2 층간 절연막(210)이 구비되고, 상기 제2 층간 절연막(210) 내에 상기 캡핑용 도전 패턴(212a)과 접속하는 상부 전극(214)이 형성되어 있다. 또한, 상기 상부 전극(214) 상부면에는 상기 상부 전극(214)과 접속하는 상부 배선 라인(216)이 형성되어 있다.
도 12 내지 도 18은 도 11에 도시한 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 제2 실시예에 따른 상변화 메모리 장치 제조 방법에서, 상기 실시예1의 메모리 장치 제조 방법과 동일하게 수행되는 부분의 설명은 생략한다.
도 12를 참조하면, 도 2 내지 도 4를 참조로 설명한 공정과 동일한 공정을 수행하여 도 4에 도시된 구조를 형성한다.
다음에, 제1 및 제2 콘택 패드(122, 124), 하부 배선 라인(126) 및 도전 패턴(128)이 형성되어 있는 하부 층간 절연막(120)상에 제1 층간 절연막(200)을 형성한다. 여기서, 제1 층간 절연막(200)은 실리콘 산화물계 물질로 이루어지며 구체적으로, TEOS, USG, SOG 또는 HDP-CVD 산화물을 사용하여 형성할 수 있다.
상기 제1 층간 절연막(200) 상에 실리콘 질화막(202)을 형성한다.
도 13을 참조하면, 상기 실리콘 질화막(202) 및 제1 층간 절연막(200)을 부분적으로 식각하여 상기 도전 패턴(128)의 상부면을 노출시키는 제1 개구부(132)를 형성한다.
다음에, 상기 제1 층간 절연막(200) 상부면 및 제1 개구부(132)의 프로파일을 따라 실리콘 산질화막을 형성하고, 상기 실리콘 산질화막 상에 실리콘 질화막을 형성한다. 상기 실리콘 질화막 및 실리콘 산 질화막을 상기 도전 패턴(128)의 상부면이 노출될 때까지 이방성으로 식각하여 상기 제1 개구부(132)의 측벽에 예비 스페이서(134)를 형성한다. 상기와 같이 공정을 진행하는 경우, 상기 예비 스페이서(134)는 실리콘 산질화막 및 실리콘 질화막이 적층된 이중 스페이서의 구조를 갖는다.
다른 방법으로, 상기 실리콘 산질화막 및 실리콘 산화막 중 어느 하나의 막을 증착한 후 이방성 식각하여 상기 제1 개구부(132)의 측벽에 단일 스페이서를 형성할 수도 있다.
도 14를 참조하면, 제1 개구부(132)를 채우면서 상기 실리콘 질화막(202) 상에 제3 도전막을 형성한다. 여기서, 상기 제3 도전막은 도핑된 폴리실리콘이나 탄탈륨, 구리, 텅스텐, 티타늄, 알루미늄 등과 같은 금속으로 형성할 수 있다. 또는, 티타늄 질화물과 같은 금속 질화물을 사용하여 형성할 수 있다. 본 실시예에서는 상기 제3 도전막은 티타늄 질화물로 형성하는 것으로 예를 들면서 설명한다.
다음에, 실리콘 질화막의 상면이 노출될 때까지 상기 제3 도전막을 CMP 공정 또는 에치백 공정을 수행하여 평탄화한다. 상기 공정에 의해, 제1 개구부(132)를 매립하는 예비 하부 전극(204)이 형성된다.
도 15를 참조하면, 상기 실리콘 질화막(202), 예비 스페이서(134) 및 예비 하부 전극(204)의 노출된 표면을 질화시킨다. 상기 질화 처리 공정에 의해, 상기 예비 스페이서(134) 및 예비 하부 전극(204)은 표면에 질소가 포함되어 있는 스페이서(134a) 및 하부 전극(204a)으로 전환된다. 또한, 상기 실리콘 질화막은 질소가 다량 포함된 실리콘 질화막(202a)으로 전환된다.
상기 질화 처리 공정은 이 후 형성될 상변화 물질층이 FCC 결정 구조를 가지면서 성장될 수 있도록 유도하기 위하여 수행한다. 상기 질화 처리 공정은 약 200 내지 300℃의 온도 하에서 질소 가스를 주입시킴으로서 수행할 수 있다. 상기 질화 처리 공정은 상기 하부 전극(204a)의 상부 표면 부위의 저항이 100Ω보다 높아지지 않도록 수행하여야 한다. 상기 질화 처리 공정을 수행함으로서 후속 공정에 의해 형성되는 상변화층의 결정 구조 및 입자가 균일하게 성장되도록 유도할 수 있다.
그런데, 상기 실리콘 질화막(202a)이 형성되어 있으므로, 실리콘 산화물계 물질로 이루어지는 상기 제1 층간 절연막(200)상에 상변화층이 성장되는 것이 아니라 상기 실리콘 질화막(202a) 상에 상변화층이 성장된다. 때문에, 상기 제1 층간 절연막(200) 상에 상변화층이 성장될 시에 상기 상변화층의 입자 크기가 크고 결정 구조가 불균일한 특성을 최소화시킬 수 있다. 그러므로, 상기 제1 층간 절연막(200) 상에 실리콘 질화막(202a)이 형성되어 있는 경우에는, 공정 단순화를 위해 상기 질화 처리 공정을 생략할 수도 있다.
도 16을 참조하면, 상기 하부 전극(136a)이 형성되어 있는 실리콘 질화막(202a) 상에, 이후에 상변화 물질층이 균일하게 성장될 수 있도록 유도하는 시드층(206)을 형성한다. 상기 시드층(206)은 10 내지 100Å의 두께로 형성한다.
상기 시드층(206)은 Ge-Sb-Te 터너리계 물질로 형성할 수 있다. 바람직하게, 상기 시드층(206)은 Ge-Sb-Te 터너리계 물질 중에서 상기 안정화 조성점들을 기준으로 하는 GeTe-Sb2T3 바이너리 시스템 물질로 형성한다. 상기 GeTe-Sb2T3 바이너리 시스템 물질의 예로서는 Ge4Sb2Te7, Ge1Sb2Te4 및 Ge1Sb4Te7 등을 들 수 있다. 상기 시드층(206)으로서 사용될 수 있는 가장 바람직한 물질은 Ge1Sb2Te4 및 Ge1Sb4Te7 이라 할 것이다.
상기 시드층(206)으로 사용되기에 적합한 Ge-Sb-Te 터너리계 물질의 다른 예로는 Ge37Sb9Te52를 들 수 있다. 상기 Ge37Sb9Te52는 안정된 FCC 결정 구조를 갖고 있으므로, 이 후의 상변화층이 FCC 결정 구조를 가지면서 성장될 수 있도록 유도한다.
상기 시드층(206)은 상기 GeTe-Sb2T3 바이너리 시스템 물질 및 Ge37Sb9Te52에 질소, 산소 또는 전이 금속을 도핑하여 형성하는 것이 더욱 바람직하다.
다른 방법으로, 상기 시드층(206)은 GeN 또는 InN 물질을 얇게 적층시켜 형성할 수도 있다. 이 경우, 상기 시드층(206)은 누설 전류 경로가 될 수 있으므로, 10 내지 50Å의 얇은 두께로 형성하는 것이 바람직하다.
또다른 방법으로, 상기 시드층(206)은 InGeSbTe 화합물 또는 GeSnSbTe 화합물로도 형성할 수 있다. 상기 화합물은 안정된 FCC 결정 구조를 갖고 있으므로, 이 후의 상변화층이 FCC 결정 구조를 가지면서 성장될 수 있도록 유도한다.
도 17을 참조하면, 상기 시드층(206)상에 상변화 물질층(208)을 형성한다. 상변화 물질층(208)은 칼코겐 화합물을 사용하여 스퍼터링 방법으로 형성한다. 여기서, 상기 칼코겐 화합물은 게르마늄-안티몬-텔루륨(Ge-Sb-Te), 주석-안티몬-텔루 륨(Sn-Sb-Te), 인듐-안티몬-텔루륨(In-Sb-Te), 인듐-안티몬-게르마늄(Sn-Sb-Ge)계 물질을 들 수 있다. 또한, 상기 상변화 물질층(208)은 산소, 질소 또는 전이 금속이 도핑된 칼코겐 화합물로 형성할 수 있다. 본 실시예에서, 상기 상변화 물질층(208)으로 사용하기에 가장 적합한 칼코겐 화합물은 게르마늄-안티몬-텔루륨(GST)이며, 약 1000 내지 2000Å의 두께로 형성한다.
다음에, 상기 상변화 물질층(208) 상에 캡핑용 도전막(212)을 형성한다.
도 18을 참조하면, 상기 캡핑용 도전막(212), 상변화 물질층(208) 및 시드층(206)을 부분적으로 식각하여 상기 하부 전극과 접속하는 캡핑용 도전막 패턴(212a), 상변화 물질층 패턴(208a) 및 시드층 패턴(206a)을 형성한다. 다음에, 상기 캡핑용 도전 패턴(212a), 상변화 물질층 패턴(208a) 및 시드층 패턴(206a)을 매립하도록 제2 층간 절연막(210)을 형성한다.
다음에, 도 11에 도시된 것과 같이, 상기 제2 층간 절연막(210)의 소정 부위를 식각하여 상기 캡핑용 도전 패턴(208a)의 상부면을 노출시키는 제2 개구부를 형성한다. 상기 제2 개구부 내부에 도전 물질을 매립하고 평탄화함으로서 상부 전극(214)을 형성한다. 상기 상부 전극(214)과 연결되는 상부 배선(216)을 형성시켜 상변화 메모리 장치를 완성한다.
상술한 바와 같이 본 발명에 의하면, 상변화 메모리 장치는 상변화 물질층이 입자 크기 및 결정 구조가 균일하게 형성됨에 따라, 셀 구동 전력이 감소시킬 수 있어 동작 특성이 향상된다. 또한, 상기 상변화 메모리 장치를 이루는 셀이 고집적 화된다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (36)

  1. 반도체 기판 상에 구비되고 상부 표면이 질화된 층간 절연막;
    상기 층간 절연막 내에 구비되고, 반도체 기판의 도전 영역과 접속하고 상부 표면이 질화된 하부 전극;
    상기 표면이 질화된 하부 전극 및 층간 절연막 상에 구비되는 상변화 물질층; 및
    상기 상변화 물질층 상에 구비되는 상부 전극을 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  2. 제1항에 있어서, 상기 하부 전극 양측에 질화막 스페이서를 더 구비하는 것을 특징으로 하는 상변화 메모리 장치.
  3. 제1항에 있어서, 상기 표면 질화된 하부 전극 및 층간 절연막 상부면에 상변화 물질층의 성장 유도를 위한 시드층이 더 구비된 것을 특징으로 하는 상변화 메모리 장치.
  4. 제3항에 있어서, 상기 시드층은 GeTe-Sb2Te3 바이너리 시스템에서 선택된 적어도 어느 하나의 물질로 이루어진 것을 특징으로 하는 상변화 메모리 장치.
  5. 제4항에 있어서, 상기 시드층은 질소 또는 산소로 도핑된 것을 특징으로 하는 상변화 메모리 장치.
  6. 제4항에 있어서, 상기 시드층은 전이 금속으로 도핑된 것을 특징으로 하는 상변화 메모리 장치.
  7. 제3항에 있어서, 상기 시드층은 InGeSbTe 또는 GbSnSbTe 화합물로 이루어지는 것을 특징으로 하는 상변화 메모리 장치.
  8. 제3항에 있어서, 상기 시드층은 GeN 또는 InN으로 이루어지는 것을 특징으로 하는 상변화 메모리 장치.
  9. 제3항에 있어서, 상기 시드층은 10 내지 100Å의 두께를 갖는 것을 특징으로 하는 상변화 메모리 장치.
  10. 제7항에 있어서, 상기 반도체 기판 상에,
    소오스/드레인 및 게이트를 포함하는 트랜지스터;
    상기 트랜지스터를 매립하는 하부 층간 절연막;
    상기 하부 층간 절연막 내에 상기 소오스 및 드레인과 각각 접속하는 콘택 패드; 및
    상기 드레인과 접속하는 콘택 패드와 전기적으로 연결되는 도전 라인을 더 구비하는 것을 특징으로 하는 상변화 메모리 장치.
  11. 제10항에 있어서, 상기 하부 전극은 상기 소오스와 접속하는 콘택 패드와 전기적으로 접속하는 것을 특징으로 하는 상변화 메모리 장치.
  12. 반도체 기판 상에 구비되는 층간 절연막;
    상기 층간 절연막 상에 구비되고 실리콘 질화막;
    상기 층간 절연막 및 실리콘 질화막 내에 도전 영역과 접속하도록 구비되는 하부 전극;
    상기 하부 전극 및 실리콘 질화막 상에 구비되는 상변화 물질층; 및
    상기 상변화 물질층 상에 구비되는 상부 전극을 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  13. 제12항에 있어서, 상기 실리콘 질화막 및 하부 전극 표면은 질화 처리된 것을 특징으로 하는 상변화 메모리 장치.
  14. 제11항에 있어서, 상기 하부 전극 및 실리콘 질화막 상부면에 상변화 물질층의 성장 유도를 위한 시드층이 더 구비된 것을 특징으로 하는 상변화 메모리 장치.
  15. 제14항에 있어서, 상기 시드층은 GeTe-Sb2Te3 바이너리 시스템에서 선택된 적어도 어느 하나의 물질로 이루어진 것을 특징으로 하는 상변화 메모리 장치.
  16. 제14항에 있어서, 상기 시드층은 질소 또는 산소로 도핑된 것을 특징으로 하는 상변화 메모리 장치.
  17. 제14항에 있어서, 상기 시드층은 전이 금속으로 도핑된 것을 특징으로 하는 상변화 메모리 장치.
  18. 제14항에 있어서, 상기 시드층은 InGeSbTe 또는 GbSnSbTe 화합물로 이루어지는 것을 특징으로 하는 상변화 메모리 장치.
  19. 제13항에 있어서, 상기 시드층은 GeN 또는 InN으로 이루어지는 것을 특징으로 하는 상변화 메모리 장치.
  20. 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 내에, 도전 영역과 접속하는 하부 전극을 형성하는 단계;
    상기 하부 전극 및 층간 절연막의 상부면을 질화시키는 단계;
    상기 질화 처리된 하부 전극 상에 상변화 물질층을 형성하는 단계; 및
    상기 상변화 물질층 상에 상부 전극을 형성하는 단계를 수행하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  21. 제20항에 있어서, 상기 질화시키는 단계는 상기 하부 전극의 접촉 저항이 100kΩ이하가 되도록 질화되는 깊이를 조정하면서 수행하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  22. 제20항에 있어서, 상기 질화시키는 단계는 200 내지 300℃의 온도 조건에서 수행하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  23. 제20항에 있어서, 상기 하부 전극을 형성하기 이전에,
    상기 하부 전극 양측에 질화막 스페이서를 형성하는 단계를 더 수행하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  24. 제20항에 있어서, 상기 상변화 물질층을 형성하기 이전에,
    상기 질화 처리된 하부 전극 및 층간 절연막 상에 핵 생성을 위한 시드층을 형성하는 단계를 더 수행하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  25. 제24항에 있어서, 상기 시드층은 GeTe-Sb2Te3 바이너리 시스템 물질에서 선 택된 어느 하나로서 형성하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  26. 제25항에 있어서, 상기 시드층을 형성하는 공정시에, 상기 시드층에 N 또는 O로 도핑하는 공정을 동시에 수행하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  27. 제25항에 있어서, 상기 시드층을 형성하는 공정시에, 상기 시드층에 전이 금속을 도핑하는 공정을 동시에 수행하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  28. 제24항에 있어서, 상기 시드층은 InGeSbTe 또는 GbSnSbTe 화합물로 형성하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  29. 제24항에 있어서, 상기 시드층은 GeN 또는 InN을 적층하여 형성하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  30. 제24항에 있어서, 상기 시드층은 10 내지 100Å의 두께로 형성하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  31. 제20항에 있어서, 상기 층간 절연막을 형성하기 이전에,
    상기 기판 상에 소오스/드레인 및 게이트를 포함하는 트랜지스터를 형성하는 단계;
    상기 트랜지스터를 매립하는 하부 층간 절연막을 형성하는 단계;
    상기 하부 층간 절연막 내에 상기 소오스 및 드레인과 각각 접속하는 콘택 패드를 형성하는 단계; 및
    상기 드레인과 접속하는 콘택 패드와 전기적으로 연결되는 도전 라인을 형성하는 단계를 더 수행하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  32. 제20항에 있어서, 상기 하부 전극은 상기 소오스와 접속하는 콘택 패드와 전기적으로 접속하도록 형성하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  33. 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 실리콘 질화막을 형성하는 단계;
    상기 층간 절연막 및 실리콘 질화막 내에, 도전 영역과 접속하는 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 상변화 물질층을 형성하는 단계; 및
    상기 상변화 물질층 상에 상부 전극을 형성하는 단계를 수행하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  34. 제33항에 있어서, 상기 실리콘 질화막은 50 내지 200Å의 두께로 형성하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  35. 제33항에 있어서, 상기 실리콘 질화막을 형성한 이후에 상기 실리콘 질화막 및 상기 하부 전극을 질화 처리하는 단계를 더 수행하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  36. 제33항에 있어서, 상기 상변화 물질층을 형성하기 이전에,
    상기 질화 처리된 하부 전극 및 층간 절연막 상에 핵 생성을 위한 시드층을 형성하는 단계를 더 수행하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
KR1020040064712A 2004-08-17 2004-08-17 상변화 메모리 장치 및 그 제조 방법 KR100655796B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020040064712A KR100655796B1 (ko) 2004-08-17 2004-08-17 상변화 메모리 장치 및 그 제조 방법
US11/205,742 US7394087B2 (en) 2004-08-17 2005-08-17 Phase-changeable memory devices and methods of forming the same
US12/147,996 US7741631B2 (en) 2004-08-17 2008-06-27 Phase-changeable memory devices including phase-changeable materials on silicon nitride layers
US12/777,599 US7989259B2 (en) 2004-08-17 2010-05-11 Methods of manufacturing phase-changeable memory devices including upper and lower electrodes

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040064712A KR100655796B1 (ko) 2004-08-17 2004-08-17 상변화 메모리 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20060016312A true KR20060016312A (ko) 2006-02-22
KR100655796B1 KR100655796B1 (ko) 2006-12-11

Family

ID=36125358

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040064712A KR100655796B1 (ko) 2004-08-17 2004-08-17 상변화 메모리 장치 및 그 제조 방법

Country Status (2)

Country Link
US (3) US7394087B2 (ko)
KR (1) KR100655796B1 (ko)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100718156B1 (ko) * 2006-02-27 2007-05-14 삼성전자주식회사 상전이 메모리 소자 및 그 제조방법
KR100781550B1 (ko) * 2006-11-08 2007-12-03 삼성전자주식회사 상변화 메모리 장치 및 그 파이어링 방법
KR100807677B1 (ko) * 2006-03-02 2008-02-28 키몬다 아게 자기-정렬된 처리를 이용하여 제조된 상 변화 메모리
KR100810615B1 (ko) * 2006-09-20 2008-03-06 삼성전자주식회사 고온 상전이 패턴을 구비한 상전이 메모리소자 및 그제조방법
KR100896180B1 (ko) * 2007-01-23 2009-05-12 삼성전자주식회사 선택적으로 성장된 상변화층을 구비하는 상변화 메모리소자 및 그 제조방법
KR100900137B1 (ko) * 2007-10-17 2009-06-01 주식회사 하이닉스반도체 1-트랜지스터형 디램의 제조방법
KR100900136B1 (ko) * 2007-10-17 2009-06-01 주식회사 하이닉스반도체 1-트랜지스터형 디램
US7606064B2 (en) 2003-09-08 2009-10-20 Samsung Electronics Co., Ltd. Method for reducing a reset current for resetting a portion of a phase change material in a memory cell of a phase change memory device and the phase change memory device
US7605087B2 (en) 2006-09-11 2009-10-20 Samsung Electronics Co., Ltd. Methods of forming semiconductor devices using di-block polymer layers
US7696508B2 (en) 2006-10-31 2010-04-13 Samsung Electronics Co., Ltd. Phase change memory devices having dual lower electrodes
US7812332B2 (en) 2006-11-17 2010-10-12 Samsung Electronics Co. Ltd. Phase change memory device and method of forming the same
US8508021B2 (en) 2010-07-06 2013-08-13 Hynix Semiconductor Inc. Phase-change memory device and method of fabricating the same
KR101450496B1 (ko) * 2010-11-01 2014-10-13 마이크론 테크놀로지, 인크 전기 부품과 메모리 셀을 형성하는 방법

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100733147B1 (ko) * 2004-02-25 2007-06-27 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
KR100615598B1 (ko) * 2004-07-19 2006-08-25 삼성전자주식회사 평탄화 절연막을 갖는 반도체 장치들 및 그 형성방법들
US20080286446A1 (en) * 2005-01-28 2008-11-20 Smuruthi Kamepalli Seed-Assisted MOCVD Growth of Threshold Switching and Phase-Change Materials
KR100682948B1 (ko) * 2005-07-08 2007-02-15 삼성전자주식회사 상전이 메모리 소자 및 그 제조방법
KR100722769B1 (ko) * 2006-05-19 2007-05-30 삼성전자주식회사 상변화 메모리 장치 및 이의 형성 방법
KR100822800B1 (ko) * 2006-05-24 2008-04-17 삼성전자주식회사 상변화 기억소자 및 그 형성 방법
KR100763916B1 (ko) * 2006-06-21 2007-10-05 삼성전자주식회사 ＧｅＳｂＴｅ 박막의 제조방법 및 이를 이용한 상변화메모리 소자의 제조방법
KR100757415B1 (ko) * 2006-07-13 2007-09-10 삼성전자주식회사 게르마늄 화합물 및 그 제조 방법, 상기 게르마늄 화합물을이용한 상변화 메모리 장치 및 그 형성 방법
KR100825777B1 (ko) * 2006-09-26 2008-04-29 삼성전자주식회사 상 변화 메모리 장치의 파이어링 방법 및 상 변화 메모리장치
US8377341B2 (en) * 2007-04-24 2013-02-19 Air Products And Chemicals, Inc. Tellurium (Te) precursors for making phase change memory materials
US20080272355A1 (en) * 2007-05-04 2008-11-06 Samsung Electronics Co., Ltd. Phase change memory device and method for forming the same
US8237149B2 (en) 2007-06-18 2012-08-07 Samsung Electronics Co., Ltd. Non-volatile memory device having bottom electrode
KR100911473B1 (ko) 2007-06-18 2009-08-11 삼성전자주식회사 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법
KR100881055B1 (ko) 2007-06-20 2009-01-30 삼성전자주식회사 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법
JP5503102B2 (ja) * 2007-07-04 2014-05-28 ピーエスフォー ルクスコ エスエイアールエル 相変化メモリ装置
KR100919565B1 (ko) * 2007-07-24 2009-10-01 주식회사 하이닉스반도체 상 변화 메모리 장치
KR100919582B1 (ko) * 2007-08-10 2009-10-01 주식회사 하이닉스반도체 상 변화 메모리 장치
KR100944343B1 (ko) * 2007-08-10 2010-03-02 주식회사 하이닉스반도체 상 변화 메모리 장치
KR100934851B1 (ko) * 2007-08-10 2010-01-06 주식회사 하이닉스반도체 상 변화 메모리 장치 및 그 동작방법
KR101390337B1 (ko) * 2007-09-13 2014-04-29 삼성전자주식회사 멀티-레벨 상변환 메모리 장치, 그것의 프로그램 방법,그리고 그것을 포함한 메모리 시스템
US7893420B2 (en) * 2007-09-20 2011-02-22 Taiwan Seminconductor Manufacturing Company, Ltd. Phase change memory with various grain sizes
US7960205B2 (en) * 2007-11-27 2011-06-14 Air Products And Chemicals, Inc. Tellurium precursors for GST films in an ALD or CVD process
US8318252B2 (en) * 2008-01-28 2012-11-27 Air Products And Chemicals, Inc. Antimony precursors for GST films in ALD/CVD processes
JP2009212202A (ja) * 2008-03-03 2009-09-17 Elpida Memory Inc 相変化メモリ装置およびその製造方法
US7888165B2 (en) 2008-08-14 2011-02-15 Micron Technology, Inc. Methods of forming a phase change material
US7834342B2 (en) 2008-09-04 2010-11-16 Micron Technology, Inc. Phase change material and methods of forming the phase change material
GB0905359D0 (en) * 2009-03-27 2009-05-13 Cambridge Entpr Ltd Phase change devices and methods for their manufacture
US7960286B2 (en) * 2009-06-17 2011-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Narrow channel width effect modification in a shallow trench isolation device
JP5659480B2 (ja) 2009-10-26 2015-01-28 ソニー株式会社 記憶装置の製造方法
JP5696378B2 (ja) 2010-06-15 2015-04-08 ソニー株式会社 記憶装置の製造方法
KR20140021979A (ko) 2012-08-13 2014-02-21 에어 프로덕츠 앤드 케미칼스, 인코오포레이티드 Ald/cvd 공정에서 gst 필름을 위한 전구체
US9112148B2 (en) 2013-09-30 2015-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell structure with laterally offset BEVA/TEVA
CN104659204B (zh) * 2013-11-21 2017-07-04 华邦电子股份有限公司 电阻式存储元件及其操作方法
CN104966717B (zh) * 2014-01-24 2018-04-13 旺宏电子股份有限公司 一种存储器装置及提供该存储器装置的方法
US9178144B1 (en) 2014-04-14 2015-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell with bottom electrode
US9209392B1 (en) 2014-10-14 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell with bottom electrode
KR102594412B1 (ko) 2016-08-03 2023-10-30 삼성전자주식회사 임계 스위칭 소자를 갖는 반도체 소자 형성 방법
KR102631425B1 (ko) * 2017-02-03 2024-01-31 에스케이하이닉스 주식회사 전자 장치 및 그 형성 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6147395A (en) 1996-10-02 2000-11-14 Micron Technology, Inc. Method for fabricating a small area of contact between electrodes
US5952671A (en) * 1997-05-09 1999-09-14 Micron Technology, Inc. Small electrode for a chalcogenide switching device and method for fabricating same
KR100441692B1 (ko) * 1999-03-25 2004-07-27 오보닉스, 아이엔씨. 개선된 접점을 갖는 전기적으로 프로그램가능한 메모리 소자
KR100437458B1 (ko) * 2002-05-07 2004-06-23 삼성전자주식회사 상변화 기억 셀들 및 그 제조방법들
US6728093B2 (en) * 2002-07-03 2004-04-27 Ramtron International Corporation Method for producing crystallographically textured electrodes for textured PZT capacitors
US6727175B2 (en) * 2002-08-02 2004-04-27 Micron Technology, Inc. Method of controlling metal formation processes using ion implantation, and system for performing same
KR100448893B1 (ko) 2002-08-23 2004-09-16 삼성전자주식회사 상전이 기억 소자 구조 및 그 제조 방법
KR20040017695A (ko) 2002-08-23 2004-02-27 삼성전자주식회사 가전기기용 전력선 통신 시스템 및 방법
US6744088B1 (en) * 2002-12-13 2004-06-01 Intel Corporation Phase change memory device on a planar composite layer

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7889548B2 (en) 2003-09-08 2011-02-15 Samsung Electronics Co., Ltd. Method for reducing a reset current for resetting a portion of a phase change material in a memory cell of a phase change memory device and the phase change memory device
US7606064B2 (en) 2003-09-08 2009-10-20 Samsung Electronics Co., Ltd. Method for reducing a reset current for resetting a portion of a phase change material in a memory cell of a phase change memory device and the phase change memory device
KR100718156B1 (ko) * 2006-02-27 2007-05-14 삼성전자주식회사 상전이 메모리 소자 및 그 제조방법
KR100807677B1 (ko) * 2006-03-02 2008-02-28 키몬다 아게 자기-정렬된 처리를 이용하여 제조된 상 변화 메모리
US7605087B2 (en) 2006-09-11 2009-10-20 Samsung Electronics Co., Ltd. Methods of forming semiconductor devices using di-block polymer layers
KR100810615B1 (ko) * 2006-09-20 2008-03-06 삼성전자주식회사 고온 상전이 패턴을 구비한 상전이 메모리소자 및 그제조방법
US7558100B2 (en) 2006-09-20 2009-07-07 Samsung Electronics Co., Ltd. Phase change memory devices including memory cells having different phase change materials and related methods and systems
US8129214B2 (en) 2006-10-31 2012-03-06 Samsung Electronics Co., Ltd. Phase change memory devices having dual lower electrodes and methods of fabricating the same
US7696508B2 (en) 2006-10-31 2010-04-13 Samsung Electronics Co., Ltd. Phase change memory devices having dual lower electrodes
US7746688B2 (en) 2006-11-08 2010-06-29 Samsung Electronics Co., Ltd. PRAM and method of firing memory cells
KR100781550B1 (ko) * 2006-11-08 2007-12-03 삼성전자주식회사 상변화 메모리 장치 및 그 파이어링 방법
US7812332B2 (en) 2006-11-17 2010-10-12 Samsung Electronics Co. Ltd. Phase change memory device and method of forming the same
KR100896180B1 (ko) * 2007-01-23 2009-05-12 삼성전자주식회사 선택적으로 성장된 상변화층을 구비하는 상변화 메모리소자 및 그 제조방법
US8445318B2 (en) 2007-01-23 2013-05-21 Samsung Electronics Co., Ltd. Phase change memory devices including phase change layer formed by selective growth methods and methods of manufacturing the same
KR100900136B1 (ko) * 2007-10-17 2009-06-01 주식회사 하이닉스반도체 1-트랜지스터형 디램
KR100900137B1 (ko) * 2007-10-17 2009-06-01 주식회사 하이닉스반도체 1-트랜지스터형 디램의 제조방법
US8508021B2 (en) 2010-07-06 2013-08-13 Hynix Semiconductor Inc. Phase-change memory device and method of fabricating the same
KR101450496B1 (ko) * 2010-11-01 2014-10-13 마이크론 테크놀로지, 인크 전기 부품과 메모리 셀을 형성하는 방법

Also Published As

Publication number Publication date
US7394087B2 (en) 2008-07-01
US7989259B2 (en) 2011-08-02
US7741631B2 (en) 2010-06-22
US20080258128A1 (en) 2008-10-23
US20100221879A1 (en) 2010-09-02
KR100655796B1 (ko) 2006-12-11
US20060072370A1 (en) 2006-04-06

Similar Documents

Publication Publication Date Title
KR100655796B1 (ko) 상변화 메모리 장치 및 그 제조 방법
US7875493B2 (en) Memory structure with reduced-size memory element between memory material portions
US7456421B2 (en) Vertical side wall active pin structures in a phase change memory and manufacturing methods
US7414258B2 (en) Spacer electrode small pin phase change memory RAM and manufacturing method
US7682868B2 (en) Method for making a keyhole opening during the manufacture of a memory cell
US7579613B2 (en) Thin film fuse phase change RAM and manufacturing method
US7569844B2 (en) Memory cell sidewall contacting side electrode
US7238994B2 (en) Thin film plate phase change ram circuit and manufacturing method
US7608503B2 (en) Side wall active pin memory and manufacturing method
EP1966841B1 (en) A vertical phase change memory cell and methods for manufacturing thereof
US7397060B2 (en) Pipe shaped phase change memory
US7514288B2 (en) Manufacturing methods for thin film fuse phase change ram
US8860111B2 (en) Phase change memory cell array with self-converged bottom electrode and method for manufacturing
KR100566699B1 (ko) 상변화 메모리 장치 및 그 제조 방법
KR100873878B1 (ko) 상변화 메모리 유닛의 제조 방법 및 이를 이용한 상변화메모리 장치의 제조 방법
US7879645B2 (en) Fill-in etching free pore device
US7919766B2 (en) Method for making self aligning pillar memory cell device
KR100669851B1 (ko) 상변화 메모리 장치의 제조 방법
US7879643B2 (en) Memory cell with memory element contacting an inverted T-shaped bottom electrode
US7956344B2 (en) Memory cell with memory element contacting ring-shaped upper end of bottom electrode
KR20060008799A (ko) 상변화 메모리 장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee