KR100900137B1 - 1-트랜지스터형 디램의 제조방법 - Google Patents
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Abstract
본 발명은 1-트랜지스터형 디램의 제조방법에 관한 것으로, 두 개의 트랜지스터가 하나의 소스를 공유하고, 비트라인이 활성영역 상부를 지나가도록 배치하여 셀 사이즈를 감소시킬 수 있는 기술을 개시한다. 이를 위해, 본 발명은 기판의 활성영역 상부에 제 1 및 제 2 게이트를 형성하는 단계와, 제 1 및 제 2 게이트 사이의 활성영역에 공통 소스 영역을 형성하고, 제 1 및 제 2 게이트 외측의 활성영역에 드레인 영역을 형성하는 단계와, 구조물 상부에 공통 소스 및 드레인 영역과 각각 접속하는 제 1 및 제 2 금속배선을 형성하는 단계 및 제 2 금속배선 상부에 제 2 금속배선과 접속하는 비트라인을 형성하는 단계를 포함한다.
1-트랜지스터, 공통 소스
Description
본 발명은 1-트랜지스터형 디램의 제조방법에 관한 것으로, 특히 1-트랜지스터형 디램 구조에서 두 개의 트랜지스터가 하나의 소스를 공유하고, 비트라인이 활성영역 상부를 지나가도록 배치하여 셀 사이즈를 감소시킬 수 있는 기술이다.
반도체 메모리장치로서 대표적인 소자는 디램(DRAM)이다. 디램은 일반적으로 하나의 트랜지스터(transistor)와 하나의 캐패시터(capacitor)로 이루어진 구성이 하나의 단위 셀(unit cell)을 이루게 된다.
디지탈 데이터(digital data) 1(=high) 또는 0(=low)은 캐패시터에 저장되며, 상기 캐패시터에 저장되는 데이터의 레벨을 정상적으로 유지하기 위해서, 디램은 일정 시간간격을 갖고 데이터 재충전동작인 리프레쉬(refresh)를 수행하게 된다. 이와 같은 단위 셀을 갖는 디램은 디디알 시리즈(DDR(Double Data Rate SDRAM) series)로 불리우는 동기형 반도체 메모리 장치까지 그 개발이 이루어지고 있다.
그러나, 디램의 집적도(density)가 기가(Giga)급으로 갈수록 칩의 면적은 점점 더 크게 구현될 수 밖에 없을 것이다. 이는 칩의 크기가 소형화될수록 유리하게 되는 시스템(system)의 입장에서는 부담으로 작용할 것이다.
특히, 단위 셀을 구성하는 캐패시터는 캐패시터의 정전용량을 증가시키기 위해 하부 전극의 높이를 2μm 이상으로 높게 형성하고, 유전율이 높은 물질을 사용하고 있다. 이에 따라, 캐패시터를 패터닝하는데 어려움이 있고, 누설전류 발생이 증가하게 된다.
또한, 종래의 단위 셀 구조에 의해서는 비트라인이 활성영역 상부가 아닌 소자분리막 상부를 지나가도록 배치되어 디램(DRAM) 소자가 6F2 이하의 구조를 갖는데 한계가 있다.
본 발명은 다음과 같은 목적이 있다.
첫째, 1-트랜지스터형 디램을 구현하여 캐패시터 공정을 없앰으로써 공정을 단순화시키고, 칩의 높이를 감소시킬 수 있는데 그 목적이 있다.
둘째, 두 개의 트랜지스터가 하나의 소스를 공유하고, 비트라인이 활성영역 상부를 지나가도록 배치하여 셀 사이즈를 감소시킬 수 있는데 그 목적이 있다.
셋째, 트랜지스터의 드레인 상부에 섬(island)형 금속배선을 형성하고, 섬형 금속배선과 접속하는 콘택플러그를 형성하여 드레인과 비트라인을 연결함으로써 콘택플러그의 높이를 낮춰 공정을 용이하게 하고, 드레인의 표면 데미지를 방지할 수 있는데 그 목적이 있다.
본 발명에 따른 1-트랜지스터형 디램의 제조방법은 기판의 활성영역 상부에 제 1 및 제 2 게이트를 형성하는 단계; 제 1 및 제 2 게이트 사이의 활성영역에 공통 소스 영역을 형성하고, 제 1 및 제 2 게이트 외측의 활성영역에 드레인 영역을 형성하는 단계; 구조물 상부에 공통 소스 및 드레인 영역과 각각 접속하는 제 1 및 제 2 금속배선을 형성하는 단계; 및 제 2 금속배선 상부에 제 2 금속배선과 접속하는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 제공한다.
첫째, 1-트랜지스터형 디램을 구현하여 캐패시터 공정을 없앰으로써 공정을 단순화시키고, 칩의 높이를 감소시킬 수 있는 효과를 제공한다.
둘째, 두 개의 트랜지스터가 하나의 소스를 공유하고, 비트라인이 활성영역 상부를 지나가도록 배치하여 셀 사이즈를 감소시킬 수 있는 효과를 제공한다.
셋째, 트랜지스터의 드레인 상부에 섬(island)형 금속배선을 형성하고, 섬형 금속배선과 접속하는 콘택플러그를 형성하여 드레인과 비트라인을 연결함으로써 콘택플러그의 높이를 낮춰 공정을 용이하게 하고, 드레인의 표면 데미지를 방지할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1a 내지 도 1f는 본 발명의 제 1 실시예에 따른 1-트랜지스터형 디램의 제조방법을 도시한 단면도이다.
도 1a에 도시된 바와 같이, SOI(Silicon On Insulator) 웨이퍼(106)는 실리콘 기판(100)과 절연막(102) 및 실리콘층(104)의 적층 구조로 이루어진다. 이러한 SOI 웨이퍼(106)의 실리콘층(104)에 활성영역(108)을 정의하는 소자분리막(110)이 절연막(102)과 접하도록 형성한다. 여기서, 절연막(102)은 산화막으로 형성하는 것이 바람직하다.
그 다음, 실리콘층(104)의 활성영역 상부에 게이트(112)를 형성한다. 그 다음, 게이트(112)의 양측벽에 게이트 스페이서(114)를 형성한다. 여기서, 게이트(112)는 SOI 웨이퍼(106)와 수직한 방향으로 형성하며, 하나의 활성영역(108) 상에 두개의 게이트(112)를 형성하는 것이 바람직하다.
도 1b에 도시된 바와 같이, 소스/드레인 이온주입 공정을 수행하여 게이트(112) 양측의 활성영역(108) 내에 소스 영역(116a) 및 드레인 영역(116b)을 형성한다.
여기서, 소스/드레인 이온주입 공정은 N형 불순물, 예컨대 인(P)이나 비소(As) 및 이들의 조합 중 선택된 어느 하나를 이용하여 수행하는 것이 바람직하다. 그리고, 소스 영역(116a)은 두 개의 게이트(112) 사이의 활성영역(108) 내에 형성하고, 드레인 영역(116b)은 활성영역(108) 에지부 내에 형성하는 것이 바람직하다.
그 다음, LDD(Lightly Doped Drain) 이온 주입 공정을 수행하여 게이트(112) 양측의 활성영역(108) 내에 LDD 영역(118)을 형성한다.
여기서, LDD 이온 주입 공정은 LDD 영역(118)이 소스/드레인 영역(116a, 116b)의 양측에 형성되도록 경사(Tilt)를 주어 수행하는 것이 바람직하다. 그리고, LDD 이온 주입 공정은 소스/드레인 이온 주입 공정과 동일한 불순물을 사용하거나, 다른 불순물을 사용하여 수행하되, 소스/드레인 이온 주입 공정 보다 낮은 불순물 농도와 이온주입 에너지를 이용하여 수행하는 것이 바람직하다.
도 1c에 도시된 바와 같이, 전체 표면 상부에 절연막(120)을 형성한다. 그 다음, 절연막(120)을 선택적으로 식각하여 소스/드레인 영역(116a, 116b)을 노출시키는 제 1 콘택홀(122)을 형성한다.
여기서, 절연막(120)을 형성한 이후, 절연막(120)에 대한 평탄화 공정을 더 수행할 수 있으며, 이때 평탄화 공정은 화학적기계적연마(CMP) 방법으로 수행하는 것이 바람직하다.
도 1d에 도시된 바와 같이, 제 1 콘택홀(122)을 포함한 절연막(120) 상부에 금속배선용 물질막(미도시)을 형성한다. 그 다음, 금속배선용 물질막을 선택적으로 식각하여 소스 영역(116a)에 접속되는 금속배선(124a)을 형성하고, 동시에 드레인 영역(116b)에 접속되는 금속배선(124b)을 형성한다.
여기서, 금속배선(124a)은 두 개의 게이트(112) 사이의 소스 영역(116a)을 서로 연결하기 위해 형성하는 것으로, 게이트(112)와 평행한 방향으로 라인(Line) 형태로 형성하는 것이 바람직하다. 그리고, 금속배선(124a)에는 트랜지스터 동작시 소스 영역(116a)에서 드레인 영역(116b)으로 전류 경로가 형성되도록 접지전압 VSS이 인가되는 것이 바람직하다.
그리고, 금속배선(124b)은 후속공정에서 형성될 비트라인과 드레인 영역(116b)을 연결하기 위한 콘택플러그 역할을 수행하며, 드레인 영역(116b) 상부에 섬(Island) 형태로 형성하는 것이 바람직하다. 여기서, 금속배선(124b)은 직사각형 또는 정사각형 형태로 형성하는 것이 바람직하다.
또한, 금속배선(124b)은 버퍼 역할을 수행한다. 즉, 종래와 같이 후속 공정에서 형성될 비트라인과 드레인 영역(116b)을 하나의 콘택플러그로 직접 연결하는 경우 식각해야 할 절연막의 높이가 높아 콘택홀 하부로 갈수록 선폭이 감소하고, 드레인 영역(116b)에 표면 데미지(damage)가 가해지게 된다.
그러나, 본 발명과 같이 1차로 금속배선(124b)을 형성하고, 2차로 금속배선(124b)과 접속하는 콘택플러그를 형성하여 비트라인과 드레인 영역(116b)을 연결하게 되면 식각해야 할 절연막의 높이가 낮아 콘택홀의 선폭을 확보할 수 있다. 따라서, 콘택플러그를 크게 형성할 수 있어 콘택 저항이 감소된다. 이에 따라, 트랜지스터의 전류 흐름을 증가시켜 소자의 동작 속도를 향상시킬 수 있다.
도 1e에 도시된 바와 같이, 전체 표면 상부에 절연막(126)을 형성한다. 그 다음, 절연막(126)을 선택적으로 식각하여 금속배선(124b)을 노출시키는 제 2 콘택홀(128)을 형성한다. 여기서, 제 2 콘택홀(128) 형성을 위한 식각 공정시 금속배선(124b)이 버퍼 역할을 수행하여 드레인 영역(116b) 표면에 데미지가 가해지는 현상을 방지하고, 식각해야 할 절연막의 높이가 낮아 선폭을 확보할 수 있다.
그 다음, 도 1f에 도시된 바와 같이, 제 2 콘택홀(128)에 도전막을 매립하여 콘택플러그(130)를 형성한다. 그 다음, 콘택플러그(130) 및 절연막(126) 상부에 비트라인(132)을 형성한다. 여기서, 비트라인(132)는 센싱 마진을 증가시키기 위해 저항이 낮은 물질, 예컨대 알루미늄, 구리, 텅스텐 및 이들의 조합 중 선택된 어느 하나로 형성하는 것이 바람직하다.
상기와 같이 SOI 웨이퍼(106)에 구현된 디램 셀은, 게이트(112) 아래의 채널 영역에 해당하는 플로팅 바디(Floating Body;134)에 정공(Hole)이 포획되는 정도에 따라 트랜지스터의 문턱전압(Vt)이 변하게 된다. 문턱전압(Vt)이 변하게 되면 소스 영역(116a)에서 드레인 영역(116b)으로 흐르는 전류의 양이 달라지게 된다.
예컨대, 플로팅 바디(134)에 정공이 포획되어 있으면 트랜지스터의 문턱전압(Vt)이 낮아지게 된다. 그러면, 소스 영역(116a)에서 드레인 영역(116b)으로 흐르는 전류의 양이 증가하여 데이터 "1" 저장 상태가 된다.
반면, 플로팅 바디(134)에 저장된 정공이 방출되게 되면 트랜지스터의 문턱전압(Vt)이 높아지게 된다. 그러면, 소스 영역(116a)에서 드레인 영역(116b)으로 흐르는 전류의 양이 감소하여 데이터 "0" 저장 상태가 된다.
이러한 동작은 소스/드레인 영역(116a, 116b)에 인가하는 전압에 의해 이루어지게 된다. 즉, 소스 영역(116a)에 접지전압 VSS을 인가하고, 드레인 영역(116b)에 포지티브(positive) 전압을 인가하면 전계(electric field)에 의해 플로팅 바디(134)에 정공이 포획되게 된다. 그리고, 소스 영역(116a)에 접지전압 VSS을 인가하고, 드레인 영역(116b)에 네가티브(negative) 전압을 인가하면 드레인 영역(116b)과 플로팅 바디(134) 사이에 순방향 바이어스가 형성되어 정공이 방출되게 된다.
한편, 리드 동작시 비트라인(132)에 인가되는 전압 레벨에 따라 소스 영역(116a)에서 드레인 영역(116b)으로 흐르는 전류의 양이 달라지게 된다.
예컨대, 비트라인(132)에 트랜지스터의 문턱전압(Vt) 보다 낮은 레벨의 전압이 인가되면 플로팅 바디(134)에 정공이 포획되어 있으므로 전계가 낮아진다. 이 때, 드레인 영역(116b)에는 포지티브 전압보다 낮은 레벨의 전압을 인가한다.
이에 따라, 소스 영역(116a)에서 드레인 영역(116b)으로 전자가 이동하여 전류의 양이 증가하게 된다. 그러면, 비트라인(132)의 전압이 기준전압에 비해서 낮은 레벨로 떨어져 데이터 "0"이 리드된다.
한편, 비트라인(132)에 트랜지스터의 문턱전압(Vt) 보다 높은 레벨의 전압이 인가되면 전계가 높아지게 된다. 이에 따라, 소스 영역(116a)에서 드레인 영역(116b)으로 흐르는 전류의 양이 감소하게 된다. 그러면, 비트라인(132)의 전압이 기준전압에 비해서 높은 레벨이 되어 데이터 "1"이 리드된다.
도 2a 내지 도 2e는 본 발명의 제 2 실시예에 따른 1-트랜지스터형 디램의 제조방법을 도시한 단면도이다.
도 2a에 도시된 바와 같이, SOI(Silicon On Insulator) 웨이퍼(206)는 반도체 기판(200)과 절연막(202) 및 실리콘층(104)의 적층 구조로 이루어진다. 이러한 SOI 웨이퍼(206)의 실리콘층(204)에 활성영역(208)을 정의하는 소자분리막(210)이 절연막(202)과 접하도록 형성한다. 여기서, 절연막(202)은 산화막으로 형성하는 것이 바람직하다.
그 다음, 실리콘층(204)의 활성영역 상부에 게이트(212)를 형성한다. 그 다음, 게이트(212)의 양측벽에 게이트 스페이서(214)를 형성한다. 여기서, 게이트(212)는 SOI 웨이퍼(206)와 수직한 방향으로 형성하며, 하나의 활성영역(208) 상에 두 개의 게이트(212)를 형성하는 것이 바람직하다.
그 다음, 소스/드레인 이온주입 공정을 수행하여 게이트(212) 양측의 활성영 역(208) 내에 소스 영역(216a) 및 드레인 영역(216b)을 형성한다.
여기서, 소스/드레인 이온주입 공정은 N형 불순물, 예컨대 인(P)이나 비소(As) 및 이들의 조합 중 어느 하나를 이용하여 수행하는 것이 바람직하다. 그리고, 소스 영역(216a)은 두 개의 게이트(212) 사이의 활성영역(208) 내에 형성하고, 드레인 영역(216b)은 활성영역(208) 에지부 내에 형성하는 것이 바람직하다.
그 다음, LDD(Lightly Doped Drain) 이온 주입 공정을 수행하여 게이트(212) 양측의 활성영역 내에 LDD 영역(218)을 형성한다.
여기서, LDD 이온 주입 공정은 LDD 영역(218)이 소스/드레인 영역(216a, 216b)의 양측에 형성되도록 경사(Tilt)를 주어 수행하는 것이 바람직하다. 그리고, LDD 이온 주입 공정은 소스/드레인 이온 주입 공정과 동일한 불순물을 사용하거나, 다른 불순물을 사용하여 수행하되, 소스/드레인 이온 주입 공정 보다 낮은 불순물 농도와 이온주입 에너지를 이용하여 수행하는 것이 바람직하다.
그 다음, 전체 표면 상부에 절연막(220)을 형성한다. 그 다음, 절연막(220)을 선택적으로 식각하여 소스/드레인 영역(216a, 216b)을 노출시키는 제 1 콘택홀(222)을 형성한다.
여기서, 절연막(220)을 형성한 이후, 절연막(220)에 대한 평탄화 공정을 더 수행할 수 있으며, 이때 평탄화 공정은 화학적기계적연마(CMP) 방법으로 수행하는 것이 바람직하다.
도 2b에 도시된 바와 같이, 제 1 콘택홀(222)에 도전막을 매립하여 제 1 콘택플러그(224)를 형성한다.
여기서, 제 1 콘택플러그(224)는 텅스텐, 알루미늄, 구리, 폴리실리콘 및 이들의 조합 중 선택된 어느 하나로 형성하는 것이 바람직하다. 그리고, 선택적 에피택셜 성장 공정으로 제 1 콘택홀(222)에 실리콘을 성장시켜 형성할 수도 있다. 이때, 선택적 에피택셜 성장 공정은 기상 에피택셜 성장 방법, 액상 에피택셜 성장 방법 및 분자 에피택셜 성장 방법을 이용할 수 있으며, 이 중 기상 에피택셜 성장 방법을 이용하는 것이 바람직하다.
도 2c에 도시된 바와 같이, 제 1 콘택플러그(224) 상부에 금속배선(226a, 226b)을 형성한다.
여기서, 금속배선(226a)은 두 개의 게이트(212) 사이의 소스 영역(216a)을 서로 연결하기 위해 형성하는 것으로, 게이트(212)와 평행한 방향으로 라인 형태로 형성하는 것이 바람직하다. 그리고, 금속배선(226a)에는 트랜지스터 동작시 소스 영역(216a)에서 드레인 영역(216b)으로 전류 경로가 형성되도록 접지전압 VSS이 인가되는 것이 바람직하다.
그리고, 금속배선(226b)은 후속공정에서 형성될 비트라인과 드레인 영역(216b)을 연결하기 위한 콘택플러그 역할을 수행하며, 드레인 영역(216b) 상부에만 섬 형태로 형성하는 것이 바람직하다. 여기서, 금속배선(226b)은 직사각형 또는 정사각형 형태로 형성하는 것이 바람직하다.
한편, 금속배선(226a)과 금속배선(226b)을 분리하여 별도의 공정으로 형성할 수도 있다. 이는 공정 마진이 부족한 경우 금속배선(226a, 226b)을 동시에 형성하면 금속배선(226b)의 모서리 부분이 과도 식각되어 금속배선(226b)의 크기가 작게 형성될 수 있기 때문이다.
도 2d에 도시된 바와 같이, 전체 표면 상부에 절연막(228)을 형성한다. 그 다음, 절연막(228)을 선택적으로 식각하여 금속배선(226b)을 노출시키는 제 2 콘택홀(230)을 형성한다.
여기서, 제 2 콘택홀(230) 형성을 위한 식각 공정시 금속배선(226b)이 버퍼 역할을 수행하여 드레인 영역(216b)에 표면 데미지가 가해지는 현상을 방지하고, 식각해야 할 절연막의 높이가 낮아 선폭을 확보할 수 있다.
그 다음, 도 2e에 도시된 바와 같이, 제 2 콘택홀(230)에 도전막을 매립하여 제 2 콘택플러그(232)를 형성한다. 그 다음, 제 2 콘택플러그(232) 및 절연막(228) 상부에 비트라인(234)을 형성한다. 여기서, 비트라인(234)는 센싱 마진을 증가시키기 위해 저항이 낮은 물질, 예컨대 알루미늄, 구리, 텅스텐 및 이들의 조합 중 선택된 어느 하나로 형성하는 것이 바람직하다.
도 1a 내지 도 1f는 본 발명의 제 1 실시예에 따른 1-트랜지스터형 디램의 제조방법을 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 제 2 실시예에 따른 1-트랜지스터형 디램의 제조방법을 도시한 단면도.
Claims (15)
- 기판의 활성영역 상부에 제 1 및 제 2 게이트를 형성하는 단계;상기 제 1 및 제 2 게이트 사이의 상기 활성영역에 공통 소스 영역을 형성하고, 상기 제 1 및 제 2 게이트 외측의 상기 활성영역에 드레인 영역을 형성하는 단계;상기 구조물 상부에 상기 공통 소스 및 드레인 영역과 각각 접속하는 제 1 및 제 2 금속배선을 형성하는 단계; 및상기 제 2 금속배선과 접속되고 상기 활성영역 상부를 지나도록 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 1-트랜지스터형 디램의 제조방법.
- 제 1 항에 있어서, 상기 기판은 실리콘 기판, 절연막 및 실리콘층으로 이루어진 SOI 구조인 것을 특징으로 하는 1-트랜지스터형 디램의 제조방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2 게이트 형성 단계 이후에 상기 제 1 및 제 2 게이트 양측벽에 게이트 스페이서를 각각 형성하는 단계를 더 포함하는 것을 특징으로 하는 1-트랜지스터형 디램의 제조방법.
- 제 1 항에 있어서, 상기 소스 및 드레인 영역은 LDD 영역을 포함하는 것을 특징으로 하는 1-트랜지스터형 디램의 제조방법.
- 제 4 항에 있어서, 상기 LDD 영역 형성 공정은 경사 이온주입 공정으로 수행하는 것을 특징으로 하는 1-트랜지스터형 디램의 제조방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2 금속배선 형성 단계는전체 표면 상부에 제 1 절연막을 형성하는 단계;상기 제 1 절연막을 식각하여 상기 공통 소스 및 드레인 영역을 노출시키는 제 1 콘택홀을 형성하는 단계;상기 제 1 콘택홀을 포함한 상기 제 1 절연막 상부에 금속배선용 제 1 물질막을 형성하는 단계; 및상기 금속배선용 제 1 물질막을 선택적으로 식각하여 상기 제 1 및 제 2 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 1-트랜지스터형 디램의 제조방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2 금속배선 형성 단계는전체 표면 상부에 제 2 절연막을 형성하는 단계;상기 제 2 절연막을 식각하여 상기 공통 소스 및 드레인 영역을 노출시키는 제 2 콘택홀을 형성하는 단계;상기 제 2 콘택홀에 도전막을 매립하여 제 1 콘택플러그를 형성하는 단계;상기 제 2 절연막 상부에 금속배선용 제 2 물질막을 형성하는 단계; 및상기 금속배선용 제 2 물질막을 선택적으로 식각하여 상기 제 1 및 제 2 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 1-트랜지스터형 디램의 제조방법.
- 제 7 항에 있어서, 상기 제 1 콘택플러그는 텅스텐, 알루미늄, 구리, 폴리실리콘 및 이들의 조합 중 어느 하나의 물질로 형성하는 것을 특징으로 하는 1-트랜지스터형 디램의 제조방법.
- 제 7 항에 있어서, 상기 제 1 콘택플러그는 에피택셜 성장 공정으로 형성하는 것을 특징으로 하는 1-트랜지스터형 디램의 제조방법.
- 제 9 항에 있어서, 상기 에피택셜 성장 공정은 기상 에피택셜 성장 방법으로 수행하는 것을 특징으로 하는 1-트랜지스터형 디램의 제조방법.
- 제 1 항에 있어서, 상기 제 1 금속배선은 상기 제 1 및 제 2 게이트와 평행한 방향으로 라인 형태로 형성하는 것을 특징으로 하는 1-트랜지스터형 디램의 제조방법.
- 제 11 항에 있어서, 상기 제 2 금속배선은 섬 형태로 형성하는 것을 특징으 로 하는 1-트랜지스터형 디램의 제조방법.
- 제 12 항에 있어서, 상기 섬 형태는 직사각형 또는 정사각형인 것을 특징으로 하는 1-트랜지스터형 디램의 제조방법.
- 제 1 항에 있어서, 상기 비트라인은 상기 제 1 및 제 2 게이트와 수직한 방향으로 상기 활성영역 상부에 형성하는 것을 특징으로 하는 1-트랜지스터형 디램의 제조방법.
- 제 1 항에 있어서, 상기 비트라인은 제 2 콘택플러그를 통해 상기 제 2 금속배선과 접속하는 것을 특징으로 하는 1-트랜지스터형 디램의 제조방법.
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