KR20030002203A - 반도체 디램 셀 - Google Patents

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Abstract

활성영역에 대한 사진공정시 비트라인 전극 부분과 스토리지 전극 부분의 활성영역의 라운딩 현상을 방지하여 면적이 동일하게 함으로써 트랜지스터의 특성이 대칭을 이루도록 하는 디램 셀을 개시한다. 이러한 디램 셀은, 워드라인과, 워드라인과 수직한 방향으로 배치된 비트라인과,비트라인과 평행하게 배치된 긴 라인(line) 형태의 활성영역, 및 콘택에 의해 활성영역과 접속된 스토리지 전극으로 이루어진다.

Description

반도체 디램 셀{Semiconductor DRAM cell}
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 공정마진을 증가시킬 수 있는 반도체 디램(DRAM) 셀에 관한 것이다.
일반적으로 디램(DRAM) 셀은 다음과 같은 레이아웃을 갖는다.
도 1은 종래의 일반적인 디램(DRAM) 셀의 레이아웃을 도시한 것으로, 세로방향으로 긴 직사각형의 섬(island) 모양으로 배열된 도면 참조번호 "2"는 활성영역을 형성하기 위한 레이아웃을, 상기 활성영역과 수직으로 형성된 "4"는 워드라인을형성하기 위한 레이아웃을, 상기 워드라인과 수직으로 배열된 "6"은 비트라인을 형성하기 위한 레이아웃을, "8"은 비트라인과 트랜지스터의 소오스/드레인을 접속시키는 콘택을 형성하기 위한 레이아웃을, 그리고 "10"은 캐패시터 스토리지 전극과 트랜지스터의 소오스/드레인을 접속시키기 위한 콘택을 형성하기 위한 레이아웃을 각각 나타낸다.
도 2a 및 도 2b는 종래의 디램(DRAM) 셀의 단면을 나타낸 것으로, 도 1의 2A-2A' 및 2B-2B' 방향의 단면을 나타낸다.
반도체기판(12) 표면에는 소자가 형성되는 활성영역과 비활성영역을 한정하기 위한 필드산화막(14)이 형성되어 있고, 상기 반도체기판(12) 상에는 게이트절연막(16)과, 셀의 워드라인 역할을 하는 게이트전극(18) 그리고 상기 게이트전극과 패드전극을 절연시키기 위한 절연막(20)이 적층되어 이루어진 게이트라인이 형성되어 있다. 상기 게이트라인의 측벽에는 스페이서(22)가 형성되어 있고, 게이트라인 양측의 상기 반도체기판(12)에는 소오스/드레인(24)이 형성되어 있다. 그리고, 상기 소오스/드레인과 접속된 패드전극(26)과, 그 결과물을 덮는 층간절연막(28)이 차례로 형성되어 있고, 콘택(30)을 통해 상기 패드전극(26)과 접속된 캐패시터의 스토리지 전극(32)과 콘택(31)을 통해 패드전극(26)과 접속된 비트라인(34)이 각각 형성되어 있다.
도 1에 도시된 바와 같이, 디램(DRAM) 소자의 경우 활성영역은 직사각 모양의 섬(island) 형태를 갖는다. 따라서, 사진공정시 스토리지 전극 부분의 활성영역이 라운딩(rounding)되는 현상이 일어나는데, 이로 인해 스토리지 전극 부분의 활성영역의 면적이 줄어들어 디램 셀 트랜지스터의 특성이 비대칭을 이루게 된다. 이에 따라 소자 동작시 프로그램되는 데이터의 종류에 따라 동작 마진이 감소하는 단점이 있었다. 실제로, 현재 진행되고 있는 공정에서 비트라인 전극과 스토리지 전극 부분의 활성영역의 면적을 비교해 보면 2배 가까이 차이가 나고 있다.
모스(MOS) 트랜지스터는 그 구조상 대칭적인 형태를 가지고 있고, nMOS를 기준으로 볼 때, 소오스와 드레인 중 전위가 높은 쪽의 전극이 드레인 역할을 하게 된다. 이 때 저항이 큰 부분의 전극이 소오스 역할을 하는 경우 동작전류가 감소하는 특징으로 가지게 된다. 따라서, 상기한 바와 같이 스토리지 전극 부분의 활성영역의 면적이 비트라인 전극 부분의 활성영역의 면적보다 작은 경우, 디램 셀이 "0" 데이터를 쓰고 읽는 경우에는 문제가 없지만 "1"을 쓰고 읽는 경우에는 동작전류가 감소되어 동작 마진이 부족해지는 단점이 있었다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명이 이루고자 하는 기술적 과제는, 활성영역에 대한 사진공정시 비트라인 전극 부분과 스토리지 전극 부분의 활성영역의 라운딩 현상을 방지하여 면적이 동일하게 함으로써 트랜지스터의 특성이 대칭을 이루도록 하는 디램 셀을 제공하는 데 있다.
도 1은 종래의 일반적인 디램(DRAM) 셀의 레이아웃도이다.
도 2a 및 도 2b는 도 1의 2A-2A' 및 2B-2B' 방향의 단면을 나타낸다.
도 3은 본 발명에 의한 디램(DRAM) 셀의 레이아웃을 도시한 것이다.
도 4a 및 도 4b는 본 발명에 의한 디램(DRAM) 셀의 단면도로서, 도 2의 4A-4A' 및 4B-4B' 방향의 단면도들이다.
상기 과제를 이루기 위하여 본 발명에 의한 디램 셀은, 워드라인과, 상기 워드라인과 수직한 방향으로 배치된 비트라인과,상기 비트라인과 평행하게 배치된 긴 라인(line) 형태의 활성영역, 및 콘택에 의해 상기 활성영역과 접속된 스토리지 전극을 구비하는 것을 특징으로 한다. 상기 워드라인의 측벽에는 스페이서가 구비되며, 워드라인은 상기 활성영역이 연결된 부분에서 스페이서들이 맞닿을 정도로 큰 폭을 갖는다. 그리고, 활성영역의 연결된 부분의 상기 워드라인 사이의 거리는 스페이서 두께의 2배보다 작은 것이 바람직하다. 그리고, 상기 워드라인 상부를 덮는 절연막과, 상기 활성영역과 접속된 패드전극과, 상기 패드전극이 형성된 결과물을 덮는 층간절연막, 및 상기 층간절연막에 형성되며, 활성영역과 상기 비트라인을 접속시키는 콘택을 더 구비할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명한다.
도 3은 본 발명에 의한 디램(DRAM) 셀의 레이아웃을 도시한 것이다.
세로방향으로 길게 배열된 도면 참조번호 "42"는 활성영역을 형성하기 위한 레이아웃을, 상기 활성영역과 수직으로 형성된 "44"는 워드라인을 형성하기 위한 레이아웃을, 상기 활성영역과 평행하며 상기 워드라인과 수직으로 배열된 "46"은 비트라인을 형성하기 위한 레이아웃을, "48"은 상기 비트라인과 트랜지스터의 소오스/드레인을 접속시키는 콘택을 형성하기 위한 레이아웃을, 그리고 "50"은 캐패시터 스토리지 전극과 트랜지스터의 소오스/드레인을 접속시키는 위한 콘택을 형성하기 위한 레이아웃을 각각 나타낸다.
도 1에 도시된 종래의 레이아웃과 비교해보면 활성영역을 형성하기 위한 레이아웃(42)이 종래와 같이 섬 모양으로 형성된 것이 아니라, 길게 라인(line) 형태로 구성되어 있고 워드라인을 나타내는 레이아웃(44) 중 활성영역들이 서로 연결되어 있는 부분이 돌출되어 다른 부분에 비해 더 크게 형성되어 있음을 알 수 있다. 이는 패드전극을 형성하기 위한 다결정실리콘의 식각공정에서 활성영역이 드러나 손상되는 것을 방지하기 위한 것이다. 바람직하게는, 각 워드라인 사이의 거리는 워드라인 측벽의 스페이서의 두께보다 2배 이하가 되어 워드라인 스페이서들이 맞닿게 되도록 한다.
이와 같이 비트라인 방향으로 길게 연결되어 있는 활성영역(42)은 실제 소자동작시 비트라인 방향으로 인접한 셀의 데이터에 영향을 주지 않는데, 이는 동작하지 않는 워드라인은 항상 0V를 유지하고 있어서 워드라인에 의해 절연되기 때문이다. 따라서, 비트라인 방향의 셀 간의 격리는 워드라인에 의해 이루어지게 된다.
도 4a 및 도 4b는 본 발명에 의한 디램(DRAM) 셀의 단면도로서, 도 2의 4A-4A' 및 4B-4B' 방향의 단면을 나타낸다.
반도체기판(52) 표면에는 소자가 형성되는 활성영역과 비활성영역을 한정하기 위한 필드산화막(54)이 형성되어 있고, 상기 반도체기판(52) 상에는 게이트절연막(56)과, 셀의 워드라인 역할을 하는 게이트전극(58) 그리고 상기 게이트전극과 패드전극을 절연시키기 위한 절연막(60)이 적층되어 이루어진 게이트라인이 형성되어 있다. 상기 게이트라인의 측벽에는 스페이서(62)가 형성되어 있고, 게이트라인 양측의 반도체기판(52)에는 소오스/드레인(64)이 형성되어 있다. 그리고, 상기 소오스/드레인과 접속된 패드전극(66)과, 그 결과물을 덮는 층간절연막(68)이 차례로 형성되어 있고, 콘택(70)을 통해 상기 패드전극(66)과 접속된 캐패시터의 스토리지 전극(72)과 콘택(71)을 통해 패드전극과 접속된 비트라인(74)이 각각 형성되어 있다.
도 4a를 참조하면, 도 2a에 도시된 종래 디램(DRAM) 셀과 비교할 때, 활성영역들이 비트라인 방향으로 서로 연결되도록 레이아웃되어 있기 때문에 반도체기판(52) 표면에는 필드산화막이 형성되어 있지 않고 대신 반도체기판에 활성영역이 형성되었음을 알 수 있다. 그리고,이 부분의 워드라인(게이트라인)은 그 측벽에 형성된 스페이서들(62)이 서로 맞닿을 정도로 다른 부분에 비해 크게 형성되어 있다. 그러면, 패드전극용 폴리실리콘을 패터닝하기 위한 식각 공정에서 워드라인 스페이서(62)가 식각 방지막 역할을 하여 활성영역이 드러나 손상되는 문제가 발생되지 않는다.
도 4b를 참조하면, 활성영역이 긴 라인 형태로 레이아웃되었기 때문에, 도 2b의 종래의 셀과 비교할 때 필드산화막(54)의 폭이 줄어들었고 도면 중앙에는 활성영역이 형성되어 있으며, 이 활성영역의 표면에는 워드라인 스페이서(65)가 잔류되어 있다. 이 스페이서(65)에 의해 패드전극용 폴리실리콘 식각시 활성영역이 드러나 손상되는 것이 방지된다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
이상과 같이 본 발명에 의한 디램(DRAM) 셀에 의하면, 비트라인 방향으로 연결된 긴 라인(line) 형태로 활성영역을 레이아웃함으로써 활성영역을 한정하기 위한 사진공정에서 스토리지 전극과 연결될 부분의 활성영역이 라운딩되는 현상이 방지된다. 따라서, 디램 셀 트랜지스터의 비트라인 전극 부분과 스토리지 전극 부분의 활성영역의 면적이 동일하게 되어 트랜지스터의 특성이 대칭을 이루도록 할 수 있다.

Claims (4)

  1. 워드라인;
    상기 워드라인과 수직한 방향으로 배치된 비트라인;
    상기 비트라인과 평행하게 배치된 긴 라인(line) 형태의 활성영역; 및
    콘택에 의해 상기 활성영역과 접속된 스토리지 전극을 구비하는 것을 특징으로 하는 반도체 디램(DRAM) 셀.
  2. 제 1항에 있어서, 상기 워드라인의 측벽에는 스페이서가 구비되며,
    상기 워드라인은 상기 활성영역이 연결된 부분에서 상기 스페이서들이 맞닿을 정도로 큰 폭을 갖는 것을 특징으로 하는 반도체 디램(DRAM) 셀.
  3. 제 2항에 있어서, 상기 활성영역의 연결된 부분의 상기 워드라인 사이의 거리는 상기 스페이서 두께의 2배보다 작은 것을 특징으로 하는 반도체 디램(DRAM) 셀.
  4. 제 1항에 있어서, 상기 워드라인 상부를 덮는 절연막과,
    상기 활성영역과 접속된 패드전극과,
    상기 패드전극이 형성된 결과물을 덮는 층간절연막, 및
    상기 층간절연막에 형성되며, 상기 활성영역과 상기 비트라인을 접속시키는 콘택을 더 구비하는 것을 특징으로 하는 반도체 디램(DRAM) 셀.
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