KR0172734B1 - 반도체 소자 및 그의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000003860 storage Methods 0.000 claims abstract description 60
- 239000010410 layer Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 15
- 239000011229 interlayer Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- 238000002955 isolation Methods 0.000 claims description 9
- 125000006850 spacer group Chemical group 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 5
- 238000000034 method Methods 0.000 description 15
- 230000003071 parasitic effect Effects 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
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Abstract
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 본 발명의 구성은 라이트용 패스 트랜지스터와, 상기 라이트용 패스 트랜지스터의 소오스 전극단에 연결된 스토리지 트랜지스터와, 상기 스토리지 트랜지스터의 드레인단에 연결된 리드용 패스 트랜지스터를 구비하여 형성되는 반도체 소자에 있어서, 상기 라이트용 패스 트랜지스터의 게이트 전극은 라이트용 패스 트랜지스터의 게이트 전극 예정 영역 및 소오스 전극 콘택 영역을 제외한 소오스 전극 전영역을 덮도록 형성되고, 상기 스토리지 트랜지스터의 게이트 전극은 스토리지 트랜지스터의 게이트 예정 영역 및 소오스 콘택 영역을 제외한 소오스 전극 전영역을 덮도록 형성되는 것을 특징으로 한다.
Description
제1도는 일반적인 3개의 트랜지스터를 갖는 반도체 디램 소자의 회로도.
제2도는 종래의 방법에 따른 3개의 트랜지스터를 갖는 디램 소자를 나타내는 반도체 디램 소자의 평면도.
제3도는 종래의 방법에 따라 형성된 3개의 트랜지스터를 갖는 반도체 소자의 제조방법을 설명하기 위한, 제2도의 선 X-X'의 단면도.
제4도는 본 발명의 일실시예에 따른 3개의 트랜지스터를 갖는 반도체 디램 소자를 나타내는 평면도.
제5도는 (a)내지 (c)는 본 발명의 일실시예에 따르그런데 반도체 디램 소자의 제조방법을 설명하기 위한, 제4도의 선 X-X'의 단면도.
* 도면의 주요부분에 대한 부호의 설명
AA : 엑티브 영역 BB1, BB2, BB3 : 게이트 전극 영역
CC, CC1, CC2 : 콘택 영역 C1 : 기생용량
C2 : 라이트용 컬럼 캐패시턴스 C3 : 리드용 컬럼 캐패시턴스
M1 : 라이트용 패스 트랜지스터 M2 : 스토리지 트랜지스터
M3 : 리드용 패스 트랜지스터 1 : 반도체 기판
2 : 소자 분리 절연막 3 : 게이트 절연막
4A ; 라이트용 패스 트랜지스터의 게이트 전극
4B : 스토리지 트랜지스터의 게이트 전극
4C : 리드용 패스 트랜지스터의 게이트 전극
5A, 5B : 라이트용 패스 트랜지스터의 소오스/드레인 전극
5D, 5E : 리드용 패스 트랜지스터의 소오스/드레인 전극
5C : 스토리지 트랜지스터의 소오스 전극
5D : 스토리지 트랜지스터의 드레인 전극
10 : N LDD 스페이서 절연막
6 : 층간 절연막 7A,7B,7C,7E : 배선
100 : 감광막 패턴 200 : 절연막 스페이서
발명은 반도체 소자 및 그의 제조방법에 관한 것으로서, 보다 구체적으로는 누설 전류를 감소시켜 소자의 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
일반적으로 논리(logic) 반도체 장치에서 사용되는 메모리 소자는 하이-스피드가 요구되며, 따라서 6개의 트랜지스터를 구비한 풀 씨모오스 에스램(full CMOS SRAM)을 널리 사용하고 있다. 이러한 풀 씨모오스 에스램은 셀 크기가 상대적으로 크다는 문제점을 지니고 있다.
이에 따라, 제안된 종래의 3개의 트랜지스터를 구비한 메모리 소자는 리드(read)와 라이트 억세스 포트(write access port)가 별도로 사용되므로 하이-스피드를 달성하면서, 동시에 셀 크기도 풀 씨모오스 에스램에 비해 절반이하로 할수 있어 초고집적화를 달성하는데 큰 장점을 갖는다.
또한, 3개의 트랜지스터 셀은 1개의 디램 셀에 비해 셀 크기는 2배이상이 크다. 로직 기술과 동일하게 단일 폴리실리콘 구조를 사용하므로써 공정이 다나순하며, 하이-스피드를 달성할 수 있고, 리드와 라이트 억세스 포트를 별도로 사용할 수 있으므로 큰 장점을 지닌다. 이와 같은 3개의 트랜지스터를 구비한 디램 셀 기생용량은 스토리지 트랜지스터의 게이트 캐피시턴스와, 라이트용 패스 트랜지스터의 접합 캐피시턴스가 합쳐진 값이며, 이에 따라 스토리지 트랜지스터의 게이트 캐패시터는 기생 용량에 저장된 데이타의 보유 시간(retention time)을 결정하는 요인중의 하나이다. 그러므로, 스토리지 트랜지스터의 게이트 캐피시턴스를 증가시키기 위하여는 스토리지 트랜지스터의 게이트 전극의 크기를 증대시켜야 한다. 여기서, 종래의 3개의 트랜지스터를 갖는 디램 소자에 대하여 설명하기로 한다.
첨부한 도면, 제1도는 3개의 트랜지스터를 갖는 디램 소자의 회로도를 나타낸 것이고, 제2도는 제1도의 디램 소자를 종래의 방법에 따라 형성한 반도체 소자의 평면도이고, 제3도는 제2도의 평면도를 X-X'축에 의하여 절단한 단면도이다. 우선, 제1도에 도시된 바와 같이, 리드용 워드 라인(WL:read)과 라이트용 워드 라인(WL:write)과 일정한 간격을 두고 평행하게 위치하고, 각각의 워드 라인과 수직으로 교차되도록 데이타 인(data-in)라인과, 데이타 아웃 라인(data-out)이 각각 배열된다. 따라서, 각각의 데이터 라인은 서로 평행하게 위치하게 된다.
그리고, 라이트용 워드 라인에는 라이트용 패스 트랜지스터(M1)의 게이트 전극이 연결되고, 그의 드레인 전극단은 데이타 인 라인(data-in)에 연결되며, 소오스 전극단은 스토리지 트랜지스터(M2)의 게이트 전극 및 기생용량 캐패시터(C1)와 연결된다.
그리고, 스토리지 트랜지스터(M2)의 소오스 전극단은 접지되고, 그의 드레인 전극단은 리드용 패스 트랜지스터(M3)의 드레인 전극단에 접속된다. 그리고, 리드용 패스 트랜지스터(M3)의 소오스 전극단은 데이타 아웃 라인에 연결된다. 또한, 리드용 패스 트랜지스터(M3)의 게이트 전극은 리드용 워드라인(WL:read)에 연결된다.
이러한 구성을 갖는 디램 소자의 동작은 다음과 같다.
먼저, 디램 소자의 라이트(write) 동작시에는 라이트용 워드 라인(WL:write)을 억세스하여 라이트용 패스 트랜지스터(M1)를 턴온시킨다. 그러면, 패스 트랜지스터(M1)에 연결된 데이타 인 라인(data-in)을 통하여 원하는 데이타가 입력되어, 기생 용량 캐패시터(C1)의 전하 저장 전극에 저장된다. 그리고, 디램 소자의 리드하는 동작시에는, 리드용 워드라인을 억세스하여 리드용 패스 트랜지스터(M3)를 턴온 시킨다. 그러면, 기생 용량 캐패시터(C1)에 저장된 데이타 값에 따라 스토리지 트랜지스터(M2)가 동작하게 되어 디램 셀에 저장되어 있는 데이타를 읽을수 있다. 이러한 구성을 갖는 디램 소자를 종래의 방법에 의하여 형성된 평면도가 제2도에 도시되어 있다. 반도체 기판에 소자 분리 영역을 형성함에 의하여 소자의 액티브 영역(AA)이 형성되고, 액티브 영역(AA)의 적소에 라이트 패스 트랜지스터, 스토리지 트랜지스터, 리드 패스 트랜지스터 각각의 게이트 전극(BB1,BB2,BB3)이 일정 거리를 두고 형성된다. 그리고, 게이트 전극(BB1,BB2,BB3)으로 부터 노출된 액티브 영역(AA)에 이은 주입 또는 불순물 도핑등의 방법에 의하여 소오스, 드레인 전극이 형성되고, 이 소오스, 드레인 전극은 금속 배선과 콘택(CC)된다.
이와 같이 형성된 반도체 소자의 단면은 제3도에 도시된 바와 같이, 반도체 기판(1)의 소정 영역에 트랜지스터와 트랜지스터 사이를 분리하기 위한 소자 분리 절연막(2)이 형성되고, 구조물 전면에 열산화 방식에 의하여 게이트 절연막(3)이 형성된다. 그리고, 게이트 절연막(3) 상부의 적소에 라이트용 패스 트랜지스터, 스토리지 트랜지스터, 리드용 패스 트랜지스터 각각의 게이트 전극(4A,4B,4C)이 형성된다. 여기서, 상기 스토리지 트랜지스터의 게이트 전극은 그의 크기가 증가할수록 기생 용량 캐패시터 용량이 증대되므로 라이트용 패스 트랜지스터 및 리드용 패스 트랜지스터의 게이트 전극(4A 및 4C)의 크기보다 크게 형성된다. 그런다음, 노출된 게이트 전극의 양측 기판하단에 라이트용 패스 트랜지스터, 스토리지 트랜지스터, 리드용 패스 트랜지스터의 소오스, 드레인 영역(5A,5B,5C,5D,5E)이 불순물 이온 주입 또는 불순물 도핑에 의하여 형성된다. 전체 구조물 상부에 층간 절연막이 통상의 방식에 의하여 증착되고, 층간 절연막의 소정 부분이 식각되어 콘택홀이 형성되고, 콘택홀에 의하여 노출된 기판부와 금속 배선(7A,7B,7C,7E)을 이룬다. 그러나, 상기에 전술한 종래의 방법에 따르면, 종래와 같은 스토리지 트랜지스터 및 라이트용 패스 트랜지스터의 게이트 전극은 고집적화 되어가는 현재의 추세를 감안하여 그의 크기를 증대시키는데 어려움이 존재하며, 종래의 크기로는 빠른 동작 속도와 대용량을 실현할 만큼의 기생 용량 캐피시턴스를 형성하기 어렵게 되어 소자의 선뢰성을 저하시키게 되는 문제점이 존재하였다. 따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위하여 안출된 것으로, 3개의 트랜지스터를 구비한 반도체 소자 및 그의 제조방법에 있어서, 라이트용 패스 트랜지스터 및 스토리지 트랜지스터의 게이트 전극 크기를 증대시키면서도, 셀 크기는 감소시키어 소자의 빠른 동작 속도 및 고집적화를 실현할 수 있는 반도체 소자 및 그의 제조방법을 제공하는 것을 목적으로 한다. 상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자는 라이트용 워드라인에 게이트 전극이 연결되고, 그의 소오스 단이 데이타 라인에 연결되어 라이트용 워드 라인을 엑세스함에 따라 동작하는 라이트용 패스 트랜지스터와, 상기 라이트용 패스 트랜지스터의 드레인 전극단에 연결되어 전하를 저장하는 스토리지 트랜지스터와 ,상기 스토리지 트랜지스터의 드레인 전극단에 드레인 전극이 연결되고, 리드용 워드라인을 억세스함에 따라 동작하는 리드용 패스 트랜지스터를 포함하는 반도체 소자에 있어서, 상기 라이트용 패스 트랜지스터의 게이트 전극은 라이트용 패스 트랜지스터의 게이트 전극 영역 및 소오스 전극 콘택 부위를 제외한 소오스 전극 전 영역 상부를 덮도록 형성되고, 상기 스토리지 트랜지스터의 게이트 전극은 스토리지 트랜지스터의 게이트 전극 영역 및 소오스 전극 콘택 부위를 제외한 소오스 전극 전 영역 상부를 덮도록 형성되는 것을 특징으로 한다. 또한, 본 발명에 따른 반도체 소자의 제조방법은, 라이트용 패스 트랜지스터와 스토리지 트랜지스터와 리드용 패스 트랜지스터간을 분리하기 위한 소자 분리막이 형성된 반도체 기판에 게이트 절연막을 형성하는 단계 ; 상기 게이트 절연막 상부의 적소에 라이트용 패스 트랜지스터와 스토리지 트랜지스터와 리드용 패스 트랜지스터의 게이트 전극을 형성하는 단계 ; 상기 게이트 전극의 양측 기판상에 각각의 트랜지스터의 소오스 또는 드레인 전극을 형성하는 단계 ; 전체 구조물 상부에 중간 절연막을 형성하는 단계 ; 상기 층간 절연막의 소정 부분과, 라이트용 패스 트랜지스터의 게이트 전극 및 스토리지 트랜지스터의 소정 부분을 식각하여 콘택홀을 형성하는 단계 ; 상기 콘택홀 내측벽에 절연막 스페이서와, 스토리지 트랜지스터의 소오스 전극을 형성하는 단계 ; 상기 라이트용 패스 트랜지스터의 드레인 전극과, 리드용 패스 트랜지스터의 소오스 전극이 노출되도록 층간 절연막을 식각하여 콘택홀을 형성하는 단계 ; 및 상기 각각의 콘택홀이 매립되도록 금속 배선을 형성하는 단계를 포함하며, 상기 게이트 전극을 형성하는 단계에서 라이트용 패스 트랜지스터의 게이트 전극과 스토리지 트랜지스터의 게이트 전극은 해당하는 트랜지스터의 소오스 전극 전 영역을 덮도록 식각하여 형성하는 것을 특징으로 한다. 이하, 첨부한 도면에 의거하여 본 발명의 일실시예를 자세히 설명하기로 한다.
첨부한 도면 제4도는 본 발명에 따라 제조된 반도체 소자의 평면도이고, 제5도 (a) 내지 (c)는 본 발명에 따라 제조된 반도체 소자의 단면도이다. 먼저, 제3도에 도시된 바와 같이, 반도체 기판에 라이트용 패스 트랜지스터, 스토리지 트랜지스터, 리드용 패스 트랜지스터를 형성하기 위한 엑티브 영역(AA)이 형성된다. 이때, 스토리지 트랜지스터, 리드용 패스 트랜지스터는 동일 액티브 영역에 형성되고, 각각의 트랜지스터의 액티브 영역은 종래의 액티브 영역보다 적은 면적을 차지한다.
그리고, 액티브 영역의 적소에 게이트 전극이 형성된다. 이때, 라이트용 패스 트랜지스터 게이트 전극(BB1)은 라이트용 패스 트랜지스터의 액티브 영역 중앙 및 소오스 전극의 전영역에 걸쳐 형성되고, 스토리지 트랜지스터의 게이트 전극(BB2)도 또한 스토리지 트랜지스터의 소오스 전 영역에 형성된다. 그리고, 리드용 트랜지스터의 게이트 전극(BB3)은 상기 스토리지 트랜지스터의 게이트 전극과 일정 거리 이격된 위치에 형성된다. 이어서, 상기 게이트 전극 (BB1,BB2,BB3)들의 양측의 액티브 영역(AA)에 소오스, 드레인 전극이 형성되고, 이 영역에 전원 인가 및 접지를 위한 콘택(CC2)이 이루어지며, 본 발명에서는 액티브 영역상에 위치된 라이트용 패스 트랜지스터와 스토리지 트랜지스터의 게이트 전극에 콘택(CC1)을 이룬다. 이와 같이 형성된 반도체 소자의 제조방법을 제5도 (a) 내지 (c)에 의거하여 자세히 설명한다. 우선, 제5도 (a)에 도시된 바와 같이, 반도체 기판(1)에 라이트용 패스 트랜지스터, 스토리지 트랜지스터, 리드용 패스 트랜지스터 각각을 분리시키기 위한 소자 분리 절연막(2)이 국부 산화방법 또는 트랜치 산화막 방법등에 의하여 형성된다. 본 발명에서는 국부 산화방법에 따른 로코스 산화막이 이용된다. 그리고, 전체 구조물 상부에 게이트 절연막(3)이 공지된 방법에 의하여 형성되고, 게이트 절연막(3) 상부에 라이트용 패스 트랜지스터, 스토리지 트랜지스터, 리드용 패스 트랜지스터의 게이트 전극(4A,4B,4C)이 공지된 방법에 의하여 형성된다. 이때, 본 발명에서의 라이트용 패스 트랜지스터의 게이트 전극(4A)은 게이트 예정 영역 이외에도 소오스 예정 영역상부에도 일정 영역 존재하도록 형성된다. 그리고, 상기 스토리지 트랜지스터 또한 게이트 전극(4B)이 소오스 예정 영역을 덮도록 형성된다. 또한, 상기 라이트용 패스 트랜지스터의 게이트 전극(4A)과 스토리지 트랜지스터의게이트 전극(4B)의 일측은, 라이트용 패스 트랜지스터와 스토리지 트랜지스터를 분리하기 위한 소자 분리막(2) 상부의 양측 끝단들이 위치되도록 형성된다. 그리고나서, 게이트 전극(4A,4B,4C)으로 부터 노출된 반도체 기판부에 불순물 주입으로 라이트용 패스 트랜지스터의 드레인 전극 영역과, 스토리지 트랜지스터와 리드용 패스 트랜지스터의 공통 드레인 전극 영역과, 리드용 패스 트랜지스터의 소오스 전극 영역이 형성된다. 그리고나서, 전체 구조물 상부에 화학 기상 증착 방식 또는 그 밖의 증착 방식에 의하여 층간 절연막(6)이 형성되고, 그 상부에 감광막이 도포된다. 이어서, 라이트용 패스 트랜지스터의 게이트 전극의 일정 부분과, 스토리지 트랜지스터의 게이트 전극의 일정 부분이 노출되도록 노광 및 현상되어 감광막 패턴(100)이 형성된다. 그리고, 제5도 (b)에 도시된 바와 같이, 하부의 층간 절연막(6) 및 스토리지 트랜지스터의 게이트 전극(4B)이 감광막 패턴(100)의 형태로 식각된다. 이때, 식각 공정으로 노출된 반도체 기판부위는 라이트용 패스 트랜지스터 및 스토리지 트랜지스터의 각각의 소오스 전극이 될 부분이다. 이어서, 노출된 반도체 기판 영역에 이온 주입 또는 불순물 도핑에 의하여 라이트용 패스 트랜지스터 및 스토리지 트랜지스터의 소오스/드레인 전극(5B,5C)이 형성된다. 이어서, 식각이 이루어진 부분의 노출된 게이트 전극과 이후에 형성될 금속 배선간의 절연을 도모하기 위하여 구조물 전면에 절연막이 공지된 방법에 의하여 증착되고, 이방성 블랭킷 식각 방식에 의하여 절연막이 식각되어 절연막 스페이서(200)가 형성된다. 이때, 상기 소오스 전극(5B,5C)이 형성되는 단계와 절연막 스페이시(200)가 형성되는 단계는 바꾸어 실시하여도 무방하다. 또한, 상기 라이트용 패스 트랜지스터 및 스토리지 트랜지스터의 소오스 전극을 형성하는 또다른 방법으로서, 식각에 의하여 각 트랜지스터의 소오스 전극 예정영역을 노출시키고, 식각이 이루어진 층간 절연막 양측벽에 절연막 스페이서(200)이 공지된 방법에 의하여 형성된다음, 불순물을 함유한 도전층을 배선으로하여 콘택시킨후, 도전층에 함유된 불순물을 기판내로 도핑시키어 소오스 전극을 형성할 수 있다. 이어서, 제5도 (c)에 도시된 바와 같이, 라이트용 패스 트랜지스터의 드레인 전극(5A) 영역과 리드용 패스 트랜지스터의 소오스 전극(5E) 영역이 노출되도록 층간 절연막(6)이 식각된다. 그리고나서, 노출된 소오스 드레인 영역에 전기적 접속을 위한 금속 배선(7A,7B,7C,7E)이 형성된다. 이상에서 자세히 설명한 바와 같이, 본 발명에 따르면 라이트용 패스 트랜지스터 및 스토리지 트랜지스터의 게이트 전극을 콘택이 형성되는 영역을 제외한 각 트랜지스터의 소오스 전극 영역 전체를 덮도록 형성하여 반도체 소자의 기생 용량 캐피시턴스를 증대시키어 소자의 동작 신뢰성을 향상시키며, 셀 크기를 감소시킬 수 있는 효과가 있다.
Claims (4)
- 라이트용 워드라인에 게이트 전극이 연결되고, 그의 드레인 단이 데이타 라인에 연결되어 라이트용 워드 라인을 엑세스함에 따라 동작하는 라이트용 패스 트랜지스터와, 상기 라이트용 패스 트랜지스터의 소오스 전극단에 연결되어 전하를 저장하는 스토리지 트랜지스터와, 상기 스토리지 트랜지스터의 드레인 전극단에 드레인 전극이 연결되고 리드용 워드라인을 억세스함에 따라 동작하는 리드용 패스 트랜지스터를 포함하는 반도체 소자에 있어서, 상기 라이트용 패스 트랜지스터의 게이트 전극은 라이트용 패스 트랜지스터의 게이트 전극 영역 및 소오스 전극 콘택 부위를 제외한 소오스 전극 전 영역 상부를 덮도록 형성되고, 상기 스토리지 트랜지스터의 게이트 전극은 스토리지 트랜지스터의 게이트 전극 영역 및 소오스 전극 콘택 부위를 제외한 소오스 전극 전 영역 상부를 덮도록 형성되는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 라이트용 패스 트랜지스터의 게이트 전극의 일측단은 라이트용 패스 트랜지스터와 스토리지 트랜지스터를 분리하는 소자 분리 절연막 상부 영역의 일부까지 확장되어 형성되는 것을 특징으로 하는 반도체 소자.
- 제1항 또는 제2항에 있어서, 상기 스토리지 트랜지스터의 게이트 전극의 일측단은 라이트용 패스 트랜지스터와 스토리지 트랜지스터를 분리하는 소자 분리 절연막 상부 영역의 일부까지 확장되어 형성되는 것을 특징으로 하는 반도체 소자.
- 라이트용 패스 트랜지스터와 스토리지 트랜지스터와 리드용 패스 트랜지스터간을 분리하기 위한 소자 분리막이 형성된 반도체 기판에 게이트 절연막을 형성하는 단계 ; 상기 게이트 절연막 상부의 적소에 라이트용 패스 트랜지스터와 스토리지 트랜지스터와 리드용 패스 트랜지스터의 게이트 전극을 형성하는 단계 ; 상기 게이트 전극의 양측 기판상에 각각의 트랜지스터의 소오스 또는 드레인 전극을 형성하는 단계 ; 전체 구조물 상부에 층간 절연막을 형성하는 단계 ; 상기 층간 절연막의 소정 부분과, 라이트용 패스 트랜지스터의 게이트 전극 및 스토리지 트랜지스터의 소정 부분을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀 내측벽에 절연막 스페이서와, 스토리지 트랜지스터의 소오스 전극을 형성하는 단계; 상기 라이트용 패스 트랜지스터의 드레인 전극과, 리드용 패스 트랜지스터의 소오스 전극이 노출되도록 층간 절연막을 식각하여 콘택홀을 형성하는 단계; 및 상기 각각의 콘택홀이 매립되도록 금속 배선을 형성하는 단계를 포함하며, 상기 게이트 전극을 형성하는 단계에서 라이트용 패스 트랜지스터의 게이트 전극과 스토리지 트랜지스터의 게이트 전극은 해당하는 트랜지스터의 소오스 전극 전 영역을 덮도록 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960008338A KR0172734B1 (ko) | 1996-03-26 | 1996-03-26 | 반도체 소자 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960008338A KR0172734B1 (ko) | 1996-03-26 | 1996-03-26 | 반도체 소자 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970067849A KR970067849A (ko) | 1997-10-13 |
| KR0172734B1 true KR0172734B1 (ko) | 1999-02-01 |
Family
ID=19453958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960008338A KR0172734B1 (ko) | 1996-03-26 | 1996-03-26 | 반도체 소자 및 그의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0172734B1 (ko) |
-
1996
- 1996-03-26 KR KR1019960008338A patent/KR0172734B1/ko not_active IP Right Cessation
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|---|---|
| KR970067849A (ko) | 1997-10-13 |
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