KR20040040691A - 계단형 수직 트랜지스터를 갖는 반도체 기억소자 및 그제조방법 - Google Patents
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Abstract
다층 터널접합층 패턴을 갖는 반도체 기억소자 및 그 제조방법을 제공한다. 이 반도체 기억소자는 평판 트랜지스터 및 계단형 수직 트랜지스터로 구성된 단위 셀을 구비한다. 평판 트랜지스터는 반도체기판의 소정영역에 형성된 제1 및 제2 도전성 영역들, 상기 제1 및 제2 도전성 영역들 사이의 채널 영역, 및 상기 채널 영역 상에 적층된 스토리지 노드로 구성된다. 계단형 수직 트랜지스터는 스토리지 노드, 스토리지 노드 상에 적층된 다층 터널접합층 패턴, 다층 터널접합층 패턴 상에 적층된 데이타 라인, 및 스토리지 노드의 양 측벽들과 다층 터널접합층 패턴의 양 측벽들을 덮는 워드라인으로 구성된다. 상기 데이타 라인 및 상기 다층 터널접합층의 일부분으로 이루어진 상부 스택의 폭은 상기 스토리지 노드 및 상기 다층 터널접합층의 잔부로 이루어진 하부 스택의 폭보다 상대적으로 좁은 것을 특징으로 한다. 경우에 따라서는 상기 상부 스택은 상기 데이타 라인 및 상기 다층 터널접합층으로 이루어지며, 상기 하부 스택은 상기 스토리지 노드로 이루어 질 수 있다.
Description
본 발명은 반도체 기억소자 및 그 제조방법에 관한 것으로, 특히 계단형 수직 트랜지스터를 갖는 반도체 기억소자 및 그 제조방법에 관한 것이다.
디램(DRAM)은 에스램(SRAM)과 같은 기억소자에 비하여 높은 집적도를 보이는 장점을 갖는다. 그러나, 디램은 기억 셀에 저장된 데이타가 소멸되는 것을 방지하기 위하여 주기적으로 리프레쉬 되어지는 것이 요구된다. 따라서, 대기 모드(stand-by mode)에서 조차도 전력소모가 증가한다. 이와는 반대로, 플래쉬 메모리소자와 같은 비휘발성 메모리소자는 기억 셀들을 리프레쉬 시킬 필요가 없는 장점을 갖는다. 그러나, 비휘발성 기억 셀들을 프로그램시키거나 소거시키기 위해서는 높은 전압을 필요로 한다. 이에 따라, 디램 및 플래쉬 메모리를 결합시킨 새로운 기억소자가 미국특허 제5,952,692호에 "개선된 전하저장 배리어 구조체를 갖는 기억소자"라는 제목으로 나가자토(Nakazato) 등에 의해 개시된 바 있으며, 미국특허 제6,169,308호에 "반도체 기억 소자 및 그 제조방법"라는 제목으로 수나미(Sunami) 등에 의해 개시된 바 있다.
도 1은 종래 기술에 따른 다층 터널접합층 패턴을 갖는 반도체 기억소자의 단면도이며, 도 2는 다층 터널접합층 패턴을 갖는 반도체 기억소자의 단위셀을 나타내는 회로도이다.
도 1 및 도 2를 참조하면, 반도체 기억소자의 단위 셀은 평판 트랜지스터(planar transistor, TR2) 및 수직 트랜지스터(vertical transistor, TR1)를 포함한다. 상기 평판 트랜지스터(TR2)는 반도체기판(2)의 소정영역에 형성되고 서로 이격된 드레인 영역(39d) 및 소오스 영역(39s)과, 상기 드레인 영역(39d) 및 소오스 영역(39s) 사이의 채널 영역 상에 배치된 부유게이트(6)를 포함한다. 여기서, 상기 드레인 영역(39d)은 비트라인에 해당하고, 상기 부유게이트(6)는 스토리지 노드에 해당한다. 상기 스토리지 노드(6) 및 상기 채널 영역 사이에는 게이트 절연막(4)이 개재된다.
상기 스토리지 노드(6) 상에 다층 터널접합층 패턴(multiple tunnel junction layer pattern; 16) 및 데이타 라인(18)이 차례로 적층된다. 상기 다층 터널접합층 패턴(16)은 서로 번갈아가면서 반복적으로 적층된 반도체막 패턴(8) 및 터널 절연막 패턴(10)을 포함한다. 도 1에서는 각각 3개의 반도체막 패턴(8) 및 터널 절연막 패턴(10)이 서로 번갈아가면서 반복적으로 적층되어 있다. 상기 다층 터널접합층 패턴(16)의 최상부층(utmost top layer; 12)은 상기 반도체막 패턴(8) 또는 상기 터널 절연막 패턴(10)일 수 있다. 상기 데이타 라인(18)은 연장되어 서로 이웃한 복수개의 기억 셀들과 전기적으로 접속된다. 상기 스토리지 노드(6), 다층 터널접합층 패턴(16) 및 데이타 라인(18)은 다층 스택 패턴(multiple layered stack pattern)을 구성한다.
상기 다층 스택 패턴의 측벽 및 상부면은 게이트 층간 절연막(40)에 의해 덮여진다. 상기 게이트 층간절연막(40) 상에 상기 데이타 라인(18)을 가로지르는 워드라인(42)이 배치된다. 상기 데이타 라인(18), 상기 다층 터널접합층 패턴(16), 상기 스토리지 노드(6) 및 상기 워드라인(42)은 상기 수직 트랜지스터(TR1)를 구성한다.
상술한 반도체 기억소자의 셀을 구동시키는 방법을 간단히 설명하기로 한다.
먼저, 쓰기 모드(write mode)에서, 상기 데이타 라인(18)에 데이타 전압을 인가하고 상기 워드라인(42)에 쓰기 전압(write voltage)을 인가한다. 이에 따라, 상기 반도체막 패턴(8)들의 측벽들에 반전된 채널(inversion channel)이 형성되고 상기 터널 절연막 패턴(10)을 통하여 터널링 전류가 흐른다. 그 결과, 상기 데이타 라인(18)에 인가된 전압에 따라 상기 스토리지 노드(6) 내에 전자들 또는 정공들이 저장된다. 이들 저장된 전하들은 상기 평판 트랜지스터(TR2)의 문턱전압을 변화시킨다.
다음에, 상기 스토리지 노드(6)에 저장된 정보를 읽어내기 위하여, 상기 스토리지 노드(6)에 읽기 전압(read voltage)을 인가하고 상기 소오스 영역(39s)에 적절한 전압, 예컨대 접지 전압을 인가한다. 이에 따라, 상기 평판 트랜지스터(TR2)의 문턱전압이 상기 읽기전압보다 높은 경우에는 상기 평판 트랜지스터(TR2)가 턴오프되어 상기 드레인 영역(39d)을 통하여 전류가 흐르지 않는다. 이와 반대로, 상기 평판 트랜지스터(TR2)의 문턱전압이 상기 읽기 전압보다 낮은 경우에는 상기 평판 트랜지스터(TR2)가 턴온되어 상기 드레인 영역(39d)을 통하여 전류가 흐른다. 읽기 동작에서 상기 스토리지 노드(6)는 상기 평판트랜지스터(TR2)의 게이트 역할을 하게 되며, 상기 스토리지 노드(6)에 인가되는 읽기 전압은 커플링 비율(coupling ratio)에 의해 결정된다. 다시 말하면, 상기 워드라인(42)에 전압을 인가하면, 커플링 비율에 따라 상기 스토리지 노드(6)에 읽기 전압이 인가되게 된다.
상술한 바와 같은 종래의 기술에 따르면, 쓰기 동작에서 상기 스토리지 노드(6)에 저장된 전하가 평판 트랜지스터(TR2)의 문턱전압을 변화시킨다. 읽기 동작에서는 상기 평판 트랜지스터(TR2)의 문턱 전압에 따라서 상기 평판 트랜지스터(TR2)의 채널영역에 흐르는 전류의 양에 의하여 데이타를 감지한다. 그런데, 상기 스토리지 전극(6)에 저장된 전하의 양이 적은 경우에는 높은 워드라인 전압이 필요하게 된다. 높은 워드라인 전압이 인가되는 경우에는 상기 수직 트랜지스터(TR1)에 채널이 형성되어 상기 스토리지 전극(6)에 저장된 전하가 누설되는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 읽기 동작시에 스토리지 노드에 저장된 전하가 누설되는 것을 억제할 수 있는 반도체 기억소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 커플링 비율을 증가시켜 낮은 전압에서 읽기 동작을 수행할 수 있는 반도체 기억소자 및 그의 제조방법을 제공하는데 있다.
도 1은 종래 기술에 따른 다층 터널접합층 패턴을 갖는 반도체 기억소자의 단면도,
도 2는 다층 터널접합층 패턴을 갖는 반도체 기억소자의 단위셀을 나타내는 회로도,
도 3는 본 발명의 제1 실시예에 따른 계단형 수직 트랜지스터를 갖는 반도체 기억소자의 단면도,
도 4 내지 도 8는 본 발명의 제1 실시예에 따른 계단형 수직 트랜지스터를 갖는 반도체 기억소자의 제조방법을 설명하기 위한 단면도들,
도 9는 본 발명의 제2 실시예에 따른 계단형 수직 트랜지스터를 갖는 반도체 기억소자의 단면도이다.
*도면의 주요 부분에 대한 부호의 설명
2, 102 : 반도체기판 4, 104 : 게이트 절연막
6, 106 : 스토리지 노드 8, 108 : 반도체층
10, 110 : 터널절연층 16, 116 : 다층 터널접합층
27, 127 : 데이타 라인 40, 140 : 게이트 층간절연막
42, 142 : 워드라인
상기 목적을 달성하기 위하여, 본 발명의 반도체 기억 소자는 평판 트랜지스터 및 수직 트랜지스터로 구성된 단위 셀을 구비한다. 평판 트랜지스터는 반도체기판의 소정영역에 형성된 제1 및 제2 도전성 영역들, 상기 제1 및 제2 도전성 영역들 사이의 채널 영역, 및 상기 채널 영역 상에 적층된 스토리지 노드를 포함한다. 상기 스토리지 노드 및 상기 기판 사이에는 게이트 절연막 패턴이 개재된다. 상기 수직 트랜지스터는 상기 스토리지 노드, 스토리지 노드 상에 적층된 다층 터널접합층 패턴, 다층 터널접합층 패턴 상에 적층된 데이타 라인, 및 스토리지 노드의 양 측벽들과 다층 터널접합층 패턴의 양 측벽들을 덮는 워드라인을 포함한다. 상기 스토리지 노드는 상기 평판 트랜지스터의 게이트 전극 역할을 함과 동시에 상기 수직 트랜지스터의 소오스 영역 역할을 한다. 상기 데이타 라인 및 상기 다층 터널접합층의 일부분으로 이루어진 상부 스택의 폭은 상기 스토리지 노드 및 상기 다층 터널접합층의 잔부로 이루어진 하부 스택의 폭은 보다 상대적으로 좁은 것을 특징으로 한다. 경우에 따라서는 상기 상부 스택은 상기 데이타 라인 및 상기 다층 터널 접합층으로 이루어지며, 상기 하부 스택은 상기 스토리지 노드로 이루어 질 수 있다.
본 발명의 반도체 기억 소자의 제조방법은 반도체기판의 채널 영역 상에 차례로 게이트 절연막, 스토리지 노드막, 다층 터널 접합층, 및 상부 도전막을 형성한다. 상기 상부 도전막 및 상기 다층 터널접합층의 일부를 패터닝하여 데이타 라인 및 다층 터널접합층 패턴으로 이루어진 상부 스택을 형성한다. 상기 상부 스택의 측벽에 스페이서를 형성하고, 상기 상부 스택 및 상기 스페이서를 식각마스크로이용하여 상기 다층 터널접합층의 잔부 및 상기 스토리지 노드막 및 상기 게이트 절연막을 패터닝하여 다층 터널접합층 패턴, 스토리지 노드 및 게이트 절연막으로 이루어진 하부 스택을 형성하다. 따라서, 상기 하부 스택의 폭은 상기 상부 스택의 폭보다 더 상기 스페이서의 폭 만큼 더 넓은 구조를 갖는다. 상기 하부 스택 및 상부 스택의 상부를 가로지르고 상기 하부 스택 및 상기 상부 스택의 양 측벽들을 덮는 워드라인을 형성한다. 경우에 따라서는 상기 상부 스택은 상기 상부 도전막 및 상기 다층 터널접합층의 전부를 패터닝하여 형성할 수 있으며, 상기 하부 스택은 상기 스토리지 노드막 및 상기 게이트 절연막을 패터닝하여 형성할 수 있다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 3는 본 발명의 제1 실시예에 따른 계단형 수직 트랜지스터를 갖는 반도체 기억소자의 단면도이다.
도 3을 참조하면, 반도체기판(102)의 소정영역에 채널영역을 사이에 두고 이격된 제1 도전성 영역(139d) 및 제2 도전성 영역(139s)이 배치된다. 상기 제1 도전성 영역(139d)은 비트라인의 역할을 하며, 감지증폭기(sense amplifier; 도시하지 않음)와 접속된다. 상기 제1 및 제2 도전성 영역들(139d, 139s) 사이의 상기 반도체기판(102) 상에 차례로 적층된 스토리지 노드(106) 및 다층 터널접합층 패턴(116)을 포함하는 하부 스택 및 상부 스택이 배치된다.
상기 다층 터널접합층 패턴(116)은 번갈아가면서 반복적으로 적층된 반도체막 패턴(108) 및 터널 절연막 패턴(tunnel insulating layer; 110)을 포함한다. 도면에서는 각각 3개의 반도체막 패턴(108) 및 터널 절연막 패턴(110)이 번갈아가면서 반복적으로 적층되어 있다. 상기 다층 터널접합층 패턴(108)의 최상부막(utmost top layer; 112)은 상기 터널 절연막 패턴(110) 또는 상기 반도체막 패턴(108)일 수 있다.
상기 다층 터널접합층 패턴들(116) 상에 데이타 라인(118)이 배치된다. 상기 데이타 라인(118) 상에 캐핑절연막 패턴(120)이 배치될 수도 있다. 상기 데이타 라인(118)의 상부를 가로질러 워드라인(142)이 배치된다. 상기 워드라인(142)의 각각은 상기 스토리지 노드(106)의 양 측벽들, 상기 다층 터널접합층 패턴(116)의 양 측벽들을 덮는다. 상기 워드라인(142) 및 상기 스토리지 노드(106)의 측벽 사이와 상기 워드라인(142) 및 상기 다층 터널접합층 패턴(116)의 측벽 사이에 콘포말한 게이트 층간절연막(140)이 개재된다.
상술한 구조를 갖는 반도체 기억소자는 계단형 수직 트랜지스터 및 평판 트랜지스터로 구성되어 진다. 상기 평판 트랜지스터는 상기 제1 및 제2 도전성 영역들(139a, 139b), 상기 제1 및 제2 도전성 영역들 사이의 채널 영역, 및 상기 채널 영역 상에 형성된 스토리지 노드(106)를 포함한다. 상기 계단형 수직 트랜지스터는 상기 스토리지 노드(106), 상기 스토리지 노드(106) 상에 적층된 다층 터널접합층 패턴(multiple tunnel junction layer pattern, 116), 상기 다층 터널접합층 패턴(116) 상에 배치된 데이타 라인(118), 및 상기 데이타 라인(118)의 상부를 가로지르고 상기 스토리지 노드(106)의 양 측벽 및 상기 다층 터널접합층 패턴(116)의 양 측벽을 덮는 워드라인(142)을 포함한다. 상술한 구조는 계단형 수직 트랜지스터의 채널 길이가 길어지므로 읽기 동작에서 상기 스토리지 노드에 저장된 전하가 누설되는 것을 억제할 수 있다.
도 4 내지 도 8는 본 발명의 제1 실시예에 따른 계단형 수직 트랜지스터를 갖는 반도체 기억소자의 제조방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 반도체기판(102) 상에 게이트 절연막(104), 스토리지 노드막(106), 다층 터널접합층(116), 상부 도전막(118) 및 캐핑 절연막(120)을 차례로 형성한다.
상기 다층 터널접합층(116)은 반도체막(108) 및 터널 절연막(110)을 번갈아가면서 반복적으로 적층시키어 형성한다. 상기 반도체막(108)은 실리콘막으로 형성할 수 있고, 상기 터널 절연막(110)은 실리콘 질화막, 실리콘 옥시나이트라이드막 또는 실리콘 산화막으로 형성할 수 있다. 상기 다층 터널접합층(116)의 최상부층(utmost top layer; 112)은 상기 반도체막(108) 및 상기 터널 절연막(110)중 어느 하나의 물질막일 수 있다. 또한, 상기 상부 도전막(118)은 도우핑된 실리콘막으로 형성하는 것이 바람직하고, 상기 캐핑 절연막(120)은 실리콘 질화막으로 형성하는 것이 바람직하다.
도 5를 참조하면, 상기 캐핑 절연막(120), 상부 도전막(118), 다층 터널접합층(116)의 일부를 연속적으로 패터닝한다. 도면에서는 서로 반복되어 형성된 상기 다층 터널접합층(116)의 첫 번째 터널 절연막(110)이 노출 될 때까지 패터닝하여 상부 스택을 형성한다. 상기 패터닝된 상부 도전막은 데이타 라인(118)이 된다.
도 6을 참조하면, 상기 상부 스택을 포함하는 기판 전면에 스페이서 절연막을 적층한다, 상기 스페이서 절연막을 이방성 건식식각하여 상기 상부 스택의 측벽에는 스페이서(122)를 형성한다.
도 7을 참조하면, 상기 상부 스택 및 상기 상부 스택의 측벽에 형성된 스페이서를 식각마스크로 이용하여 상기 잔류하는 다층 터널접합층(116) 및 상기 스토리지 노드막(106), 및 상기 게이트 절연막(104)을 상기 기판의 표면이 노출될 때까지 패터닝하여 하부 스택을 형성한다. 상기 패터닝된 스토리지 노드막은 스토리지노드가 된다. 상기 하부 스택은 상부 스택과 대비하여 상기 스페이서의 폭만큼 폭이 상대적으로 넓은 계단형의 구조를 갖는다.
도 8을 참조하면, 상기 스페이서(122)를 제거하고 상기 하부 스택의 양 측면의 반도체 기판에 불순물을 이온주입하여 제1 및 제2 도전성 영역(139d, 139s)을 형성한다. 상기 상부 스택 및 하부 스택의 상부 및 측벽을 덮는 게이트 층간절연막(140)을 형성한다.
다음으로, 다시 도 3을 참조하면, 상기 하부 스택 및 상부 스택의 상부를 가로지르고 상기 하부 스택 및 상기 상부 스택의 양 측벽들을 덮는 워드라인(142)을 형성하
도 9는 본 발명의 제2 실시예에 따른 계단형 수직 트랜지스터를 갖는 반도체 기억소자의 단면도이다.
도 9를 참조하면, 제1 실시예와 비교하여 상부 스택은 상기 상부 도전막(118) 및 상기 다층 터널 접합층(116)의 전부를 패터닝하여 형성하며, 상기하부 스택은 상기 스토리지 노드막(106) 및 상기 게이트 절연막(104)을 패터닝하여 형성한다. 제2 실시예에서는 평판 트랜지스터에 인가되는 읽기 전압은 워드라인 전압의 커플링 비율에 의하여 결정되는데, 상기 워드라인(142)과 상기 스토리지 노드(106) 간에 캐패시턴스(capacitance)가 증가하여 보다 낮은 전압에서 읽기 동작이 가능하여 상기 스토리지 노드(106)에 저장된 전하의 누설을 억제할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어진 본 발명은, 계단형 수직 트랜지스터의 채널 길이가 길어지므로 읽기 동작에서 스토리지 노드에 저장된 전하의 누설을 억제할 수 있다.
또한, 본 발명은 워드라인과 스토리지 노드 간에 캐패시턴스(capacitance)가 증가하여 보다 낮은 전압에서 읽기 동작이 가능하여 상기 스토리지 노드에 저장된 전하의 누설을 억제할 수 있다.
Claims (12)
- 반도체기판의 소정영역에 형성된 제1 및 제2 도전성 영역들, 상기 제1 및 제2 도전성 영역들 사이의 채널 영역과 상기 채널 영역 상에 형성된 스토리지 노드로 구성된 평판 트랜지스터; 및상기 스토리지 노드, 상기 스토리지 노드 상에 적층된 다층 터널접합층 패턴(multiple tunnel junction layer pattern), 상기 다층 터널접합층 패턴 상에 배치된 데이타 라인, 및 상기 데이타 라인의 상부를 가로지르고 상기 스토리지 노드의 양 측벽들 및 상기 다층 터널접합층 패턴의 양 측벽들을 덮는 워드라인으로 구성된 수직 트랜지스터를 포함하되, 상기 데이타 라인 및 상기 다층 터널접합층의 일부분으로 이루어진 상부 스택의 폭은 상기 스토리지 노드 및 상기 다층 터널접합층의 잔부로 이루어진 하부 스택의 폭은 보다 상대적으로 좁은 것을 특징으로 하는 반도체 기억소자.
- 제 1 항에 있어서,상기 스토리지 노드 및 상기 채널 영역 사이에 개재된 게이트 절연막 패턴을 더 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 1 항에 있어서,상기 스토리지 노드의 양 측벽과 상기 워드라인 사이, 상기 다층 터널접합층패턴의 양 측벽과 상기 워드라인 사이에 개재된 게이트 층간 절연막을 더 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 1 항에 있어서,상기 데이타 라인 및 상기 워드라인 사이에 개재된 캐핑절연막 패턴을 더 포함하는 것을 특징으로 하는 반도체 기억소자.
- 반도체기판의 소정영역에 형성된 제1 및 제2 도전성 영역들, 상기 제1 및 제2 도전성 영역들 사이의 채널 영역과 상기 채널 영역 상에 형성된 스토리지 노드로 구성된 평판 트랜지스터; 및상기 스토리지 노드, 상기 스토리지 노드 상에 적층된 다층 터널접합층 패턴(multiple tunnel junction layer pattern), 상기 다층 터널접합층 패턴 상에 배치된 데이타 라인, 및 상기 데이타 라인의 상부를 가로지르고 상기 스토리지 노드의 양 측벽 및 상기 다층 터널접합층 패턴의 양 측벽을 덮는 워드라인으로 구성된 수직 트랜지스터를 포함하되, 상기 데이타 라인 및 상기 다층 터널접합층 패턴으로 이루어진 상부 스택의 폭은 상기 스토리지 노드로 이루어진 하부 스택의 폭보다 상대적으로 좁은 것을 특징으로 하는 반도체 기억소자.
- 제 5 항에 있어서,상기 스토리지 노드 및 상기 채널 영역 사이에 개재된 게이트 절연막 패턴을더 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 5 항에 있어서,상기 스토리지 노드의 양 측벽과 상기 워드라인 사이, 상기 다층 터널접합층 패턴의 양 측벽들과 상기 워드라인 사이에 개재된 게이트 층간 절연막을 더 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 5 항에 있어서,상기 데이타 라인 및 상기 워드라인 사이에 개재된 캐핑절연막 패턴을 더 포함하는 것을 특징으로 하는 반도체 기억소자.
- 반도체기판의 채널 영역 상에 게이트 절연막, 스토리지 노드막, 다층 터널접합층, 및 상부 도전막을 차례로 형성하는 단계;상기 상부 도전막 및 상기 다층 터널접합층의 일부를 패터닝하여 상부 스택을 형성하는 단계;상기 상부 스택의 측벽에 스페이서를 형성하는 단계;상기 상부 스택 및 상기 스페이서를 식각마스크로 이용하여 상기 다층 터널 접합층의 잔부 및 상기 스토리지 노드막 및 상기 게이트 절연막을 패터닝하여 하부 스택을 형성하는 단계; 및상기 하부 스택 및 상부 스택의 상부를 가로지르고 상기 하부 스택 및 상기상부 스택의 양 측벽들을 덮는 워드라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
- 제 9 항에 있어서,상기 하부 스택의 양 측벽과 워드라인 사이 및 상기 상부 스택의 양 측벽과 상기 워드라인 사이에 게이트 층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
- 반도체기판의 채널 영역 상에 게이트 절연막, 스토리지 노드막, 다층 터널접합층, 및 상부 도전막을 차례로 형성하는 단계;상기 상부 도전막 및 상기 다층 터널접합층을 패터닝하여 상부 스택을 형성하는 단계;상기 상부 스택의 측벽에 스페이서를 형성하는 단계;상기 하부 스택 및 상기 스페이서를 식각마스크로 이용하여 상기 스토리지 노드막 및 상기 게이트 절연막을 패터닝하여 하부 스택을 형성하는 단계; 및상기 하부 스택 및 상부 스택의 상부를 가로지르고 상기 하부 스택 및 상기 상부 스택의 양 측벽들을 덮는 워드라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
- 제 11 항에 있어서,상기 하부 스택의 양 측벽과 워드라인 사이 및 상기 상부 스택의 양 측벽과 상기 워드라인 사이에 게이트 층간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
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|---|---|---|---|
| KR1020020068886A KR20040040691A (ko) | 2002-11-07 | 2002-11-07 | 계단형 수직 트랜지스터를 갖는 반도체 기억소자 및 그제조방법 |
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|---|---|
| KR20040040691A true KR20040040691A (ko) | 2004-05-13 |
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| KR (1) | KR20040040691A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100718255B1 (ko) * | 2005-03-05 | 2007-05-15 | 삼성전자주식회사 | 디램 장치 및 그 제조 방법 |
| US7274066B2 (en) | 2004-09-23 | 2007-09-25 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and methods of fabricating the same |
-
2002
- 2002-11-07 KR KR1020020068886A patent/KR20040040691A/ko not_active Application Discontinuation
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