KR19990051182A - 폴리실리콘 저항 소자 및 그 형성 방법 - Google Patents

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장동수
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윤종용
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저항 소자를 갖는 비휘발성 메모리 장치 및 그 제조 방법이 개시되어 있다. 플로팅 게이트와 컨트롤 게이트의 스택형 게이트 전극으로 구성된 셀 트랜지스터를 갖는 셀 어레이 영역, 및 단일 게이트 전극으로 구성된 MOS 트랜지스터와 저항 소자가 형성되는 주변 회로부로 구성된 비휘발성 메모리 장치에 있어서, 상기 셀 트랜지스터 및 상기 MOS 트랜지스터의 게이트 전극의 측벽에 각각 절연막으로 이루어진 스페이서가 형성되며, 상기 저항 소자의 상부 및 측벽에는 상기 스페이서로 사용되는 절연막이 형성된다. 상기 스페이서를 형성하기 위한 식각 공정시 저항 소자가 소모되지 않고 최초의 패턴 크기를 그대로 유지하게 됨으로써, 저항 값의 변화를 최소화하여 균일한 저항을 확보할 수 있다.

Description

폴리실리콘 저항 소자 및 그 형성 방법
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 두 개의 게이트 전극층을 갖는 셀 트랜지스터가 형성되는 셀 어레이 영역, 및 한 개의 게이트 전극층을 갖는 모스(metal oxide semiconductor; 이하 "MOS"라 한다) 트랜지스터와 저항 소자(resistor)가 형성되는 주변 회로부를 포함하는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다. 플래쉬 메모리 장치는 회로 보드로부터 제거하지 않으면서 고속으로 전기적 소거가 가능한 EEPROM의 진보된 형태로서, F-N 터널링(Fowler-Nordheim tunneling) 또는 열-전자(hot electron)를 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조이다.
플래쉬 메모리 장치에서 데이터를 저장하는 메모리 셀은 반도체 기판의 상부에 F-N 터널링을 위한 터널 산화막(tunnel oxide)을 개재하여 형성된 플로팅 게이트(floating gate)와, 상기 플로팅 게이트의 상부에 층간 절연막을 개재하여 형성된 컨트롤 게이트(control gate)의 스택형 게이트 구조로 형성된다. 상기 플래쉬 메모리 셀에서 데이터의 저장은 컨트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전자를 집어넣거나 빼냄으로써 이루어진다.
통상적인 플래쉬 메모리 장치는 상기한 구조의 메모리 셀 이외에 상기 셀을 구동하고 제어하기 위한 주변 회로부에 트랜지스터, 캐패시터, 다이오드(diode) 및 저항 등의 많은 소자들이 형성된다. 특히, 메모리 셀의 프로그램 및 소거(program/erase) 전압과 속도를 제어하거나, 상기 메모리 셀의 상태를 판독(read)하는 판독 동작시 적절한 전압을 생성시키고 유지시키기 위하여 필요한 기준 회로(reference circuit)에는 저항이 일정한 고저항 소자가 필연적으로 사용되어야 한다.
한편, 메모리 셀의 플로팅 게이트는 비교적 저항이 큰 폴리실리콘층으로 형성되는 반면에 워드라인으로 제공되는 컨트롤 게이트는 낮은 비저항 값을 갖기 위하여 폴리실리콘층의 상부에 금속 실리사이드층을 적층한 폴리사이드(polycide) 구조로 형성된다. 따라서, 통상적인 플래쉬 메모리 장치는 고저항 소자를 형성하기 위하여 저항이 큰 플로팅 게이트용 폴리실리콘층으로 저항 소자를 형성하고 있다.
도 1은 종래 방법에 의한 폴리실리콘 저항 소자를 갖는 비휘발성 메모리 장치의 단면도이다.
도 1을 참조하여, n-MOS 트랜지스터와 p-MOS 트랜지스터, 그리고 폴리실리콘 저항 소자가 형성되는 주변 회로부와 셀 어레이 영역을 포함하는 비휘발성 메모리 장치의 제조 방법을 살펴보면 다음과 같다.
먼저, 반도체 기판(10)의 상부에 통상의 소자분리 공정을 통해 필드 산화막(11)을 형성함으로써, 상기 기판(10)을 활성 영역과 소자분리 영역으로 구분한 후, 셀 어레이 영역의 활성 영역에 셀 트랜지스터의 게이트 산화막으로 사용되는 터널 산화막(12)을 90∼100Å의 두께로 얇게 형성한다. 다음에, 상기 결과물의 상부에 셀 트랜지스터의 플로팅 게이트로 사용될 제1 폴리실리콘층(16)을 증착한 후, 사진식각 공정을 통해 셀 어레이 영역의 필드 산화막(11) 상부에 위치하는 제1 폴리실리콘층(16)을 식각해 냄으로써 이웃하는 메모리 셀의 플로팅 게이트를 분리한다. 이때, 주변 회로부의 저항 소자가 형성될 영역에도 상기 제1 폴리실리콘층(16)이 식각되어 폴리실리콘 저항 소자(16a)가 형성된다.
다음에, 상기 결과물의 상부에 셀 트랜지스터의 플로팅 게이트와 컨트롤 게이트를 절연시키면서 정전 용량을 증가시키기 위한 제1 층간 절연막(18)으로서, 예컨대 ONO(oxide/nitride/oxide)막을 형성한다. 즉, 상기 제1 폴리실리콘층(16)을 산화시켜 제1 산화막을 형성하고 그 상부에 질화막을 증착한 후, 상기 질화막을 산화시켜 제2 산화막을 형성함으로써 ONO막(18)을 완성한다.
이어서, 사진 공정을 통해 주변 회로부의 MOS 트랜지스터가 형성될 영역을 오픈시킨 후, 노출된 제1 층간 절연막(18)과 제1 폴리실리콘층(16)을 제거한다. 다음에, 결과물의 상부에 주변 회로부의 게이트 산화막(14) 및 셀 트랜지스터의 컨트롤 게이트 및 주변회로 MOS 트랜지스터의 게이트 전극으로 사용될 도전층(20,22)을 순차적으로 형성한다. 바람직하게는, 상기 도전층(20,22)은 폴리실리콘층(20)과 금속 실리사이드층(22)이 적층된 폴리사이드 구조로 형성한다. 이어서, 셀 트랜지스터의 게이트 전극 및 주변회로 MOS 트랜지스터의 게이트 전극이 형성될 영역을 마스킹한 후, 노출된 도전층(20,22), 제1 층간 절연막(18) 및 제1 폴리실리콘층(16)을 연속적으로 식각한다. 그 결과, 셀 어레이 영역에는 플로팅 게이트(16)와 컨트롤 게이트(20,22)의 스택형 게이트 전극이 형성되고, 주변 회로부의 MOS 트랜지스터 영역에는 폴리사이드 구조의 게이트 전극(20,22)이 형성된다.
다음에, 상기 기판(10)의 전면에 LDD(lightly doped drain) 구조를 형성하기 위한 절연막을 증착하고 상기 절연막을 에치백(etch-back)함으로써 게이트 전극(20,22)의 측벽에 절연막 스페이서(24)를 형성한다. 이때, 저항 소자(16a)의 측벽 및 셀 어레이 영역의 스택형 게이트 전극(16,20,22)의 측벽에도 절연막 스페이서(24)가 형성된다.
다음에, 상기 결과물의 전면에 저항 소자(16a), MOS 트랜지스터의 게이트 전극(20,22), 및 셀 트랜지스터의 스택형 게이트 전극(16,20,22)을 후속 공정에서 형성될 금속 배선층과 절연시키기 위한 층간 절연막(26)으로서, 예컨대 산화막을 형성하고, 그 상부에 평탄화층(28)을 형성한다.
상술한 종래 방법에 의하면, 절연막 스페이서를 형성하기 위한 에치백 공정시 폴리실리콘 저항 소자의 상부에 존재하는 제1 층간 절연막이 함께 식각되므로, 상기 저항 소자가 손상되어 저항 값의 변화 폭이 증가하는 문제가 발생한다.
상술한 문제점을 해결할 수 있는 종래의 다른 방법에 의해 제조된 폴리실리콘 저항 소자를 갖는 비휘발성 메모리 장치가 미합중국 특허 공보 제4,367,580호에 개시되어 있으며, 그 단면도를 도 2에 도시하였다. 도 2에서, 참조 부호 50은 반도체 기판, 51은 필드 산화막, 52는 셀 트랜지스터의 게이트 산화막, 54는 MOS 트랜지스터의 게이트 산화막, 56은 플로팅 게이트, 56a는 폴리실리콘 저항 소자, 58은 제1 층간 절연막, 60 및 62는 컨트롤 게이트와 MOS 트랜지스터의 게이트 전극, 64는 LDD 형성용 절연막 스페이서, 66은 제2 층간 절연막, 그리고 68은 평탄화층을 각각 나타낸다.
도 2를 참조하면, 폴리실리콘 저항 소자(56a)의 상부에 셀 트랜지스터의 컨트롤 게이트 및 MOS 트랜지스터의 게이트 전극으로 사용되는 폴리사이드층(60,62)이 형성된다. 따라서, 상기 절연막 스페이서(64)를 형성하기 위한 에치백 공정시 폴리실리콘 저항 소자(56a)의 상부에 존재하는 상기 폴리사이드층(60,62)에 의해 그 하부의 제1 층간 절연막(58)이 식각되지 않으므로, 상기 저항 소자(56a)가 손상되지 않는다. 그러나, 상기 저항 소자(56a)의 콘택 영역(도시하지 않음)에서는 폴리사이드층(60,62)이 남아있지 않으므로, 상기한 스페이서 에치백 공정시 콘택 영역에서 저항 소자(56a)가 손상되는 문제가 여전히 해결되지 않는다. 또한, 상기 폴리사이드층(60,62)이 플로팅되거나 바이어스가 인가될 때, 제1 층간 절연막(58)에 의한 캐패시턴스 커플링 효과로 인하여 폴리실리콘 저항 소자(56a)의 특성이 열화되는 문제가 발생한다.
따라서, 본 발명은 상술한 종래 방법의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 두 개의 게이트 전극층을 갖는 셀 트랜지스터가 형성되는 셀 어레이 영역, 및 한 개의 게이트 전극층을 갖는 MOS 트랜지스터와 저항 소자가 형성되는 주변 회로부를 포함하는 비휘발성 메모리 장치에 있어서, 상기 저항 소자가 후속하는 식각 또는 산화 공정에 의해 그 패턴 크기가 변화하는 것을 방지할 수 있는 비휘발성 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 비휘발성 메모리 장치를 제조하는데 특히 적합한 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
도 1은 종래 방법에 의한 저항 소자를 갖는 비휘발성 메모리 장치의 단면도이다.
도 2는 종래의 다른 방법에 의한 저항 소자를 갖는 비휘발성 메모리 장치의 단면도이다.
도 3은 본 발명에 의한 저항 소자를 갖는 비휘발성 메모리 장치의 단면도이다.
도 4 내지 도 6은 본 발명에 의한 저항 소자를 갖는 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 필드 산화막
102 : 터널 산화막 104 : 게이트 산화막
106 : 플로팅 게이트 106a : 저항 소자
108 : 제1 층간 절연막 110,112 : 컨트롤 게이트
114,114a : 스페이서용 절연막 116 : 제2 층간 절연막
118 : 평탄화층
상기 목적을 달성하기 위하여 본 발명은, 플로팅 게이트와 컨트롤 게이트의 스택형 게이트 전극으로 구성된 셀 트랜지스터를 갖는 셀 어레이 영역, 및 단일 게이트 전극으로 구성된 MOS 트랜지스터와 저항 소자가 형성되는 주변 회로부로 구성된 비휘발성 메모리 장치에 있어서, 상기 셀 트랜지스터 및 상기 MOS 트랜지스터의 게이트 전극의 측벽에 각각 절연막으로 이루어진 스페이서가 형성되며, 상기 저항 소자의 상부 및 측벽에는 상기 스페이서로 사용되는 절연막이 형성되어 있는 것을 특징으로 하는 비휘발성 메모리 장치를 제공한다.
바람직하게는, 상기 저항 소자는 상기 플로팅 게이트를 구성하는 도전층으로 형성된다.
바람직하게는, 상기 플로팅 게이트와 컨트롤 게이트 사이에 형성된 제1 층간 절연막을 더 구비하며, 상기 제1 층간 절연막은 저항 소자의 상부에도 형성된다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 제1 영역에 형성되며, 제1 도전층으로 이루어진 플로팅 게이트와 제2 도전층으로 이루어진 컨트롤 게이트의 스택형 게이트 전극을 갖는 셀 트랜지스터; 상기 반도체 기판의 제2 영역에 형성되며, 상기 제2 도전층으로 이루어진 단일 게이트 전극을 갖는 MOS 트랜지스터; 및 상기 반도체 기판의 제3 영역의 상부에 형성된, 상기 제1 도전층으로 이루어진 저항 소자를 구비하며, 상기 셀 트랜지스터 및 상기 MOS 트랜지스터의 게이트 전극의 측벽에 각각 절연막으로 이루어진 스페이서가 형성되며, 상기 저항 소자의 상부 및 측벽에 상기 스페이서로 사용되는 절연막이 형성되어 있는 것을 특징으로 하는 비휘발성 메모리 장치를 제공한다.
상기 다른 목적을 달성하기 위하여 본 발명은, 플로팅 게이트와 컨트롤 게이트의 스택형 게이트 전극으로 구성된 셀 트랜지스터를 갖는 셀 어레이 영역, 및 단일 게이트 전극으로 구성된 MOS 트랜지스터와 저항 소자가 형성되는 주변 회로부로 구성된 비휘발성 메모리 장치의 제조 방법에 있어서, 활성 영역 및 소자분리 영역이 구분되어진 반도체 기판의 상부에 제1 도전층을 형성하는 단계; 상기 주변 회로부의 저항 소자가 형성될 영역의 제1 도전층을 패터닝하여 상기 제1 도전층으로 이루어진 저항 소자를 형성하는 단계; 상기 결과물의 상부에 제1 층간 절연막을 형성하는 단계; 상기 셀 어레이 영역과 상기 주변 회로부의 저항 소자가 형성될 영역을 마스킹한 후 노출된 제1 층간 절연막을 식각하는 단계; 상기 결과물의 상부에 제2 도전층을 형성하는 단계; 상기 게이트 전극이 형성될 영역을 마스킹한 후 노출된 제2 도전층, 제1 층간 절연막 및 제1 도전층을 식각함으로써, 상기 제2 도전층으로 이루어진 MOS 트랜지스터의 게이트 전극을 형성함과 동시에 상기 제1 도전층과 제2 도전층으로 이루어진 셀 트랜지스터의 스택형 게이트 전극을 형성하는 단계; 상기 결과물의 상부에 절연막을 형성하는 단계; 및 상기 저항 소자를 마스킹한 후, 상기 절연막을 에치백하여 상기 셀 트랜지스터 및 MOS 트랜지스터의 게이트 전극의 측벽에 각각 절연막 스페이서를 형성하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법을 제공한다.
상기 제1 도전층을 형성하는 단계 전에, 상기 셀 어레이 영역의 기판 상부에 셀 트랜지스터의 게이트 산화막을 형성하는 단계를 더 구비한다.
상기 제1 도전층을 패터닝하는 단계는, 상기 셀 어레이 영역에서 소자분리 영역 상부의 제1 도전층을 식각해 내는 단계를 포함한다.
상기 절연막 스페이서를 형성하는 단계 전에, 상기 셀 트랜지스터 및 상기 MOS 트랜지스터의 제1 소오스/드레인 영역을 형성하는 단계를 더 구비한다.
상기 절연막 스페이서를 형성하는 단계 후, 상기 셀 트랜지스터 및 상기 MOS 트랜지스터의 제2 소오스/드레인 영역을 형성하는 단계, 및 상기 결과물의 상부에 제2 층간 절연막 및 평탄화층을 순차적으로 형성하는 단계를 더 구비한다.
상술한 바와 같이 본 발명에 의하면, 셀 트랜지스터의 컨트롤 게이트 및 주변회로 트랜지스터의 게이트 전극으로 제공되는 제2 도전층이 패터닝된 기판의 상부에 절연막을 증착한 후, 주변 회로부의 저항 소자를 마스킹하고 상기 절연막을 에치백한다. 그 결과, 상기 셀 트랜지스터 및 주변회로 트랜지스터의 게이트 전극의 측벽에는 상기 절연막으로 이루어진 스페이서가 형성되는 반면에, 상기 저항 소자의 상부 및 측벽에는 상기 절연막이 식각되지 않고 그대로 남아있게 된다.
따라서, 상기 스페이서 식각 공정시 저항 소자가 소모되지 않고 최초의 패턴 크기를 그대로 유지하게 됨으로써, 저항 값의 변화를 최소화하여 균일한 저항을 확보할 수 있다. 또한, 상기 저항 소자 영역에는 상기 스페이서 식각 공정에 의해 야기되는 파티클(particle)이 형성되지 않으므로 균일한 저항을 얻을 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 3은 본 발명에 의한 저항 소자를 갖는 비휘발성 메모리 장치의 단면도이다.
도 3을 참조하면, 필드 산화막(101)에 의해 활성 영역과 소자분리 영역이 구분되어진 반도체 기판(100)의 제1 영역(즉, 셀 어레이 영역)에, 터널 산화막(102)을 개재하여 적층된 제1 도전층의 플로팅 게이트(106)와 상기 플로팅 게이트(106)의 상부에 제1 층간 절연막(108)을 개재하여 적층된 제2 도전층의 컨트롤 게이트(110,112)로 구성된 스택형 게이트 전극을 갖는 셀 트랜지스터가 형성된다. 상기 스택형 게이트 전극의 측벽에는 절연막 스페이서(114a)가 형성된다.
상기 기판(100)의 제2 영역(즉, 주변 회로부의 MOS 트랜지스터 영역)에는, 게이트 산화막(104)을 개재하여 적층된 상기 제2 도전층으로 이루어진 단일 게이트 전극(110,112)을 갖는 MOS 트랜지스터가 형성된다. 상기 셀 트랜지스터와 마찬가지로, 상기 MOS 트랜지스터의 게이트 전극(110,112)의 측벽에도 상기 절연막 스페이서(114a)가 형성된다.
상기 기판(100)의 제3 영역(즉, 주변 회로부의 저항 소자 영역)에는 상기 제1 도전층으로 이루어진 저항 소자(106a)가 형성된다. 상기 저항 소자(106a)의 상부 및 측벽에는 상기 스페이서를 구성하는 절연막(114)이 형성된다. 또한, 상기 저항 소자(106a)의 상부에는 상기 제1 층간 절연막(108)이 형성된다.
상기 제1 내지 제3 영역의 전면에는 상기 트랜지스터 및 저항 소자(106a)를 금속 배선층(도시하지 않음)과 절연시키기 위한 제2 층간 절연막(116) 및 평탄화층(118)이 순차적으로 형성된다.
도 4 내지 도 6은 n-MOS 트랜지스터와 p-MOS 트랜지스터, 그리고 저항 소자가 형성되는 주변 회로부와 셀 어레이 영역을 포함하는 본 발명에 의한 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 반도체 기판(100)의 상부에 통상의 소자분리 공정을 통해 필드 산화막(101)을 형성함으로써, 상기 기판(100)을 활성 영역과 소자분리 영역으로 구분한 후, 셀 어레이 영역의 활성 영역에 셀 트랜지스터의 게이트 산화막으로 사용되는 터널 산화막(102)을 90∼100Å의 두께로 얇게 형성한다. 다음에, 상기 결과물의 상부에 셀 트랜지스터의 플로팅 게이트로 사용될 제1 도전층(106), 바람직하게는 제1 폴리실리콘층을 증착한 후, 사진식각 공정을 통해 셀 어레이 영역의 필드 산화막(101) 상부에 위치하는 제1 폴리실리콘층(106)을 식각해 냄으로써 이웃하는 메모리 셀의 플로팅 게이트를 분리한다. 이때, 주변 회로부의 저항 소자가 형성될 영역에도 상기 제1 폴리실리콘층(106)이 식각되어 폴리실리콘 저항 소자(106a)가 형성된다.
다음에, 상기 결과물의 상부에 셀 트랜지스터의 플로팅 게이트와 컨트롤 게이트를 절연시키면서 정전 용량을 증가시키기 위한 제1 층간 절연막(108)으로서, 예컨대 ONO막을 형성한다. 즉, 상기 제1 폴리실리콘층(106)을 산화시켜 제1 산화막을 형성하고 그 상부에 질화막을 증착한 후, 상기 질화막을 산화시켜 제2 산화막을 형성함으로써 ONO막(108)을 완성한다.
이어서, 사진 공정을 통해 주변 회로부의 MOS 트랜지스터가 형성될 영역을 오픈시킨 후, 노출된 제1 층간 절연막(108)과 제1 폴리실리콘층(106)을 제거한다. 다음에, 결과물의 상부에 주변 회로부의 게이트 산화막(104)을 형성한 후, 그 상부에 셀 트랜지스터의 컨트롤 게이트 및 주변회로 MOS 트랜지스터의 게이트 전극으로 사용될 제2 도전층(110,112)을 순차적으로 형성한다. 바람직하게는, 상기 제2 도전층(110,112)은 제2 폴리실리콘층(110)과 금속 실리사이드층(112)이 적층된 폴리사이드 구조로 형성한다.
이어서, 셀 트랜지스터의 게이트 전극 및 주변회로 MOS 트랜지스터의 게이트 전극이 형성될 영역을 마스킹한 후, 노출된 제2 도전층(110,112), 제1 층간 절연막(108) 및 제1 도전층(106)을 연속적으로 식각한다. 그 결과, 셀 어레이 영역에는 플로팅 게이트(106)와 컨트롤 게이트(110,112)의 스택형 게이트 전극이 형성되고, 주변 회로부의 MOS 트랜지스터 영역에는 폴리사이드 구조의 게이트 전극(110,112)이 형성된다.
다음에, 트랜지스터를 LDD(lightly doped drain) 구조로 형성하기 위하여 기판(100)의 전면에 절연막(114)을 증착한 후, 사진 공정을 통해 셀 트랜지스터 및 n-MOS 트랜지스터 영역을 오픈시키는 제1 포토레지스트 패턴(113)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴(113)을 식각 마스크로 사용하여 노출된 절연막을 에치백함으로써 셀 트랜지스터와 n-MOS 트랜지스터의 게이트 전극의 측벽에 절연막 스페이서(114a)를 형성한다. 계속해서, 상기 제1 포토레지스트 패턴(113)을 이온주입 마스크로 사용하여 n형 불순물을 이온주입함으로써 셀 트랜지스터 및 n-MOS 트랜지스터의 n+소오스/드레인 영역(도시하지 않음)을 형성한다.
도 5를 참조하면, 상기 제1 포토레지스트 패턴(113)을 제거한 후, 사진 공정을 통해 p-MOS 트랜지스터 영역을 오픈시키는 제2 포토레지스트 패턴(115)을 형성한다. 이어서, 상기 제2 포토레지스트 패턴(115)을 식각 마스크로 사용하여 노출된 절연막을 에치백함으로써 p-MOS 트랜지스터의 게이트 전극의 측벽에 절연막 스페이서(114a)를 형성한다. 상기한 공정의 결과로, 저항 소자(106a)에는 절연막(114)이 스페이서 형태로 식각되지 않고 그대로 남아있게 된다. 계속해서, 상기 제2 포토레지스트 패턴(115)을 이온주입 마스크로 사용하여 p형 불순물을 이온주입함으로써 p-MOS 트랜지스터의 p+소오스/드레인 영역(도시하지 않음)을 형성한다.
도 6을 참조하면, 상기 제2 포토레지스트 패턴(115)을 제거한 후, 상기 결과물의 전면에 저항 소자(106a), MOS 트랜지스터의 게이트 전극(110,112), 및 셀 트랜지스터의 스택형 게이트 전극(106,110,112)을 후속 공정에서 형성될 금속 배선층과 절연시키기 위한 제2 층간 절연막(116)으로서, 예컨대 산화막을 형성하고, 그 상부에 평탄화층(118)을 형성한다.
상술한 바와 같이 본 발명에 의하면, 셀 트랜지스터의 컨트롤 게이트 및 주변회로 트랜지스터의 게이트 전극으로 제공되는 제2 도전층이 패터닝된 기판의 상부에 절연막을 증착한 후, 주변 회로부의 저항 소자를 마스킹하고 상기 절연막을 에치백한다. 그 결과, 상기 셀 트랜지스터 및 주변회로 트랜지스터의 게이트 전극의 측벽에는 상기 절연막으로 이루어진 스페이서가 형성되는 반면에, 상기 저항 소자의 상부 및 측벽에는 상기 절연막이 식각되지 않고 그대로 남아있게 된다.
따라서, 상기 스페이서 식각 공정시 저항 소자가 소모되지 않고 최초의 패턴 크기를 그대로 유지하게 됨으로써, 저항 값의 변화를 최소화하여 균일한 저항을 확보할 수 있다. 또한, 상기 저항 소자 영역에는 상기 스페이서 식각 공정에 의해 야기되는 파티클이 형성되지 않으므로 균일한 저항을 얻을 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 플로팅 게이트와 컨트롤 게이트의 스택형 게이트 전극으로 구성된 셀 트랜지스터를 갖는 셀 어레이 영역, 및 단일 게이트 전극으로 구성된 모스 트랜지스터와 저항 소자가 형성되는 주변 회로부로 구성된 비휘발성 메모리 장치에 있어서,
    상기 셀 트랜지스터 및 상기 모스 트랜지스터의 게이트 전극의 측벽에 각각 절연막으로 이루어진 스페이서가 형성되며,
    상기 저항 소자의 상부 및 측벽에는 상기 스페이서로 사용되는 절연막이 형성되어 있는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 저항 소자는 상기 플로팅 게이트를 구성하는 도전층으로 형성된 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 플로팅 게이트와 컨트롤 게이트 사이에 형성된 제1 층간 절연막을 더 구비하며, 상기 제1 층간 절연막은 상기 저항 소자의 상부에도 형성된 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 반도체 기판의 제1 영역에 형성되며, 제1 도전층으로 이루어진 플로팅 게이트와 제2 도전층으로 이루어진 컨트롤 게이트의 스택형 게이트 전극을 갖는 셀 트랜지스터;
    상기 반도체 기판의 제2 영역에 형성되며, 상기 제2 도전층으로 이루어진 단일 게이트 전극을 갖는 모스 트랜지스터; 및
    상기 반도체 기판의 제3 영역의 상부에 형성된, 상기 제1 도전층으로 이루어진 저항 소자를 구비하며,
    상기 셀 트랜지스터 및 상기 모스 트랜지스터의 게이트 전극의 측벽에 각각 절연막으로 이루어진 스페이서가 형성되며,
    상기 저항 소자의 상부 및 측벽에 상기 스페이서로 사용되는 절연막이 형성되어 있는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제4항에 있어서, 상기 플로팅 게이트와 컨트롤 게이트 사이에 형성된 제1 층간 절연막을 더 구비하며, 상기 제1 층간 절연막은 상기 저항 소자의 상부에도 형성된 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 플로팅 게이트와 컨트롤 게이트의 스택형 게이트 전극으로 구성된 셀 트랜지스터를 갖는 셀 어레이 영역, 및 단일 게이트 전극으로 구성된 모스 트랜지스터와 저항 소자가 형성되는 주변 회로부로 구성된 비휘발성 메모리 장치의 제조 방법에 있어서,
    활성 영역 및 소자분리 영역이 구분되어진 반도체 기판의 상부에 제1 도전층을 형성하는 단계;
    상기 주변 회로부의 저항 소자가 형성될 영역의 제1 도전층을 패터닝하여 상기 제1 도전층으로 이루어진 저항 소자를 형성하는 단계;
    상기 결과물의 상부에 제1 층간 절연막을 형성하는 단계;
    상기 셀 어레이 영역과 상기 주변 회로부의 저항 소자가 형성될 영역을 마스킹한 후 노출된 제1 층간 절연막을 식각하는 단계;
    상기 결과물의 상부에 제2 도전층을 형성하는 단계;
    상기 게이트 전극이 형성될 영역을 마스킹한 후 노출된 제2 도전층, 제1 층간 절연막 및 제1 도전층을 식각함으로써, 상기 제2 도전층으로 이루어진 모스 트랜지스터의 게이트 전극을 형성함과 동시에 상기 제1 도전층과 제2 도전층으로 이루어진 셀 트랜지스터의 스택형 게이트 전극을 형성하는 단계;
    상기 결과물의 상부에 절연막을 형성하는 단계; 및
    상기 저항 소자를 마스킹한 후, 상기 절연막을 에치백하여 상기 셀 트랜지스터 및 모스 트랜지스터의 게이트 전극의 측벽에 각각 절연막 스페이서를 형성하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  7. 제6항에 있어서, 상기 제1 도전층을 형성하는 단계 전에, 상기 셀 어레이 영역의 기판 상부에 셀 트랜지스터의 게이트 산화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  8. 제6항에 있어서, 상기 제1 도전층을 패터닝하는 단계는, 상기 셀 어레이 영역에서 소자분리 영역 상부의 제1 도전층을 식각해 내는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  9. 제6항에 있어서, 상기 절연막 스페이서를 형성하는 단계 전에, 상기 셀 트랜지스터 및 상기 모스 트랜지스터의 제1 소오스/드레인 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  10. 제6항에 있어서, 상기 절연막 스페이서를 형성하는 단계 후, 상기 셀 트랜지스터 및 상기 모스 트랜지스터의 제2 소오스/드레인 영역을 형성하는 단계, 및 상기 결과물의 상부에 제2 층간 절연막 및 평탄화층을 순차적으로 형성하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100867565B1 (ko) * 2001-05-26 2008-11-10 프리스케일 세미컨덕터, 인크. 반도체 장치 및 그 방법

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