KR100482350B1 - 비휘발성메모리장치의제조방법 - Google Patents

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Abstract

플로팅 게이트와 컨트롤 게이트로 구성된 셀 트랜지스터를 갖는 셀 어레이 영역, 및 단일 게이트 전극으로 구성된 트랜지스터와 저항 패턴이 형성되는 주변 회로부로 구성된 비휘발성 메모리 장치의 제조 방법이 개시되어 있다. 활성 영역 및 소자분리 영역이 구분되어진 반도체 기판의 상기 제1 영역에 셀 트랜지스터의 터널 산화막을 형성한 후, 결과물의 상부에 제1 도전층을 형성한다. 결과물의 상부에 층간 유전막을 형성한다. 셀 어레이 영역과 주변 회로부의 저항 패턴이 형성될 영역을 마스킹한 후 노출된 층간 유전막을 식각함으로써 저항 마스크 패턴을 형성한다. 결과물의 상부에 제2 도전층을 형성한다. 셀 어레이 영역과 주변 회로부의 트랜지스터가 형성될 영역을 마스킹한 후 노출된 제2 도전층을 식각함으로써, 상기 트랜지스터의 게이트 전극을 형성함과 동시에 제1 도전층으로 이루어진 저항 패턴을 형성한다. 상기 저항 패턴이 저항 마스크 패턴에 의해 형성되므로, 저항 패턴의 주변에 제2 도전층의 잔류물이 남지 않아 저항 값의 변화를 최소화하여 균일한 저항을 확보할 수 있다.

Description

비휘발성 메모리 장치의 제조 방법
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것으로, 보다 상세하게는 두 개의 게이트 전극층을 갖는 셀 트랜지스터가 형성되는 셀 어레이 영역, 및 한 개의 게이트 전극층을 갖는 모스(metal oxide semiconductor; 이하 "MOS"라 한다) 트랜지스터와 저항 패턴이 형성되는 주변 회로부로 구성되는 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다. 플래쉬 메모리 장치는 회로 보드로부터 제거하지 않으면서 고속으로 전기적 소거가 가능한 EEPROM의 진보된 형태로서, F-N 터널링(Fowler-Nordheim tunneling) 또는 열-전자(hot electron)를 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조이다.
플래쉬 메모리 장치에서 데이터를 저장하는 메모리 셀은 반도체 기판의 상부에 F-N 터널링을 위한 터널 산화막을 개재하여 형성된 플로팅 게이트(floating gate)와, 상기 플로팅 게이트의 상부에 층간 유전막을 개재하여 형성된 컨트롤 게이트(control gate)의 스택형 게이트 구조로 형성된다. 상기 플래쉬 메모리 셀에서 데이터의 저장은 컨트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전자를 집어넣거나 빼냄으로써 이루어진다.
통상적인 플래쉬 메모리 장치는 상기한 구조의 메모리 셀 이외에 상기 셀을 구동하고 제어하기 위한 주변 회로부에 모스 트랜지스터, 캐패시터, 다이오드 및 저항 등의 많은 소자들이 형성된다. 특히, 메모리 셀의 프로그램 및 소거 전압과 속도를 제어하거나, 상기 메모리 셀의 상태를 판독(read)하는 판독 동작시 적절한 전압을 생성시키고 유지시키기 위하여 필요한 기준 회로(reference circuit)에는 저항이 일정한 고저항 소자가 필연적으로 사용되어야 한다.
한편, 메모리 셀의 플로팅 게이트는 폴리실리콘층으로 형성되는 반면에 워드라인으로 제공되는 컨트롤 게이트는 낮은 비저항 값을 갖기 위하여 폴리실리콘층의 상부에 금속 실리사이드층을 적층하는 폴리사이드(polycide) 구조로 형성된다. 따라서, 통상적인 플래쉬 메모리 장치는 고저항 소자를 형성하기 위하여 저항이 큰 플로팅 게이트용 도전층으로 저항 소자를 형성하고 있다.
도 1 내지 도 4는 종래 방법에 의한 플래쉬 메모리 장치에 있어서 저항 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(101)에 통상의 소자분리 공정, 예컨대 실리콘 부분 산화(local oxidation of silicon; LOCOS) 공정 또는 변형된 LOCOS 공정에 의해 각 소자들을 분리하기 위한 필드 산화막(301)을 형성함으로써, 상기 기판(101)을 활성 영역과 소자분리 영역으로 구분한다. 이어서, 셀 어레이 영역의 활성 영역의 상부에 셀 트랜지스터의 게이트 산화막으로 사용되는 터널 산화막(250)을 열산화 방법에 의해 90∼100Å의 두께로 얇게 성장시킨 후, 결과물의 상부에 셀 트랜지스터의 플로팅 게이트로 사용될 제1 폴리실리콘층(401)을 증착한다. 다음에, 사진 공정을 통해 셀 어레이 영역의 필드 산화막(301)의 일부분을 오픈시키는 감광막 패턴(430)을 형성한 후, 상기 감광막 패턴(430)을 식각 마스크로 이용하여 노출된 제1 폴리실리콘층(401)을 건식 식각 방법으로 식각해 냄으로써 이웃하는 메모리 셀의 플로팅 게이트를 분리한다. 이때, 주변 회로부의 저항이 형성될 영역에도 상기 제1 폴리실리콘층(401)이 식각되어 폴리실리콘 저항(402)이 형성된다. 한편, 저항이 형성될 영역을 제외한 영역의 주변 회로부는 후속하는 층간 유전막의 식각 공정을 용이하게 수행하기 위하여 감광막 패턴(430)으로 피복한다. 따라서, 저항 형성 영역에는 저항 패턴을 형성하기 위한 감광막 패턴(435)과 상기 감광막 패턴(345)에 의해 식각된 폴리실리콘 저항(402)이 있으며, 상기 저항 형성 영역 이외의 주변 회로부에는 감광막 패턴(430)과 제1 폴리실리콘층(401)이 그대로 남아있게 된다.
도 2를 참조하면, 상기 감광막 패턴(430,435)을 제거한 후, 셀 트랜지스터의 플로팅 게이트와 컨트롤 게이트를 절연시키면서 정전용량을 증가시키기 위한 층간 유전막(450)으로서, 예컨대 ONO(oxide/nitride/oxide)막을 기판의 전면에 형성한다. 즉, 상기 제1 폴리실리콘층(401)을 산화시켜 제1 산화막을 형성하고 그 상부에 질화막을 증착한 후, 상기 질화막을 산화시켜 제2 산화막을 형성함으로써 ONO막(450)을 완성한다.
이때, 폴리실리콘 저항(402)이 형성된 주변 회로부에도 상기 층간 유전막(450)이 형성된다. 따라서, 상기 층간 유전막(450) 중에서 폴리실리콘을 산화시켜 제1 산화막을 형성할 때, 상기 폴리실리콘 저항(402)이 함께 산화되어 저항의 일부가 소모됨으로써 최초 패턴 크기에서 변화가 발생한다. 이것은 저항의 사이즈가 변하는 것을 의미하며, 궁극적으로 저항 값의 변화를 초래하여 기준 회로에서 생성된 기준 전압이 변화하게 됨으로써 반도체 장치의 구동에 이상이 발생하게 된다.
이어서, 사진 공정을 통해 셀 어레이 영역을 감광막 패턴(480)으로 피복한 후, 도 3에 도시된 바와 같이 주변 회로부의 트랜지스터가 형성될 영역의 층간 유전막(450)과 제1 폴리실리콘층(401)을 제거한다. 이때, 폴리실리콘 저항(402)이 형성된 영역과 다른 주변 회로부와의 경계 영역에 상기 저항(402)과 분리된 제1 폴리실리콘층(403)의 일부가 포함되도록 감광막 패턴(480)을 형성한다. 이것은 주변 회로부의 제1 폴리실리콘층(401)을 식각할 때, 상기 경계 영역의 제1 폴리실리콘층(403)의 측벽에 형성된 층간 유전막(455)이 제거되지 않고 결함(defect)을 유발하는 입자(particle)로 작용하는 것을 방지하기 위함이다. 따라서, 도 3에 도시된 바와 같이, 저항 패턴 영역과 다른 주변 회로부와의 경계 영역에 불필요한 제1 폴리실리콘층(403)이 남게 되어, 상기 제1 폴리실리콘층(403)이 플로팅 노드로 작용하여 소자의 동작에 좋지 않은 영향을 줄 수 있다. 또한, 이를 해결하기 위하여 상기 제1 폴리실리콘층(403)을 접지선에 접속시킬 경우 불필요한 면적을 차지하게 된다.
상기와 같이 주변 회로부의 층간 유전막(450) 및 제1 폴리실리콘층(401)을 제거한 후, 결과물의 상부에 주변 회로부의 게이트 산화막 및 셀 트랜지스터의 컨트롤 게이트 및 주변회로 트랜지스터의 게이트 전극으로 사용될 도전층(501)을 순차적으로 형성한다. 상기 도전층(501)은 단일 폴리실리콘층으로 형성할 수도 있고 폴리사이드(501)로 형성할 수도 있다.
도 4를 참조하면, 사진식각 공정을 통해 주변회로 트랜지스터 영역의 폴리사이드(501)를 식각함으로써 주변회로 트랜지스터의 게이트 전극(512)을 형성한다. 이때, 폴리실리콘 저항(402)의 측면에 존재하는 폴리사이드(501)가 제거되지 않고 스페이서(511) 형태로 남아있게 된다. 상기 폴리사이드 스페이서(511)는 상기 폴리실리콘 저항(402)에 비해 그 비저항이 매우 작으므로, 저항(402)을 연결하기 위한 후속 콘택 공정시 오정렬에 의해 상기 폴리사이드 스페이서(511)에 콘택이 접속되면 콘택 저항이 변하게 되어 소자의 오동작을 유발한다. 또한, 상기 폴리사이드 스페이서(511)에 별도로 콘택을 형성하는 것이 불가능하므로, 폴리실리콘 저항(402)에 인가되는 전압에 의해 플로팅되어 있는 폴리사이드 스페이서(511)가 커플링 캐패시턴스로 작용하여 저항 값의 변화를 유기하는 인자가 된다.
따라서, 본 발명의 목적은 두 개의 게이트 전극층을 갖는 셀 트랜지스터가 형성되는 셀 어레이 영역, 및 한 개의 게이트 전극층을 갖는 모스 트랜지스터와 저항 패턴이 형성되는 주변 회로부로 구성되는 비휘발성 메모리 장치의 제조 방법에 있어서, 저항 패턴의 사이즈가 변하는 것을 방지하고 저항 패턴의 주변 또는 그 상부에 전도성 물질이 형성되는 것을 방지함으로써 상기 저항 패턴이 최초의 패턴 사이즈에서의 저항 값을 유지하도록 하여 균일한 저항을 확보할 수 있는 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 플로팅 게이트와 컨트롤 게이트로 구성된 셀 트랜지스터를 갖는 셀 어레이 영역, 및 단일 게이트 전극으로 구성된 트랜지스터와 저항 패턴이 형성되는 주변 회로부로 구성된 비휘발성 메모리 장치의 제조 방법에 있어서, 활성 영역 및 소자분리 영역이 구분되어진 반도체 기판의 상기 제1 영역에 셀 트랜지스터의 터널 산화막을 형성하는 단계; 상기 결과물의 상부에 제1 도전층을 형성하는 단계; 상기 결과물의 상부에 층간 유전막을 형성하는 단계; 상기 셀 어레이 영역과 상기 주변 회로부의 저항 패턴이 형성될 영역을 마스킹한 후 노출된 층간 유전막을 식각함으로써 저항 마스크 패턴을 형성하는 단계; 상기 결과물의 상부에 제2 도전층을 형성하는 단계; 및 상기 셀 어레이 영역과 상기 주변 회로부의 트랜지스터가 형성될 영역을 마스킹한 후 노출된 제2 도전층을 식각함으로써, 상기 트랜지스터의 게이트 전극을 형성함과 동시에 상기 제1 도전층으로 이루어진 저항 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법을 제공한다.
상기 층간 유전막을 형성하는 단계 전에, 상기 셀 어레이 영역에서 소자분리 영역 상부의 제1 도전층을 식각해 내는 단계를 더 구비한다.
상기 노출된 제2 도전층을 식각할 때 그 하부의 제1 도전층이 함께 식각되며, 상기 주변 회로부의 저항 패턴이 형성될 영역에서는 상기 제1 도전층이 저항 마스크 패턴에 의해 식각되지 않고 남아있게 됨으로써 상기 제1 도전층으로 이루어진 저항 패턴을 형성한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 플로팅 게이트와 컨트롤 게이트로 구성된 셀 트랜지스터를 갖는 셀 어레이 영역, 및 단일 게이트 전극으로 구성된 트랜지스터와 저항 패턴이 형성되는 주변 회로부로 구성된 비휘발성 메모리 장치의 제조 방법에 있어서, 활성 영역 및 소자분리 영역이 구분되어진 반도체 기판의 상기 제1 영역에 셀 트랜지스터의 터널 산화막을 형성하는 단계; 상기 결과물의 상부에 제1 도전층을 형성하는 단계; 상기 결과물의 상부에 층간 유전막 및 제2 도전층의 제1 층을 순차적으로 형성하는 단계; 상기 셀 어레이 영역과 상기 주변 회로부의 저항 패턴이 형성될 영역을 마스킹한 후 노출된 제2 도전층의 제1 층 및 층간 유전막을 식각함으로써 저항 마스크 패턴을 형성하는 단계; 상기 결과물의 상부에 상기 제2 도전층의 제2 층을 형성하는 단계; 및 상기 셀 어레이 영역과 상기 주변 회로부의 트랜지스터가 형성될 영역을 마스킹한 후 노출된 제2 도전층을 식각함으로써, 상기 트랜지스터의 게이트 전극을 형성함과 동시에 상기 제1 도전층으로 이루어진 저항 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법을 제공한다.
상술한 바와 같이 본 발명에 의하면, 제1 도전층 및 층간 유전막을 순차적으로 형성한 후, 상기 층간 유전막을 선택적으로 식각하여 주변 회로부의 저항 패턴이 형성될 영역에 상기 층간 유전막으로 이루어진 저항 마스크 패턴을 형성한다. 그리고, 제2 도전층을 형성하고 상기 제2 도전층과 제1 도전층을 동시에 식각하여 주변회로 트랜지스터의 게이트 전극을 형성할 때, 상기 저항 마스크 패턴의 하부에 존재하는 제1 도전층이 식각되지 않고 저항 패턴을 형성하게 된다.
따라서, 저항 패턴을 형성하기 전에 층간 유전막을 형성하므로 상기 저항 패턴이 소모되지 않고 최초의 패턴 사이즈를 그대로 유지하게 됨으로써, 저항 값의 변화를 최소화하여 균일한 저항을 확보할 수 있다.
또한, 제1 도전층으로 이루어진 저항 패턴의 상부가 층간 유전막으로 이루어진 저항 마스크 패턴으로 마스킹되어 있으므로, 상기 저항 패턴의 주변에 제2 도전층의 잔류물이 남아있지 않는다. 더욱이, 저항 패턴과 다른 주변 회로부와의 경계 영역에 불필요한 전도성 패턴이 형성되지 않으므로, 저항 값의 변화 및 면적 증가를 최소화할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 5 내지 도 8은 본 발명에 의한 플래쉬 메모리 장치에 있어서 저항 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 5는 제1 도전층(401)을 형성하는 단계를 도시한다. 반도체 기판(101)의 상부에 통상의 소자분리 공정, 예컨대 LOCOS 공정 또는 변형된 LOCOS 공정에 의해 각 소자들을 분리하기 위한 필드 산화막(301)을 4000∼6000Å의 두께로 형성함으로써, 상기 기판(101)을 활성 영역과 소자분리 영역으로 구분한다. 이어서, 셀 어레이 영역의 활성 영역의 상부에 셀 트랜지스터의 게이트 산화막으로 사용되는 터널 산화막(250)을 열산화 방법에 의해 90∼100Å의 두께로 얇게 성장시킨 후, 결과물의 상부에 셀 트랜지스터의 플로팅 게이트로 사용될 제1 도전층(401)을 형성한다. 바람직하게는, 상기 제1 도전층(401)은 불순물이 도핑된 폴리실리콘층을 1000∼2000Å 정도의 두께로 증착하여 형성한다. 여기서, 상기 셀 어레이의 게이트 산화막(250)을 형성할 때, 주변회로 트랜지스터의 게이트 산화막과 동시에 형성할 수도 있고 다르게 형성할 수도 있다.
다음에, 사진 공정을 통해 셀 어레이 영역의 필드 산화막(301)의 일부분을 오픈시키는 감광막 패턴(430)을 형성한 후, 상기 감광막 패턴(430)을 식각 마스크로 이용하여 노출된 제1 도전층(401)을 건식 식각 방법으로 식각해 냄으로써 이웃하는 메모리 셀의 플로팅 게이트를 분리한다. 이때, 주변 회로부의 저항이 형성될 영역도 상기 제1 도전층(401)이 식각되지 않도록 감광막 패턴(430)으로 보호하며, 저항이 형성될 영역을 제외한 영역의 주변 회로부도 후속하는 층간 유전막의 식각 공정을 용이하게 수행하기 위하여 감광막 패턴(430)으로 보호한다.
도 6은 저항 마스크 패턴(460)을 형성하는 단계를 도시한다. 상기 감광막 패턴(430)을 제거한 후, 셀 트랜지스터의 플로팅 게이트와 컨트롤 게이트를 절연시키면서 정전용량을 증가시키기 위한 층간 유전막(450)으로서, 예컨대 ONO막을 기판의 전면에 형성한다. 즉, 폴리실리콘으로 이루어진 상기 제1 도전층(401)을 산화시켜 제1 산화막을 형성하고 그 상부에 질화막을 증착한 후, 상기 질화막을 산화시켜 제2 산화막을 형성함으로써 ONO막(450)을 완성한다. 바람직하게는, 상기 층간 유전막(450)은 유효 산화막으로 환산할 때 160∼200Å 정도의 두께가 되도록 형성한다.
이어서, 사진 공정을 통해 셀 어레이 영역을 감광막 패턴(480)으로 피복한 후, 주변 회로부의 트랜지스터가 형성될 영역의 층간 유전막(450)을 제거한다. 이때, 저항 패턴을 정의하기 위하여 저항 패턴이 형성될 영역에도 감광막 패턴(480)을 형성하며, 상기 감광막 패턴(480)에 의해 그 하부의 층간 유전막이 식각되어 저항 마스크 패턴(460)을 형성하게 된다.
도 7은 제2 도전층(501)을 형성하는 단계를 도시한다. 상기 감광막 패턴(480)을 제거한 후, 결과물의 상부에 셀 트랜지스터의 컨트롤 게이트 및 주변회로 트랜지스터의 게이트 전극으로 사용될 제2 도전층(501)을 1000∼3000Å 정도의 두께로 형성한다. 상기 도전층(501)은 단일 폴리실리콘층으로 형성할 수도 있고 폴리사이드로 형성할 수도 있다. 이때, 주변 회로부의 트랜지스터가 형성될 영역은 상기 층간 유전막(450)이 제거되어 있으므로, 제2 도전층(501)과 제1 도전층(401)이 직접 연결되어 단일층의 게이트 전극을 형성하게 된다.
도 8은 저항 패턴(402)을 형성하는 단계를 도시한다. 상기와 같이 제2 도전층(501)을 형성한 후, 사진식각 공정을 통해 주변회로 트랜지스터 영역의 노출된 제2 도전층(501)을 식각한다. 이때, 상기 제1 도전층(401)이 함께 식각됨으로써 제2 도전층(501)과 제1 도전층(401)으로 이루어진 주변회로 트랜지스터의 게이트 전극(512)이 형성된다. 또한, 상기 제2 도전층(501)을 식각할 때 저항 패턴이 형성될 영역에서는 저항 마스크 패턴(460)이 노출되게 되며 그 이외의 주변 회로부에서는 제1 도전층(401)이 노출되게 된다. 따라서, 상기 제1 도전층(401)을 계속 식각하게 되면 주변 회로부의 게이트 전극(512) 이외의 영역에서는 제1 도전층(401)이 완전히 제거되며, 저항 마스크 패턴(460)이 형성된 영역에서는 제1 도전층(401)이 상기 저항 마스크 패턴(460)에 의해 마스킹되어 식각되지 않는다. 그 결과, 상기 제1 도전층(401)으로 이루어진 저항 패턴(402)이 형성된다.
또한, 도시하지는 않았으나 본 발명의 다른 실시예에 의하면, 셀 트랜지스터의 컨트롤 게이트로 사용되는 제2 도전층을 2회로 나누어 증착한다. 즉, 제1 도전층 및 층간 유전막을 순차적으로 형성한 후, 그 위에 제2 도전층의 일부분(이하, "제1 층"이라 한다)을 형성한다. 이어서, 셀 어레이 영역과 주변 회로부의 저항 패턴이 형성될 영역을 마스킹하고 노출된 제2 도전층의 제1 층 및 층간 유전막을 식각함으로써, 저항 마스크 패턴을 형성한다. 그리고, 결과물의 상부에 상기 제2 도전층의 나머지 부분(이하, "제2 층"이라 한다)을 형성한 후, 셀 어레이 영역과 주변 회로부의 트랜지스터가 형성될 영역을 마스킹하고 노출된 제2 도전층을 식각한다. 그 결과, 제1 도전층도 동시에 식각되어 주변회로 트랜지스터의 게이트 전극이 형성됨과 동시에, 상기 저항 마스크 패턴의 하부에는 제1 도전층으로 이루어진 저항 패턴이 형성된다.
상술한 바와 같이 본 발명에 따른 플래쉬 메모리 장치의 제조 방법에 의하면, 제1 도전층 및 층간 유전막을 순차적으로 형성한 후, 상기 층간 유전막을 선택적으로 식각하여 주변 회로부의 저항 패턴이 형성될 영역에 상기 층간 유전막으로 이루어진 저항 마스크 패턴을 형성한다. 그리고, 제2 도전층을 형성하고 상기 제2 도전층과 제1 도전층을 동시에 식각하여 주변회로 트랜지스터의 게이트 전극을 형성할 때, 상기 저항 마스크 패턴의 하부에 존재하는 제1 도전층이 식각되지 않고 저항 패턴을 형성하게 된다.
따라서, 저항 패턴을 형성하기 전에 층간 유전막을 형성하므로 상기 저항 패턴이 소모되지 않고 최초의 패턴 사이즈를 그대로 유지하게 됨으로써, 저항 값의 변화를 최소화하여 균일한 저항 값을 확보할 수 있다.
또한, 제1 도전층으로 이루어진 저항 패턴의 상부가 층간 유전막으로 이루어진 저항 마스크 패턴으로 마스킹되어 있으므로, 상기 저항 패턴의 주변에 제2 도전층의 잔류물이 남아있지 않는다. 더욱이, 저항 패턴과 다른 주변 회로부와의 경계 영역에 불필요한 전도성 패턴이 형성되지 않으므로, 저항 값의 변화 및 면적 증가를 최소화할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 내지 도 4는 종래 방법에 의한 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5 내지 도 8은 본 발명에 의한 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 301 : 필드 산화막
250 : 터널 산화막 401 : 제1 도전층
402 : 저항 패턴 450 : 층간 유전막
460 : 저항 마스크 패턴 501 : 제2 도전층

Claims (8)

  1. 플로팅 게이트와 컨트롤 게이트로 구성된 셀 트랜지스터를 갖는 셀 어레이 영역, 및 단일 게이트 전극으로 구성된 트랜지스터와 저항 패턴이 형성되는 주변 회로부로 구성된 비휘발성 메모리 장치의 제조 방법에 있어서,
    활성 영역 및 소자분리 영역이 구분되어진 반도체 기판의 상기 제1 영역에 셀 트랜지스터의 터널 산화막을 형성하는 단계;
    상기 터널 산화막 형성 후 결과물의 상부에 제1 도전층을 형성하는 단계;
    상기 제1 도전층 형성 후 결과물의 상부에 층간 유전막을 형성하는 단계;
    상기 셀 어레이 영역과 상기 주변 회로부의 저항 패턴이 형성될 영역을 마스킹한 후 노출된 층간 유전막을 식각함으로써, 저항 마스크 패턴을 형성하는 단계;
    상기 저항 마스크 패턴 형성 후 결과물의 상부에 제2 도전층을 형성하는 단계; 및
    상기 셀 어레이 영역과 상기 주변 회로부의 트랜지스터가 형성될 영역을 마스킹한 후 노출된 제2 도전층을 식각함으로써, 상기 트랜지스터의 게이트 전극을 형성함과 동시에 상기 제1 도전층으로 이루어진 저항 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  2. 제1항에 있어서, 상기 층간 유전막을 형성하는 단계 전에, 상기 셀 어레이 영역에서 소자분리 영역 상부의 제1 도전층을 식각해 내는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  3. 제1항에 있어서, 상기 노출된 제2 도전층을 식각할 때 그 하부의 제1 도전층이 함께 식각되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  4. 제3항에 있어서, 상기 주변 회로부의 저항 패턴이 형성될 영역에서는 상기 제1 도전층이 상기 저항 마스크 패턴에 의해 식각되지 않고 남아있게 됨으로써 상기 제1 도전층으로 이루어진 저항 패턴을 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  5. 플로팅 게이트와 컨트롤 게이트로 구성된 셀 트랜지스터를 갖는 셀 어레이 영역, 및 단일 게이트 전극으로 구성된 트랜지스터와 저항 패턴이 형성되는 주변 회로부로 구성된 비휘발성 메모리 장치의 제조 방법에 있어서,
    활성 영역 및 소자분리 영역이 구분되어진 반도체 기판의 상기 제1 영역에 셀 트랜지스터의 터널 산화막을 형성하는 단계;
    상기 터널 산화막 형성 후 결과물의 상부에 제1 도전층을 형성하는 단계;
    상기 제1 도전층 형성 후 결과물의 상부에 층간 유전막 및 제2 도전층의 제1 층을 순차적으로 형성하는 단계;
    상기 셀 어레이 영역과 상기 주변 회로부의 저항 패턴이 형성될 영역을 마스킹한 후 노출된 제2 도전층의 제1 층 및 층간 유전막을 식각함으로써, 저항 마스크 패턴을 형성하는 단계;
    상기 저항 마스크 패턴 형성 후 결과물의 상부에 상기 제2 도전층의 제2 층을 형성하는 단계; 및
    상기 셀 어레이 영역과 상기 주변 회로부의 트랜지스터가 형성될 영역을 마스킹한 후 노출된 제2 도전층을 식각함으로써, 상기 트랜지스터의 게이트 전극을 형성함과 동시에 상기 제1 도전층으로 이루어진 저항 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  6. 제5항에 있어서, 상기 층간 유전막을 형성하는 단계 전에, 상기 셀 어레이 영역에서 소자분리 영역 상부의 제1 도전층을 식각해 내는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  7. 제5항에 있어서, 상기 노출된 제2 도전층을 식각할 때 그 하부의 제1 도전층이 함께 식각되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  8. 제7항에 있어서, 상기 주변 회로부의 저항 패턴이 형성될 영역에서는 상기 제1 도전층이 상기 저항 마스크 패턴에 의해 식각되지 않고 남아있게 됨으로써 상기 제1 도전층으로 이루어진 저항 패턴을 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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