KR0144906B1 - 불휘발성 메모리 소자 및 그 제조방법 - Google Patents
불휘발성 메모리 소자 및 그 제조방법Info
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Abstract
불휘발성 메모리 소자 및 그 제조방법에 대해 기재되어 있다.
이는 주변회로 영역에 배치되고, 제1도전층으로 형성된 주변회로 영역의 게이트 전극, 메모리 셀 영역에 배치되고, 제1도전층으로 된 플로우팅 게이트 전극, 플로우팅 게이트 전극 상에 형성된 절연막 및 절연막 상에 형성된 제2도전층으로 된 컨트롤 게이트 전극을 구비하는 불휘발성 메모리 셀의 게이트 전극, 및 경계영역 또는 주변회로 영역에 배치되고, 제1도전층으로 된 저항, 저항의 일 표면 상에 형성된 절연막 및 절연막 상에 형성된 제2도전층으로 된 캐핑층을 구비하는 저항소자를 포함하는 것을 특징으로 한다.
따라서 스트링거를 발생할 방지할 수 있으므로 패턴의 불균일성 및 소자의 오작동을 방지할 수 있다.
Description
제1a도 및 제1b도는 종래 방법에 의한 불휘발성 메모리 소자의 저항을 제조하는 벙법을 설며하기 위해 도시된 단면도들이다.
제2도는 종래 벙법에 의해 제조된 불휘발성 메모리 소자의 저항을 도시한 단면도이다.
제3도는 본 발명의 방법에 의해 제조된 불휘발성 메모리 소자를 도시한 단면도이다.
제4a도 내지 제4f도는 본 발명의 일 실시예에 의한 불휘발성 메모리 소자의 제조방법을 설며하게 위해 도시된 단면도들이다.
제5a도 내지 제5c도는 본 발명의 다른 실시예에 의한 불휘발성 메모리 소자의 제조방법을 설명하기 위해 도시된 단면도들이다.
본 발명의 반도체 메모리 소자 및 그 제조방법에 관한 것으로 특히 불휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
이층 다결정실리콘 공정을 이용하여 플로우팅 게이트를 구비한 불휘발성 메모리 셀 및 그 셀을 구동하는 저항을 포함하는 불휘발성 메모리 소자를 제조하는 방법에 관하여, 미국특허 제4,367,580호(발명자:Daniel C. Guterman, Huoston, Tex, 출원인:Texas Instruments Incorporated, Dallas, Tex, 출원번호:132,702)에 기재되어 있다.
제1a도 및 제1b도는 종래 방법에 의한 불휘발성 메모리 소자의 저항을 제조하는 방법을 설명하기 위해 도시된 단면도들로서, 미국특허 제4,367,580에 기재된 내용을 참조하여 설명한다.
반도체기판(10)에 소자의 액티브 영역을 분리하는 소자분리막(12)을 형성한 후, 반도체기판과 플로우팅 게이트(16)을 절연하기 위한 실리콘산화막(14)을 형성한다. 실리콘이 산화막이 형성된 상태에서 제1다결정실리콘을 침적하고, 저항 조절을 위한 불순물을 첨가한다. 이어서, 제1다결정실리콘을 패터닝하여, 주변회로 영역을 구성하는 저항(18)과 메모리 셀을 구성하는 플로우팅 게이트(16)을 형성한다.(제1a도)
패터닝되어 있는 제1다결정실리콘 상에, 제1다결정실리콘과 제2다결정실리콘을 절연시키기 위한 층간절연막(20)을 도포한 후, 제2다결정실리콘을 침적한다. 이어서, 제2다결정실리콘 및 층간절연막을 식가가여, 저항(18)을 덮는 캐핑층(capping layer)(24)과 메모리 셀을 구성하는 컨트롤 게이트(22)를 형성한다.(제1B도)
상기 제1b도에 있어서 A로 표시된 영역은 저항을 다른 소자와 연결시키기 위한 접촉영역이다.
제2도 종래 방법에 의해 제조된 불휘발성 메모리 소자의 저항을 도시한 단면도로서 종래의 문제점을 설명하기 위한 것이다.
상술한 제1a도 및 제2b도의 방법으로 저항을 형성할 경우, 패터닝된 제1다결정실리콘(즉, 저항(18)의 측벽에 찌꺼기(residue)가 남아 스트링거(stringer)(S)를 형성함으로써 첫째, 패턴의 균일도를 저하시키고, 둘째, 소자의 오동작을 일으킨다.
구체적으로 설명하면 제2다결정실리콘을 식각하기 위한 이방성식각 시, 저항(18)상에 침적되어 있는 제2다결정실리콘이 완전히 패터닝될 동안 저항(18)의 측벽이 침적되어 있는 제2다결정실리콘은 이방성 식각의 특성상 완전히 제거되지 않게 될 가능성이 많다.
제2다결정실리콘 식각 시에 제거되지 않고 남게되는 찌꺼기들을 제거하기 위해서는 찌꺼기들을 제거할 수 있을 정도의 등방성 식각이행해야 하는데, 이를 행할 시 캐핑층(24) 및 컨트롤 게이트(22)의 넓이균일도가 저하된다.
또한 제1다결정실리콘을 주변회로의 게이트 전극으로 사용할 경우(도시되지 않음) 주변회로의 게이트 전극의 측벽에 스트링거가 존재하게 되어, 소자의 오동작을 일으킨다.
따라서, 본 발명의 목적은 패턴의 균일도 저하를 방지한 불휘발성 메모리 소자의 저항을 제공하는데 있다.
본 발명의 다른 목적은 소자의 오동작을 저하시킨 불휘발성 메모리 소자의 저항을 제공하는데 있다.
본 발명의 또 다른 목적은 상기한 불휘발성 메모리 소자의 저항을 형성하는데 있어서, 그 적합한 제조방법을 제공하는데 있다.
상기한 목적 및 다른 목적은
주변회로 영역에 배치되고, 제2도전층으로 형성된 주변회로 영역의 게이트 전극:
메모리 셀 영역에 배치되고, 제1도전층으로 된 플로우팅 게이트전극, 상기 플로우팅 게이트 전극 상에 형성된 절연막 및 상기 절연막상에 형성된 제2도전층으로 된 컨트롤 게이트 전극을 구비하는 불휘발성 메모리 셀의 게이트 전극: 및
경계영역 또는 주변회로 영역에 배치되고, 제1도전층으로 된 저항, 상기 저항의 일 표면 상에 형성된 절연막 및 상기 절연막 상에 형성된 제2도전층으로 된 캐핑층을 구비하는 저항 소자를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자에 의해 달성된다.
본 발명에 의한 불휘발서 메모리 소자에 있어서, 상기 제1 및 제2도전층은 다결정실리콘이인 것이 바람직한다.
상기한 또 다른 목적은
반도체기판 상에 제1도전층을 형성하는 공정:
상기 제1도전층을 패터닝하여 플로우팅 게이트 및 저항을 형성하는 공정:
결과물 상에 절연막을 형성하는 공정:
주변회로 영역 상의 상기 절연막을 제거하는 공정:
주변회로 영역에 게이트 절연막을 형성하는 공정:
결과물 전면에 제2도전층을 형성하는 공정:
주변회로 영역을 제외한 영역에 형성되어 있는 상기 제2도전층, 절연막 및 제1도전층을 식각하여, 메모리 셀 영역애는 불휘발성 메모리 소자의 게이트 전극을 그외의 영역에는 저항을 형성하는 공정: 및
메모리 셀 영역을 제외한 영역에 형성되어 있는 상기 제2도전층을 패터닝하여 상기 저항의 표면을 노출시키는 형태의 캐핑층 및 주변회로 영역의 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법에 의해 달성된다.
또한 상기한 또 다른 목적은
반도체기판 상에 제1도전층을 형성하는 공정:
상기 제1도전층을 패터닝하여 메모리 셀 영역에는 플로우팅 게이트 패턴을, 그 외의 영역에는 저항 패턴을 형성하는 공정:
결과물 상에 절연막을 형성하는 공정:
상기 절연막 상에 제2도전층을 형성하는 공정:
상기 제2도전층, 절연막 및 제2도전층을 동시에 식각하여, 메모리 셀 영역에는 불휘발성 메모리 소자의 게이트전극을 그 외의 영역에는 제2도전층 및 절연막이 덮혀있는 저항을 형성하는 공정: 및
상기 저항 상에 형성되어 있는 제2도전층을 패터닝하여 저항의 표면을 노출시키는 형태의 캐핑층을 형성하는 공정을 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법애 의해 달성된다.
본 발명에 의한 불휘발성 메모리 소자의 제조방법에 있어서, 상기 제1 및 제2도전층은 다결정실리콘으로 형성하는 것이 바람직하다.
따라서, 저항 및 주변회로 영역의 게이트 전극 측벽에 스트링거가 형성되어, 소자의 오동작을 일으키던 종래의 문제점을 해결할 수 있다.
이하 첨부된 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.
다결정실리콘에 불순물을 도우프하여 저항을 형성할 경우, 원하는 저항값을 소자 제조 공정이 완전히 끝날 때 까지 일정하게 유지하기 위해서는 저항 상부에 다른 소자로 부터의 불순물 확산을 방지하는 캐핑층을 형성하는 것이 바람직하다.
본 발명을 저항 상에 캐핑층을 형성하는 경우 발생하는 종래의 문제점을 해결하기 위한 것이다.
[장치]
제3도는 본 발명의 방법에 의해 제조된 불휘발성 메모리 소자를 도시한 단면도로서 메모리 셀 영역, 경계영역 및 주변회로 영역으로 나누어 도시되어 있다.
도면부호 36a는 플로우팅 게이트를 44a 및 44b는 절연막을, 46a는 컨드롤 게이트를,46c는 캐핑층을, 46d는 게이트 전극을 그리고 38a는 저항을 나타낸다.
메모리 셀 영역에는 소오스/드레인(52) 및 제 1도전층으로 된 플로우팅 게이트(36a), 상기 풀로우팅 게이트 상에 형성된 절연막(44a)를 구비하는 게이트 전극으로 구성된 불휘발성 메모리 셀들이 형성되어 있다. 셀 전극(60)은 소오스/드레인(52)와 연결되어 있다.
경계 영역애는 소자분리막(32) 상에 형성되고 제1도전층으로 된 저항(38a) 및 상기 저항의 일표면을 노출시키는 형태로 상기 저항 상에 적층된 절연막(44b) 및 캐핑층(46b)이 형성되어 있다. 저항 전극(62)은 접촉 영역(A로 표시)을 통해 상기 저항과 연결되어 있다.
주변회로 영역에는 제1도전층으로 된 게이트 전극(46b), 게이트 절연막(45) 및 소오스/드레인(54)로 구성된 트랜지스터가 형성되어 있다. 주변회로 전극(64)은 트랜지스터의 소오스/드레인(54)과 연결되어 있다.
상기 제3도에서 설명되지 않은 부호는 계속해서 소개되는 도면들에서 설명한다.
본 발명에 의한 불휘발성 메모리 소자에 의하면, 캐핑층을 구비한 저항 소자에 있어서, 저항의 측벽에 스트링거가 형성되어 있지 않다. 또한 주변회로 트랜지스터의 게이트 전극의 측벽에도 스트링거가 형성되어 있지 않다.
[제조방법]
[제1실시예]
제4a도 내지 제4f도는 본 발명의 일 실시예에 의한 불휘발성 메모리 소자의 제조방법을 설명하기 위해 도시된 단면도들이다.
제4a도는 플로우팅 게이트 패턴(36) 및 저항 패턴(38)을 형성하는 공정을 도시한 것으로서, 이는 p형 반도체기판(30)에 소자의 액티브 영역을 분리하는 소자분리막(32)을 형성하는 제1공정, 플로우팅 게이트를 반도체가판과 절연시키기 위한 실리콘 산화막(34)을 형성하는 제2공정, 결과물 전면에 제1도전층을 형성한 후, 불순물을 주입하는 제3공정 및 상기 제1도전층을 패터닝하여, 메모리 셀 영역에는 플로우팅 게이트 패턴(36)을 형성하고, 그 외의 영역에는 저항 패턴(36)을 형성하는 제4공정으로 진행된다.
상기 실리콘 산화막은 예컨대 100Å 정도의 두께로, 열산화 공정을 통하여 형성한다. 상기 제1도전층은, 예컨대 다결정실리콘을 사용하여 형성한다. 상기 제1도전층은 예컨대 1,500Å 정도의 두께로 형성한다.
상기 제3공정은, 예컨대 POCl3과 같은 불순물을, 50Ω/□ 정도의 면저항을 갖도록 주입한다. 저항의 저항값은 상기 제3공정에서 주입되는 불순물의 주입정도에 따라 결정한다.
제4b도는 절연막(44)을 형성하는 공정을 도시한 것으로서, 이는 플로우팅 게이트 패턴(36) 및 저항 패턴(38) 및 패턴(38)이 형성되어 있는 결과물 전면에, 제1산화막/실리콘 질화막/제2산화막 (ONO)을 적층하여 절연막(44)을 형성하는 제1공정 및 주변회로 영역에 적층된 상기 절연막을 제거하는 제2공정으로 진행된다.
상기 절연막은 제1도전층과 제2도전층 사이의 절연을 위해 형성한다. 상기 제1산화막은, 예컨대 950℃의 건식 열 산화공정을 이용하여, 130Å 정도 두께로 형성한다. 상기 실리콘질화막을, 예컨대 150Å 정도의 두께로 증착한다. 상기 제2산화막은 예컨대 1,000℃ 습식 열 산화공정을 이용하여 50Å 정도의 두께로 형성한다.
제4c도는 게이트 절연막(45) 및 제2도전층(46)을 형성하는 공정을 도시한 것으로서 이은 주변회로 영역의 반도체기판 상에 게이트 절연막(45)을 형성하는 제1공정 및 결과물 전면에 제2도전층을 형성하는 제2공정으로 진행된다.
상기 게이트 절연막(45)은 열산화 공정을 통하여, 예컨대 200Å 정도의 두께로 형성한다. 상기 제2도전층(46)은, 예컨대 다결정실리콘을 1,500Å 정도의 두께로 침적하여 형성한다.
상기 제2도전층을 침적한 후, 도전층을 저항을 낮추기 위해, 예컨대 POCI3와 같은 불순물을 50Ω/□ 정도의 면저항을 갖도록 주입한다. 이 후, 도전층의 저항을 더욱 낮추기 위해, 예컨대 텅스텐 실리사이드와 같은 실리사이드층을 1,500Å 정도의 두께로 침적한다.
제4d도는 불휘발성 메모리 소자의 게이트 및 저항(38a)을 형성하는 공정을 도시한 것으로서, 이느누 상기 제2도전층 상에 감광막을 도포/현상하여 메모리 셀 영역에는 컨트롤 게이트 형성을 위한 감광막패턴(48a)을, 경계 영역에는 저항 형성을 위한 감광막패턴(48b)을 그리고 주변회로 영역에는 전영역을 덮는 감광막패턴(48c)을 형성하는 제1공정, 상기 감광막패턴들을 식각마스크로 하고, 상기 제2도전층, 절연막 및 제1도전층을 식각대상물로 한 이방성식각 공정을 향아여, 메모리 셀 영역에는 플로우팅 게이트(36a), 절연막(44a) 및 컨트롤 게이트(46a)로 구성된 불휘발성 메모리 소자의 게이트를 형성하고, 경계 영역에는 저항(38a)을 형성하는 제2공정으로 진행된다. 이때, 상기저항은 절연막(44b) 및 캐핑층 패턴(46b)에 의해 덮혀져 있다.
제4e도는 캐핑층(46c) 및 주변회로 영역의 게이트 전극(46b)을 형성하는 공정을 도시한 것으로서, 이는 상기 제4d도에 형성된 감광막패턴들을 제거하는 제1공정, 결과물 전면에 감광막을 재도포/현상하여, 메모리 셀 영역에는 전영역을 덮는 감광막패턴(50a)을, 경계 영역에는 저항을 다른 소자와 연결시키기 위한 접촉 영역(A)을 노출시키기 위한 감광막패턴(50b)을 그리고 주변회로 영역에는 게이트 전극을 형성하기 위한 감광막패턴(50c)을 형성하는 제1공정, 상기 감광막패턴을 식각마스크로 하고, 상기 제2도전층을 식각대상물로 한 식각공정을 행하여, 경계 영역에는 캐핑층(46c)을 형성하고, 주변회로 영역에는 게이트 전극(46d)을 형성하는 제2공정으로 진행된다.
상기 접촉 영역은 이 후에 진행되는 공정에 의해 다른 소자와 연결되기 위한 영역이다.
이때, 접촉 영역(A)을 노출시키는 캐핑층(46c)을 형성하는 상기식각공정 시, 종래와는 달리, 저항(38a)의 측벽에 스트링거가 발생하기 않는다. 이는 저항의 측면에 형성되어 있던 제2도전층을, 제4d도의 제2공정에서 설명한 식각으로 제거하였기 때문이다. 따라서, 케핑층 형성을 위한 식각 공정을 진행하더라도 저항(38a)의 측벽에는 스트링거가 발생하지 않는다.
또한, 게이트 전극(46d)의 측벽에도 스트링거가 발생하지 않는다. 이는 게이트 전극을 제1도전층을 형성하던 종래와 달리, 본 발명에서는 상기 게이트 전극을 제2도전층으로 형성하였기 때문이다.
제4f도는 셀 전극(60), 저항 전극(62) 및 주변회로 전극(64)을 형성하는 공정을 도시한 것으로서, 이는 상기 제4e도의 공정을 진행한 결과물 전면에 불순물울 도우프하여, 메모리 셀 영역에는 불휘발성 메모리 셀의 소오스/드레인(52)을 형성하고, 주변회로 영역에는 트랜지스터의 소오스/드레인(54)을 형성하는 제1공정, 결과물 전면에 절연물질을 도포하여 층간절연층(56)을 형성하는 제2공정, 상기 층간절연층을 부분적으로 식각하여, 메모리 셀 영역에는 불휘발성 메모리 셀 소오스/드레인(52)을 노출시키는 접촉창을, 경계 영역에는 접촉영역(A)을 노출시키는 접촉창을 그리고 주변회로 영역에는 트랜지스터의 소오스/드레인(54)을 노출시키는 접촉창을 형성하는 제3공정 및 결과물 전면에 도전물질을 증착/패터닝하여, 메모리 셀 영역에는 셀전극(60)을 형성하고, 경계 영역에는 저항 전극(62)을 형성하며, 주변회로 영역에는 주변회로 전극(64)을 형성하는 제4공정으로 진행된다.
상기 층간절연층(56)은, 예컨대 보론-인 실리케이트 글래스(BPSG)와 같은 절연물질을, 예컨대 6,000Å 정도 두께로 침적하는 공정 및 침적된 절연물질을 900℃의 질소 분위기에서 30분 동안의 열처리로 평탄화시키는 공정으로 형성한다.
상술한 제1실시예에서는 저항을 경계 영역에 형성되는 것으로 설명하였으나. 경계 영역에 상기 저항이 형성되더라도 본 발명의 기술적 사상에서 벗어나는 것이 아님이 명백하다.
[제2실시예]
제2a도 내지 제5c도는 본 발명의 다른 실시예에 의한 불휘발성 메모리 소자의 제조방법을 설명하기 위해 도시된 단면도들로서, 제1실시예에서 설명한 동일한 도면부호는 동일부분을 의미한다.
본 실시예는, 상기 제1실시예와는 달리, 주변회로 영역에 트랜지스터를 형성하는 공정을 생략한 것이다.
메모리 셀 영여에는 제1도전층으로 된 플로우팅 게이트 패턴(36)을 형성하고, 그 외의 영여에는 제1도전층으로 된 저항 패턴(38)을 형성한 후 결과물 전면에 절연막(44)을 형성한다.(제5a도).
이어서, 상기 절연막 상에 제2도전층을 침적한 후 상기 제2도전층을 식각대상물로 한 식각공정을 행하여 메모리 셀 영역에는 불휘발성 메모리 소자의 게이트(36a, 44a 및 46a)를 형성하고, 그 외의 영역에는 저항(38a)을 형성한다.(제5c도).
이 후, 저항 상에 적층되어 있는 절연막 및 제2도전층을 부분적으로 식각하여, 상기 접촉 영역(A)을 노출시키는 캐핑층(46c)을 형성한다.(제5C도).
따라서, 본 발명에 의한 불휘발성 메모리 소자 및 그 제조방법에 의하면, 제1도전층 및 제2도전층이 적층된 셀과 제1도전층으로 형성된 저항을 사용하는 불휘발성 메모리 소자를 스트링거 발생 없이 형성할 수 있으므로, 패턴의 불균일성 및 소자의 오동작을 방지할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (5)
- 주변회로 영역에 배치되고, 제2도전층으로 형성된 주변회로 영역이 게이트 전극: 메모리 셀 영역에 배치되고, 제1도전층으로 된 플로우팅 게이트 전극, 상기 플로우팅 게이트 전극 상에 형성된 절연막 및 상기 절연막상에 형성된 제2도전층으로 된 컨트롤 전극을 구비하는 불휘발성 메모리 셀의 게이트 전극: 및 경계영역 또는 주변회로 영역에 배치되고, 제1도전층으로 된 저항, 상기 저항의 일 표면 상에 형성된 절연막 및 상기 절연막 상에 형성된 제2도전층으로 된 캐핑층을 구비하는 저항 소자를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
- 제1항에 있어서, 상기 제1 및 제2도전층은 다결정실리콘인 것을 특징으로 하는 불휘발성 메모리 소자.
- 반도체기판 상에 제1도전층을 형성하는 공정: 장기 제1도전층을 패터닝하여 플로우팅 게이트 및 저항을 형성하는 공정: 결과물 상에 절연막을 형성하는 공정: 주변회로 영역 상의 상기 절연막을 제거하는 공정: 주변회로 영역에 게이트 절연막을 형성하는 공정: 결과물 전면에 제2도전층을 형성하는 공정: 주변회로 영역을 제외한 영역에 형송되어 있는 상기 제2도전층, 절연막 및 제1도전층을 식각하여, 메모리 셀 영역에는 불휘발성 메모리 소자의 게이트 전극을, 그외의 영역에는 저항을 형성하는 공정: 및 메모리 셀 영역을 제외한 영역에 형성되어 있는 상기 제2도전층을 패터닝하여, 상기 저항의 표면을 표출시키는 형태의 캐핑층 및 주변회로영역의 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
- 반도체기판 상에 제1도전층을 형성하는 공정: 상기 제1도전층을 패터닝하여, 메모리 셀 영역에는 플로우팅 게이트 패턴을, 그 외의 영역에는 저항 패턴을 형성하는 공정: 결과물 상에 절연막을 형성하는 공정: 상기 절연막 상에 제2도전층을 형성하는 공정: 상기 제2도전층, 절연막 및 제1도전층을 동시에 식각하여, 메모리 셀 영역에는 불휘발성 메모리 소자의 게이트 전극을, 그 외의 영역에는 제2도전층 및 절연막이 덮혀있는 저항을 형성하는 공정: 및 상기 저항상에 형성되어 있는 제2도전층을 패터닝하여 저항의 표면을 노출시키는 형태의 캐핑층을 노출시키는 형태의 캐핑층을 형성하는 공정을 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
- 제4항에 있어서, 상기 제1 및 제2도전층은 다결정실리콘으로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
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