JP3662137B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置の製造方法に関するものであり、特に、積層ゲート構造トランジスタを有する不揮発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
図９乃至図１６に基づいて、従来の不揮発性半導体記憶装置の製造工程を説明する。これら図９乃至図１６は、本発明者が個人的に知り得た技術であり、公知の技術ではない。
【０００３】
図９乃至図１５は、従来における不揮発性半導体記憶装置の製造工程を示す断面図であり、図１６は、図１５を上側から見た平面図である。図９乃至図１５においては、図中左側がセルトランジスタ形成領域を示しており、図中右側が周辺トランジスタ形成領域又は選択トランジスタ形成領域を示している。
【０００４】
まず、図９に示すように、シリコン基板からなる半導体基板１１０上に、熱酸化等により、ゲート酸化膜１１２を形成する。続いて、このゲート酸化膜１１２上に、ＣＶＤ（Chemical Vapor Deposition）等により、所望の抵抗値を有する第１ポリシリコン層１１４を形成する。
【０００５】
次に、この第１ポリシリコン層１１４上に、ＯＮＯ（Oxide-Nitride-Oxide）絶縁膜１１６を形成する。例えば、熱酸化により下側酸化膜を形成し、ＬＰ−ＣＶＤ(Low Pressure ＣＶＤ)により窒化膜を形成し、熱酸化により上側酸化膜を形成することで、ＯＮＯ絶縁膜１１６を形成する。続いて、このＯＮＯ絶縁膜１１６上にＣＶＤ等により、所望の抵抗値を有する第２ポリシリコン層１１８を形成する。続いて、この第２ポリシリコン層１１８上に、ＣＶＤ等により、酸化膜系又は窒化膜系のマスク絶縁膜１２０を形成する。
【０００６】
次に、図１０に示すように、マスク絶縁膜１２０上にレジストを塗布し、光リソグラフィーでパターニングすることにより、レジストパターン１２２を形成する。続いて、このレジストパターン１２２をマスクとして、ＲＩＥ（Reactive Ion Etching）をすることにより、マスク絶縁膜１２０をパターニングする。これにより、マスク絶縁膜１２０ａ、１２０ｂを形成する。
【０００７】
次に、図１１に示すように、レジストパターン１２２を除去する。続いて、マスク絶縁膜１２０ａ、１２０ｂをマスクとして、ＲＩＥ等により第２ポリシリコン層１１８をパターニングすることにより、コントロールゲート１１８ａと第２ゲート電極１１８ｂを形成する。続いて、レジストを塗布し、光リソグラフィーでパターニングすることにより、レジストパターン１２４を形成する。すなわち、周辺トランジスタ形成領域又は選択トランジスタ形成領域に、第１ゲート電極を形成するためのレジストパターン１２４を形成する。このレジストパターン１２４は、合わせ余裕を考慮して、レジストパターン１２４がマスク絶縁膜１２０ｂの一部を覆うように設計する。
【０００８】
次に、図１２に示すように、レジストパターン１２４をマスクとして、ＲＩＥ等により、ＯＮＯ絶縁膜１１６をエッチングする。このエッチングにより、ゲート間絶縁膜１１６ａ、１１６ｂが形成される。また、このエッチングの際には、マスク絶縁膜１２０ａ、１２０ｂも、ＯＮＯ絶縁膜１１６と材質が近似しているため、一部がエッチングされる。すなわち、セルトランジスタ形成領域におけるマスク絶縁膜１２０ａは全体的にエッチングされて、膜厚が薄くなる。一方、周辺トランジスタ形成領域又は選択トランジスタ形成領域におけるマスク絶縁膜１２０ｂは、レジスト１２４が存在するため、部分的にエッチングされて、段差１２０ｃが形成される。
【０００９】
また、このＯＮＯ絶縁膜１１６をエッチングすると、マスク絶縁膜１２０ａ、１２０ｂの側壁や、コントロールゲート１１８ａ及び第２ゲート電極１１８ｂの側壁や、ゲート間絶縁膜１１６ａ、１１６ｂの側壁に、付着物１２６が形成される。この付着物１２６は、アッシング処理及びウェット処理を施すことにより除去することが可能であるが、このような処理をしてしまうとレジストパターン１２４まで除去されてしまうので、この時点で行うことはできない。また、このレジストパターン１２４は、次に述べるように第１ポリシリコン層１１４のエッチングに際して必要であるので、この時点で取り除くこともできない。したがって、このまま次の処理を行う。
【００１０】
すなわち、図１３に示すように、ＲＩＥ等により第１ポリシリコン層１１４をエッチングして、フローティングゲート１１４ａと第１ゲート電極１１４ｂを形成する。この際、付着物１２６もマスクの働きをしてしまい、コントロールゲート１１８ａの幅よりも、フローティングゲート１１４ａの幅の方が、大きくなる。
【００１１】
次に、図１４に示すように、レジストパターン１２４を除去する。このとき、付着物１２６も除去される。続いて、この上に、層間絶縁膜１２８を形成する。この層間絶縁膜１２８には、マスク絶縁膜１２０ｂ上の位置に段差１２８ａが形成されてしまう。続いて、層間絶縁膜１２８上にレジストを塗布して、光リソグラフィーによりパターニングすることにより、レジストパターン１３０を形成する。次に、このレジストパターン１３０を用いて、ＲＩＥ等を行うことにより、層間絶縁膜１２８とゲート間絶縁膜１１６ｂとをエッチングする。このエッチングにより、コンタクト開孔１３２を形成する。
【００１２】
次に、図１５に示すように、レジストパターン１３０を除去する。続いて、所望の抵抗値を有する第３ポリシリコン層を形成し、この第３ポリシリコン層をコンタクト開孔１３２に埋め込んだ上でパターニングすることにより、コンタクト部１３４を形成する。また、この図１５を上面から見た図１６に示すように、層間絶縁膜１２８における第２ゲート電極１１８ｂ上には、段差１２８ａが形成されている。
【００１３】
【発明が解決しようとする課題】
上述したところから分かるように、従来の不揮発性半導体記憶装置の製造工程には、次のような問題があった。
【００１４】
まず第１に、図１２に示すように、付着物１２６が形成されてしまうという問題があった。すなわち、ＯＮＯ絶縁膜１１６をエッチングする際に、マスク絶縁膜１２０ａ、１２０ｂの側壁や、コントロールゲート１１８ａ及び第２ゲート電極１１８ｂの側壁や、ゲート間絶縁膜１１６ａ、１１６ｂの側壁に、付着物１２６が形成されてしまうという問題があった。このように付着物１２６が形成されてしまうと、この付着物１２６がマスクとしての役割を果たしてしまい、図１３に示すように、フローティングゲート１１４ａの長さＬ１が、コントロールゲート１１８ａの長さＬ２よりも長くなってしまうという問題があった。つまり、ゲート寸法が太くなってしまうという問題があった。
【００１５】
しかも、付着物１２６の付着の程度は、その時々により様々であり、必ずしも一定の大きさになるものではない。このため、付着物１２６の付着の程度により、フローティングゲート１１４ａや第１ゲート電極１１４ｂの大きさがばらつくという問題があった。
【００１６】
第２に、図１２に示すように、マスク絶縁膜１２０ｂに段差１２０ｃが形成されてしまうという問題があった。このような段差１２０ｃが存在すると、図１５に示すように、層間絶縁膜１２８を形成した場合に段差１２８ａができてしまうという問題があった。このような段差１２８ａが存在すると、図１４に示すように、層間絶縁膜１２８にコンタクト開孔１３２を形成する際に、光リソグラフィーのマスクが合わせづらくなるという問題があった。また、露光の際にも、段差１２８ａで光が散乱するため、フォーカスのマージンが減少し、レジストマスクを必要な精度でパターニングできなくなるという問題もあった。
【００１７】
第３に、図１１に示すように、ＯＮＯ絶縁膜１１６上にレジストパターン１２４を形成するため、両者の密着性が悪いという問題があった。このため、レジストパターン１２４の剥がれや、レジスト飛びが生じるという問題があった。
【００１８】
そこで、本発明は上記課題に鑑みてなされたものであり、ＯＮＯ絶縁膜１１６をエッチングする際に、マスク絶縁膜１２０ａ、１２０ｂの側壁や、コントロールゲート１１８ａ及び第２ゲート電極１１８ｂの側壁や、ゲート間絶縁膜１１６ａ、１１６ｂの側壁に、形成された付着物１２６を除去することのできる不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供することを目的とする。また、層間絶縁膜１２８に段差の生じない不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供することを目的とする。さらに、レジストパターン１２４に剥がれやレジスト飛びの生じない不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、セルトランジスタが形成されるセルトランジスタ形成領域と、周辺トランジスタ又は選択トランジスタのうちの少なくとも一方が形成される非セルトランジスタ形成領域とを有する、不揮発性半導体記憶装置の製造方法であって、半導体基板上に、第１絶縁膜と、第１ポリシリコン層と、第２絶縁膜と、第２ポリシリコン層と、マスク絶縁膜とを、順に形成する工程と、前記マスク絶縁膜をパターニングして、前記セルトランジスタ形成領域にセルトランジスタ用マスク絶縁膜を形成し、前記非セルトランジスタ形成領域に第２ゲート電極用マスク絶縁膜を形成する工程と、前記セルトランジスタ用マスク絶縁膜と前記第２ゲート電極用マスク絶縁膜をマスクとして用いて、前記第２ポリシリコン層をエッチングして、セルトランジスタ形成領域にコントロールゲートを形成し、非セルトランジスタ形成領域に第２ゲート電極を形成する工程と、前記セルトランジスタ用マスク絶縁膜と前記第２ゲート電極用マスク絶縁膜をマスクとして用いて、前記第２絶縁膜をエッチングして、セルトランジスタ形成領域及び非セルトランジスタ形成領域にゲート間絶縁膜を形成する工程と、前記非セルトランジスタ形成領域に、前記第２ゲート電極用マスク絶縁膜と一部が重なるように、第１ゲート電極用レジストパターンを形成する工程と、前記セルトランジスタ用マスク絶縁膜と前記第２ゲート電極用マスク絶縁膜と前記第１ゲート電極用レジストパターンをマスクとして、前記第１ポリシリコン層をエッチングすることにより、前記セルトランジスタ形成領域にフローティングゲートを形成し、前記非セルトランジスタ形成領域に第１ゲート電極を形成する工程と、を備えることを特徴とする。
【００２２】
【発明の実施の形態】
本発明は、マスク絶縁膜を用いて第２ポリシリコン層及びＯＮＯ絶縁膜をエッチングしてから、第１ゲート残しのための光リソグラフィーを行って周辺トランジスタ形成領域又は周辺トランジスタ形成領域にレジストマスクを形成し、このレジストマスクとマスク絶縁膜をマスクとして、第１ポリシリコン層のパターニングを行う。これにより、第１ポリシリコン層と第２ポリシリコン層との間で変換差が発生しないようにし、層間絶縁膜に段差が生じないようにし、レジスト飛びが生じないようにしたものである。以下、図面に基づいて、本発明の一実施形態を詳細に説明する。
【００２３】
図１乃至図８に基づいて、本発明の不揮発性半導体記憶装置の製造工程を説明する。これら図１乃至図７は、本発明における不揮発性半導体記憶装置の製造工程を示す断面図であり、図８は、図７を上側から見た平面図である。図１乃至図７においては、図中左側がセルトランジスタ形成領域を示しており、図中右側が周辺トランジスタ形成領域又は選択トランジスタ形成領域を示している。これら周辺トランジスタ形成領域及び選択トランジスタ形成領域は、本実施形態における非セルトランジスタ形成領域である。
【００２４】
まず、図１に示すように、シリコン基板からなる半導体基板１０上に、熱酸化等により、ゲート酸化膜１２を形成する。このゲート絶縁膜が本実施形態における第１絶縁膜を構成する。続いて、このゲート酸化膜１２上に、ＣＶＤ（Chemical Vapor Deposition）等により、所望の抵抗値を有する第１ポリシリコン層１４を形成する。
【００２５】
次に、この第１ポリシリコン層１４上に、ＯＮＯ（Oxide-Nitride-Oxide）絶縁膜１６を形成する。例えば、熱酸化により下側酸化膜を形成し、ＬＰ−ＣＶＤ(Low Pressure ＣＶＤ)により窒化膜を形成し、熱酸化により上側酸化膜を形成することで、ＯＮＯ絶縁膜１６を形成する。このＯＮＯ絶縁膜が本実施形態における第２絶縁膜を構成する。続いて、このＯＮＯ絶縁膜１６上にＣＶＤ等により、所望の抵抗値を有する第２ポリシリコン層１８を形成する。続いて、この第２ポリシリコン層１８上に、ＣＶＤ等により、酸化膜系又は窒化膜系のマスク絶縁膜２０を形成する。
【００２６】
次に、図２に示すように、マスク絶縁膜２０上にレジストを塗布し、光リソグラフィーでパターニングすることにより、レジストパターン２２を形成する。続いて、このレジストパターン２２をマスクとして、ＲＩＥ（Reactive Ion Etching）をすることにより、マスク絶縁膜２０をパターニングする。これにより、マスク絶縁膜２０ａ、２０ｂを形成する。マスク絶縁膜２０ａが本実施形態におけるセルトランジスタ用マスク絶縁膜を構成し、マスク絶縁膜２０ｂが本実施形態における第２ゲート電極用マスク絶縁膜を構成する。
【００２７】
次に、図３に示すように、レジストパターン２２を除去する。続いて、マスク絶縁膜２０ａ、２０ｂをマスクとして、ＲＩＥ等により第２ポリシリコン層１８をパターニングすることにより、コントロールゲート１８ａと第２ゲート電極１８ｂを形成する。さらに、マスク絶縁膜２０ａ、２０ｂをマスクとして、ＲＩＥ等によりＯＮＯ絶縁膜１６をパターニングすることにより、ゲート間絶縁膜１６ａ、１６ｂを形成する。
【００２８】
このＯＮＯ絶縁膜１６をエッチング際に、マスク絶縁膜２０ａ、２０ｂの側壁や、コントロールゲート１８ａ及び第２ゲート電極１８ｂの側壁や、ゲート間絶縁膜１６ａ、１６ｂの側壁に、付着物２２が形成される。
【００２９】
次に、図４に示すように、付着物２２を除去する。すなわち、アッシング処理及びウェット処理を施すことにより、付着物２２を除去する。この時点においては、レジストパターン２４はまだ形成されていないので、これらアッシング処理及びウェット処理を行うことが可能である。
【００３０】
続いて、レジストを塗布し、光リソグラフィーでパターニングすることにより、レジストパターン２４を形成する。すなわち、周辺トランジスタ形成領域又は選択トランジスタ形成領域に、第１ゲート電極を形成するための第１ゲート電極用レジストパターンを形成する。レジストパターン２４は、合わせ余裕を考慮して、レジストパターン２４がマスク絶縁膜２０ｂの一部と重なるように設計する。
【００３１】
次に、図５に示すように、レジストパターン２４とマスク絶縁膜２０ａ、２０ｂをマスクとして、ＲＩＥ等により、第１ポリシリコン層１４をエッチングする。このエッチングにより、フローティングゲート１４ａと第１ゲート電極１４ｂが形成される。この第１ポリシリコン層１４をエッチングする際には、マスク絶縁膜２０ａ、２０ｂは、第１ポリシリコン層１４に対して高い選択比を有するのでエッチングされない。
【００３２】
次に、図６に示すように、レジストパターン２４を除去する。続いて、この上に、層間絶縁膜２８を形成する。この層間絶縁膜２８の表面は平坦に形成される。続いて、層間絶縁膜２８上にレジストを塗布して、光リソグラフィーによりパターニングすることにより、レジストパターン３０を形成する。次に、このレジストパターン３０を用いて、ＲＩＥ等を行うことにより、層間絶縁膜２８をエッチングする。このエッチングにより、コンタクト開孔３２を形成する。
【００３３】
次に、図７に示すように、レジストパターン３０を除去する。続いて、所望の抵抗値を有する導電性材料である第３ポリシリコン層を形成し、この第３ポリシリコン層をコンタクト開孔３２に埋め込んだ上でパターニングすることにより、コンタクト部３４を形成する。また、この図７を上面から見た図８に示すように、層間絶縁膜２８の表面には段差がなく、平滑化されている。
【００３４】
以上のように、本実施形態に係る不揮発性半導体記憶装置の製造方法によれば、図３に示すように、付着物２２を除去する工程を行うことができる。すなわち、ＯＮＯ絶縁膜１６をエッチングする際に、マスク絶縁膜２０ａ、２０ｂの側壁や、コントロールゲート１８ａ及び第２ゲート電極１８ｂの側壁や、ゲート間絶縁膜１６ａ、１６ｂの側壁に、付着物２２が付着する。しかし、この時点においては、レジストパターン２４がまだ形成されていないので、アッシング処理及びウェット処理を施すことにより、付着物２２を取り除くことができる。このため、図５に示すように、フローティングゲート１４ａの長さＬ３を、コントロールゲート１８ａの長さＬ４に揃えることができる。つまり、従来のようなゲート間絶縁膜１６ａ、１６ｂと、フローティングゲート１４ａ及び第１ゲート電極１４ｂとの間で、変換差がなくなる。しかも付着物２２を取り除くことにより、フローティングゲート１４ａや第１ゲート電極１４ｂの大きさがばらつくという問題も解消することができる。
【００３５】
また、図７に示すように、マスク絶縁膜２０ｂに段差が生じないので、層間絶縁膜２８表面の平坦性を確保できる。このように、層間絶縁膜２８表面が平坦化されると、図６に示すように、層間絶縁膜２８にコンタクト開孔３２を形成する際に、光リソグラフィーのマスクが合わせづらくなるという問題を解消することができる。また、露光の際に光が散乱することがなくなり、フォーカスのマージンを確保することができ、レジストマスクを必要な精度でパターニングできる。
【００３６】
さらに、図４に示すように、第１ポリシリコン層１４上にレジストパターン２４を形成するため、両者の密着性を良くすることができる。すなわち、レジストをＯＮＯ絶縁膜よりも密着性の良いポリシリコン上に形成することができる。このため、レジストパターン２４の剥がれや、レジスト飛びが生じるという問題を解消できる。
【００３７】
なお、本発明は上記実施形態に限定されずに種々に変形可能である。例えば、本実施形態では、フローティングゲート１４ａにポリシリコンを用い、ゲート間絶縁膜１６ａにＯＮＯ膜を用い、マスク絶縁膜２０ａに窒化膜系又は酸化膜系の絶縁膜を用いたが、この組合せに限るものではない。例えば、フローティングゲート１４ａにアモルファスシリコンを用い、ゲート間絶縁膜１６ａに単層の酸化膜、ＮＯ膜、高誘電膜等を用い、マスク絶縁膜に窒化膜と酸化膜の積層膜、カーボン等のポリシリコンとエッチング選択比の高い膜を用いることもできる。
【００３８】
また、上記実施形態では、図３及び図４に示すように、付着物２２を取り除く処理を行ったが、この処理は必ずしも必要なものではない。すなわち、付着物２２を取り除く処理を行わずとも、層間絶縁膜２８表面の平坦化は図ることができる。
【００３９】
【発明の効果】
以上説明したように、本発明によれば、層間絶縁膜表面を平坦化し、レジストパターンが剥がれたり、飛んだりしないような不揮発性半導体記憶装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図２】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図３】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図４】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図５】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図６】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図７】本発明の一実施形態に係る不揮発性半導体記憶装置を示す断面図。
【図８】図７を上側から見た平面図。
【図９】従来の不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１０】従来の不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１１】従来の不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１２】従来の不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１３】従来の不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１４】従来の不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１５】従来の不揮発性半導体記憶装置を示す断面図。
【図１６】図１４を上側から見た平面図。
【符号の説明】
１０ 半導体基板
１２ ゲート酸化膜
１４ 第１ポリシリコン層
１４ａ フローティングゲート
１４ｂ 第１ゲート電極
１６ ＯＮＯ絶縁膜
１６ａ、１６ｂ ゲート間絶縁膜
１８ 第２ポリシリコン層
１８ａ コントロールゲート
１８ｂ 第２ゲート電極
２０ マスク絶縁膜
２２ 付着物
２４ レジストパターン
２８ 層間絶縁膜
３０ レジストパターン
３２ コンタクト開孔
３４ コンタクト部
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置の製造方法に関するものであり、特に、積層ゲート構造トランジスタを有する不揮発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
図９乃至図１６に基づいて、従来の不揮発性半導体記憶装置の製造工程を説明する。これら図９乃至図１６は、本発明者が個人的に知り得た技術であり、公知の技術ではない。
【０００３】
図９乃至図１５は、従来における不揮発性半導体記憶装置の製造工程を示す断面図であり、図１６は、図１５を上側から見た平面図である。図９乃至図１５においては、図中左側がセルトランジスタ形成領域を示しており、図中右側が周辺トランジスタ形成領域又は選択トランジスタ形成領域を示している。
【０００４】
まず、図９に示すように、シリコン基板からなる半導体基板１１０上に、熱酸化等により、ゲート酸化膜１１２を形成する。続いて、このゲート酸化膜１１２上に、ＣＶＤ（Chemical Vapor Deposition）等により、所望の抵抗値を有する第１ポリシリコン層１１４を形成する。
【０００５】
次に、この第１ポリシリコン層１１４上に、ＯＮＯ（Oxide-Nitride-Oxide）絶縁膜１１６を形成する。例えば、熱酸化により下側酸化膜を形成し、ＬＰ−ＣＶＤ(Low Pressure ＣＶＤ)により窒化膜を形成し、熱酸化により上側酸化膜を形成することで、ＯＮＯ絶縁膜１１６を形成する。続いて、このＯＮＯ絶縁膜１１６上にＣＶＤ等により、所望の抵抗値を有する第２ポリシリコン層１１８を形成する。続いて、この第２ポリシリコン層１１８上に、ＣＶＤ等により、酸化膜系又は窒化膜系のマスク絶縁膜１２０を形成する。
【０００６】
次に、図１０に示すように、マスク絶縁膜１２０上にレジストを塗布し、光リソグラフィーでパターニングすることにより、レジストパターン１２２を形成する。続いて、このレジストパターン１２２をマスクとして、ＲＩＥ（Reactive Ion Etching）をすることにより、マスク絶縁膜１２０をパターニングする。これにより、マスク絶縁膜１２０ａ、１２０ｂを形成する。
【０００７】
次に、図１１に示すように、レジストパターン１２２を除去する。続いて、マスク絶縁膜１２０ａ、１２０ｂをマスクとして、ＲＩＥ等により第２ポリシリコン層１１８をパターニングすることにより、コントロールゲート１１８ａと第２ゲート電極１１８ｂを形成する。続いて、レジストを塗布し、光リソグラフィーでパターニングすることにより、レジストパターン１２４を形成する。すなわち、周辺トランジスタ形成領域又は選択トランジスタ形成領域に、第１ゲート電極を形成するためのレジストパターン１２４を形成する。このレジストパターン１２４は、合わせ余裕を考慮して、レジストパターン１２４がマスク絶縁膜１２０ｂの一部を覆うように設計する。
【０００８】
次に、図１２に示すように、レジストパターン１２４をマスクとして、ＲＩＥ等により、ＯＮＯ絶縁膜１１６をエッチングする。このエッチングにより、ゲート間絶縁膜１１６ａ、１１６ｂが形成される。また、このエッチングの際には、マスク絶縁膜１２０ａ、１２０ｂも、ＯＮＯ絶縁膜１１６と材質が近似しているため、一部がエッチングされる。すなわち、セルトランジスタ形成領域におけるマスク絶縁膜１２０ａは全体的にエッチングされて、膜厚が薄くなる。一方、周辺トランジスタ形成領域又は選択トランジスタ形成領域におけるマスク絶縁膜１２０ｂは、レジスト１２４が存在するため、部分的にエッチングされて、段差１２０ｃが形成される。
【０００９】
また、このＯＮＯ絶縁膜１１６をエッチングすると、マスク絶縁膜１２０ａ、１２０ｂの側壁や、コントロールゲート１１８ａ及び第２ゲート電極１１８ｂの側壁や、ゲート間絶縁膜１１６ａ、１１６ｂの側壁に、付着物１２６が形成される。この付着物１２６は、アッシング処理及びウェット処理を施すことにより除去することが可能であるが、このような処理をしてしまうとレジストパターン１２４まで除去されてしまうので、この時点で行うことはできない。また、このレジストパターン１２４は、次に述べるように第１ポリシリコン層１１４のエッチングに際して必要であるので、この時点で取り除くこともできない。したがって、このまま次の処理を行う。
【００１０】
すなわち、図１３に示すように、ＲＩＥ等により第１ポリシリコン層１１４をエッチングして、フローティングゲート１１４ａと第１ゲート電極１１４ｂを形成する。この際、付着物１２６もマスクの働きをしてしまい、コントロールゲート１１８ａの幅よりも、フローティングゲート１１４ａの幅の方が、大きくなる。
【００１１】
次に、図１４に示すように、レジストパターン１２４を除去する。このとき、付着物１２６も除去される。続いて、この上に、層間絶縁膜１２８を形成する。この層間絶縁膜１２８には、マスク絶縁膜１２０ｂ上の位置に段差１２８ａが形成されてしまう。続いて、層間絶縁膜１２８上にレジストを塗布して、光リソグラフィーによりパターニングすることにより、レジストパターン１３０を形成する。次に、このレジストパターン１３０を用いて、ＲＩＥ等を行うことにより、層間絶縁膜１２８とゲート間絶縁膜１１６ｂとをエッチングする。このエッチングにより、コンタクト開孔１３２を形成する。
【００１２】
次に、図１５に示すように、レジストパターン１３０を除去する。続いて、所望の抵抗値を有する第３ポリシリコン層を形成し、この第３ポリシリコン層をコンタクト開孔１３２に埋め込んだ上でパターニングすることにより、コンタクト部１３４を形成する。また、この図１５を上面から見た図１６に示すように、層間絶縁膜１２８における第２ゲート電極１１８ｂ上には、段差１２８ａが形成されている。
【００１３】
【発明が解決しようとする課題】
上述したところから分かるように、従来の不揮発性半導体記憶装置の製造工程には、次のような問題があった。
【００１４】
まず第１に、図１２に示すように、付着物１２６が形成されてしまうという問題があった。すなわち、ＯＮＯ絶縁膜１１６をエッチングする際に、マスク絶縁膜１２０ａ、１２０ｂの側壁や、コントロールゲート１１８ａ及び第２ゲート電極１１８ｂの側壁や、ゲート間絶縁膜１１６ａ、１１６ｂの側壁に、付着物１２６が形成されてしまうという問題があった。このように付着物１２６が形成されてしまうと、この付着物１２６がマスクとしての役割を果たしてしまい、図１３に示すように、フローティングゲート１１４ａの長さＬ１が、コントロールゲート１１８ａの長さＬ２よりも長くなってしまうという問題があった。つまり、ゲート寸法が太くなってしまうという問題があった。
【００１５】
しかも、付着物１２６の付着の程度は、その時々により様々であり、必ずしも一定の大きさになるものではない。このため、付着物１２６の付着の程度により、フローティングゲート１１４ａや第１ゲート電極１１４ｂの大きさがばらつくという問題があった。
【００１６】
第２に、図１２に示すように、マスク絶縁膜１２０ｂに段差１２０ｃが形成されてしまうという問題があった。このような段差１２０ｃが存在すると、図１５に示すように、層間絶縁膜１２８を形成した場合に段差１２８ａができてしまうという問題があった。このような段差１２８ａが存在すると、図１４に示すように、層間絶縁膜１２８にコンタクト開孔１３２を形成する際に、光リソグラフィーのマスクが合わせづらくなるという問題があった。また、露光の際にも、段差１２８ａで光が散乱するため、フォーカスのマージンが減少し、レジストマスクを必要な精度でパターニングできなくなるという問題もあった。
【００１７】
第３に、図１１に示すように、ＯＮＯ絶縁膜１１６上にレジストパターン１２４を形成するため、両者の密着性が悪いという問題があった。このため、レジストパターン１２４の剥がれや、レジスト飛びが生じるという問題があった。
【００１８】
そこで、本発明は上記課題に鑑みてなされたものであり、ＯＮＯ絶縁膜１１６をエッチングする際に、マスク絶縁膜１２０ａ、１２０ｂの側壁や、コントロールゲート１１８ａ及び第２ゲート電極１１８ｂの側壁や、ゲート間絶縁膜１１６ａ、１１６ｂの側壁に、形成された付着物１２６を除去することのできる不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供することを目的とする。また、層間絶縁膜１２８に段差の生じない不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供することを目的とする。さらに、レジストパターン１２４に剥がれやレジスト飛びの生じない不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、セルトランジスタが形成されるセルトランジスタ形成領域と、周辺トランジスタ又は選択トランジスタのうちの少なくとも一方が形成される非セルトランジスタ形成領域とを有する、不揮発性半導体記憶装置の製造方法であって、半導体基板上に、第１絶縁膜と、第１ポリシリコン層と、第２絶縁膜と、第２ポリシリコン層と、マスク絶縁膜とを、順に形成する工程と、前記マスク絶縁膜をパターニングして、前記セルトランジスタ形成領域にセルトランジスタ用マスク絶縁膜を形成し、前記非セルトランジスタ形成領域に第２ゲート電極用マスク絶縁膜を形成する工程と、前記セルトランジスタ用マスク絶縁膜と前記第２ゲート電極用マスク絶縁膜をマスクとして用いて、前記第２ポリシリコン層をエッチングして、セルトランジスタ形成領域にコントロールゲートを形成し、非セルトランジスタ形成領域に第２ゲート電極を形成する工程と、前記セルトランジスタ用マスク絶縁膜と前記第２ゲート電極用マスク絶縁膜をマスクとして用いて、前記第２絶縁膜をエッチングして、セルトランジスタ形成領域及び非セルトランジスタ形成領域にゲート間絶縁膜を形成する工程と、前記非セルトランジスタ形成領域に、前記第２ゲート電極用マスク絶縁膜と一部が重なるように、第１ゲート電極用レジストパターンを形成する工程と、前記セルトランジスタ用マスク絶縁膜と前記第２ゲート電極用マスク絶縁膜と前記第１ゲート電極用レジストパターンをマスクとして、前記第１ポリシリコン層をエッチングすることにより、前記セルトランジスタ形成領域にフローティングゲートを形成し、前記非セルトランジスタ形成領域に第１ゲート電極を形成する工程と、を備えることを特徴とする。
【００２２】
【発明の実施の形態】
本発明は、マスク絶縁膜を用いて第２ポリシリコン層及びＯＮＯ絶縁膜をエッチングしてから、第１ゲート残しのための光リソグラフィーを行って周辺トランジスタ形成領域又は周辺トランジスタ形成領域にレジストマスクを形成し、このレジストマスクとマスク絶縁膜をマスクとして、第１ポリシリコン層のパターニングを行う。これにより、第１ポリシリコン層と第２ポリシリコン層との間で変換差が発生しないようにし、層間絶縁膜に段差が生じないようにし、レジスト飛びが生じないようにしたものである。以下、図面に基づいて、本発明の一実施形態を詳細に説明する。
【００２３】
図１乃至図８に基づいて、本発明の不揮発性半導体記憶装置の製造工程を説明する。これら図１乃至図７は、本発明における不揮発性半導体記憶装置の製造工程を示す断面図であり、図８は、図７を上側から見た平面図である。図１乃至図７においては、図中左側がセルトランジスタ形成領域を示しており、図中右側が周辺トランジスタ形成領域又は選択トランジスタ形成領域を示している。これら周辺トランジスタ形成領域及び選択トランジスタ形成領域は、本実施形態における非セルトランジスタ形成領域である。
【００２４】
まず、図１に示すように、シリコン基板からなる半導体基板１０上に、熱酸化等により、ゲート酸化膜１２を形成する。このゲート絶縁膜が本実施形態における第１絶縁膜を構成する。続いて、このゲート酸化膜１２上に、ＣＶＤ（Chemical Vapor Deposition）等により、所望の抵抗値を有する第１ポリシリコン層１４を形成する。
【００２５】
次に、この第１ポリシリコン層１４上に、ＯＮＯ（Oxide-Nitride-Oxide）絶縁膜１６を形成する。例えば、熱酸化により下側酸化膜を形成し、ＬＰ−ＣＶＤ(Low Pressure ＣＶＤ)により窒化膜を形成し、熱酸化により上側酸化膜を形成することで、ＯＮＯ絶縁膜１６を形成する。このＯＮＯ絶縁膜が本実施形態における第２絶縁膜を構成する。続いて、このＯＮＯ絶縁膜１６上にＣＶＤ等により、所望の抵抗値を有する第２ポリシリコン層１８を形成する。続いて、この第２ポリシリコン層１８上に、ＣＶＤ等により、酸化膜系又は窒化膜系のマスク絶縁膜２０を形成する。
【００２６】
次に、図２に示すように、マスク絶縁膜２０上にレジストを塗布し、光リソグラフィーでパターニングすることにより、レジストパターン２２を形成する。続いて、このレジストパターン２２をマスクとして、ＲＩＥ（Reactive Ion Etching）をすることにより、マスク絶縁膜２０をパターニングする。これにより、マスク絶縁膜２０ａ、２０ｂを形成する。マスク絶縁膜２０ａが本実施形態におけるセルトランジスタ用マスク絶縁膜を構成し、マスク絶縁膜２０ｂが本実施形態における第２ゲート電極用マスク絶縁膜を構成する。
【００２７】
次に、図３に示すように、レジストパターン２２を除去する。続いて、マスク絶縁膜２０ａ、２０ｂをマスクとして、ＲＩＥ等により第２ポリシリコン層１８をパターニングすることにより、コントロールゲート１８ａと第２ゲート電極１８ｂを形成する。さらに、マスク絶縁膜２０ａ、２０ｂをマスクとして、ＲＩＥ等によりＯＮＯ絶縁膜１６をパターニングすることにより、ゲート間絶縁膜１６ａ、１６ｂを形成する。
【００２８】
このＯＮＯ絶縁膜１６をエッチング際に、マスク絶縁膜２０ａ、２０ｂの側壁や、コントロールゲート１８ａ及び第２ゲート電極１８ｂの側壁や、ゲート間絶縁膜１６ａ、１６ｂの側壁に、付着物２２が形成される。
【００２９】
次に、図４に示すように、付着物２２を除去する。すなわち、アッシング処理及びウェット処理を施すことにより、付着物２２を除去する。この時点においては、レジストパターン２４はまだ形成されていないので、これらアッシング処理及びウェット処理を行うことが可能である。
【００３０】
続いて、レジストを塗布し、光リソグラフィーでパターニングすることにより、レジストパターン２４を形成する。すなわち、周辺トランジスタ形成領域又は選択トランジスタ形成領域に、第１ゲート電極を形成するための第１ゲート電極用レジストパターンを形成する。レジストパターン２４は、合わせ余裕を考慮して、レジストパターン２４がマスク絶縁膜２０ｂの一部と重なるように設計する。
【００３１】
次に、図５に示すように、レジストパターン２４とマスク絶縁膜２０ａ、２０ｂをマスクとして、ＲＩＥ等により、第１ポリシリコン層１４をエッチングする。このエッチングにより、フローティングゲート１４ａと第１ゲート電極１４ｂが形成される。この第１ポリシリコン層１４をエッチングする際には、マスク絶縁膜２０ａ、２０ｂは、第１ポリシリコン層１４に対して高い選択比を有するのでエッチングされない。
【００３２】
次に、図６に示すように、レジストパターン２４を除去する。続いて、この上に、層間絶縁膜２８を形成する。この層間絶縁膜２８の表面は平坦に形成される。続いて、層間絶縁膜２８上にレジストを塗布して、光リソグラフィーによりパターニングすることにより、レジストパターン３０を形成する。次に、このレジストパターン３０を用いて、ＲＩＥ等を行うことにより、層間絶縁膜２８をエッチングする。このエッチングにより、コンタクト開孔３２を形成する。
【００３３】
次に、図７に示すように、レジストパターン３０を除去する。続いて、所望の抵抗値を有する導電性材料である第３ポリシリコン層を形成し、この第３ポリシリコン層をコンタクト開孔３２に埋め込んだ上でパターニングすることにより、コンタクト部３４を形成する。また、この図７を上面から見た図８に示すように、層間絶縁膜２８の表面には段差がなく、平滑化されている。
【００３４】
以上のように、本実施形態に係る不揮発性半導体記憶装置の製造方法によれば、図３に示すように、付着物２２を除去する工程を行うことができる。すなわち、ＯＮＯ絶縁膜１６をエッチングする際に、マスク絶縁膜２０ａ、２０ｂの側壁や、コントロールゲート１８ａ及び第２ゲート電極１８ｂの側壁や、ゲート間絶縁膜１６ａ、１６ｂの側壁に、付着物２２が付着する。しかし、この時点においては、レジストパターン２４がまだ形成されていないので、アッシング処理及びウェット処理を施すことにより、付着物２２を取り除くことができる。このため、図５に示すように、フローティングゲート１４ａの長さＬ３を、コントロールゲート１８ａの長さＬ４に揃えることができる。つまり、従来のようなゲート間絶縁膜１６ａ、１６ｂと、フローティングゲート１４ａ及び第１ゲート電極１４ｂとの間で、変換差がなくなる。しかも付着物２２を取り除くことにより、フローティングゲート１４ａや第１ゲート電極１４ｂの大きさがばらつくという問題も解消することができる。
【００３５】
また、図７に示すように、マスク絶縁膜２０ｂに段差が生じないので、層間絶縁膜２８表面の平坦性を確保できる。このように、層間絶縁膜２８表面が平坦化されると、図６に示すように、層間絶縁膜２８にコンタクト開孔３２を形成する際に、光リソグラフィーのマスクが合わせづらくなるという問題を解消することができる。また、露光の際に光が散乱することがなくなり、フォーカスのマージンを確保することができ、レジストマスクを必要な精度でパターニングできる。
【００３６】
さらに、図４に示すように、第１ポリシリコン層１４上にレジストパターン２４を形成するため、両者の密着性を良くすることができる。すなわち、レジストをＯＮＯ絶縁膜よりも密着性の良いポリシリコン上に形成することができる。このため、レジストパターン２４の剥がれや、レジスト飛びが生じるという問題を解消できる。
【００３７】
なお、本発明は上記実施形態に限定されずに種々に変形可能である。例えば、本実施形態では、フローティングゲート１４ａにポリシリコンを用い、ゲート間絶縁膜１６ａにＯＮＯ膜を用い、マスク絶縁膜２０ａに窒化膜系又は酸化膜系の絶縁膜を用いたが、この組合せに限るものではない。例えば、フローティングゲート１４ａにアモルファスシリコンを用い、ゲート間絶縁膜１６ａに単層の酸化膜、ＮＯ膜、高誘電膜等を用い、マスク絶縁膜に窒化膜と酸化膜の積層膜、カーボン等のポリシリコンとエッチング選択比の高い膜を用いることもできる。
【００３８】
また、上記実施形態では、図３及び図４に示すように、付着物２２を取り除く処理を行ったが、この処理は必ずしも必要なものではない。すなわち、付着物２２を取り除く処理を行わずとも、層間絶縁膜２８表面の平坦化は図ることができる。
【００３９】
【発明の効果】
以上説明したように、本発明によれば、層間絶縁膜表面を平坦化し、レジストパターンが剥がれたり、飛んだりしないような不揮発性半導体記憶装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図２】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図３】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図４】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図５】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図６】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図７】本発明の一実施形態に係る不揮発性半導体記憶装置を示す断面図。
【図８】図７を上側から見た平面図。
【図９】従来の不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１０】従来の不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１１】従来の不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１２】従来の不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１３】従来の不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１４】従来の不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１５】従来の不揮発性半導体記憶装置を示す断面図。
【図１６】図１４を上側から見た平面図。
【符号の説明】
１０ 半導体基板
１２ ゲート酸化膜
１４ 第１ポリシリコン層
１４ａ フローティングゲート
１４ｂ 第１ゲート電極
１６ ＯＮＯ絶縁膜
１６ａ、１６ｂ ゲート間絶縁膜
１８ 第２ポリシリコン層
１８ａ コントロールゲート
１８ｂ 第２ゲート電極
２０ マスク絶縁膜
２２ 付着物
２４ レジストパターン
２８ 層間絶縁膜
３０ レジストパターン
３２ コンタクト開孔
３４ コンタクト部
Claims (4)
- セルトランジスタが形成されるセルトランジスタ形成領域と、周辺トランジスタ又は選択トランジスタのうちの少なくとも一方が形成される非セルトランジスタ形成領域とを有する、不揮発性半導体記憶装置の製造方法であって、
半導体基板上に、第１絶縁膜と、第１ポリシリコン層と、第２絶縁膜と、第２ポリシリコン層と、マスク絶縁膜とを、順に形成する工程と、
前記マスク絶縁膜をパターニングして、前記セルトランジスタ形成領域にセルトランジスタ用マスク絶縁膜を形成し、前記非セルトランジスタ形成領域に第２ゲート電極用マスク絶縁膜を形成する工程と、
前記セルトランジスタ用マスク絶縁膜と前記第２ゲート電極用マスク絶縁膜をマスクとして用いて、前記第２ポリシリコン層をエッチングして、セルトランジスタ形成領域にコントロールゲートを形成し、非セルトランジスタ形成領域に第２ゲート電極を形成する工程と、
前記セルトランジスタ用マスク絶縁膜と前記第２ゲート電極用マスク絶縁膜をマスクとして用いて、前記第２絶縁膜をエッチングして、セルトランジスタ形成領域及び非セルトランジスタ形成領域にゲート間絶縁膜を形成する工程と、
前記非セルトランジスタ形成領域に、前記第２ゲート電極用マスク絶縁膜と一部が重なるように、第１ゲート電極用レジストパターンを形成する工程と、
前記セルトランジスタ用マスク絶縁膜と前記第２ゲート電極用マスク絶縁膜と前記第１ゲート電極用レジストパターンをマスクとして、前記第１ポリシリコン層をエッチングすることにより、前記セルトランジスタ形成領域にフローティングゲートを形成し、前記非セルトランジスタ形成領域に第１ゲート電極を形成する工程と、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記ゲート間絶縁膜を形成した後に、前記セルトランジスタ形成領域及び前記非セルトランジスタ形成領域に形成された付着物を除去するための工程をさらに備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
- 前記フローティングゲート及び前記第１ゲート電極形成後に、前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記第１ゲート電極にまで達するコンタクト開孔を形成する工程と、
前記コンタクト開孔に導電性材料を埋め込んでコンタクト部を形成する工程と、
を備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。 - 半導体基板上に形成された第１絶縁膜とフローティングゲートとゲート間絶縁膜とコントロールゲートとセルトランジスタ用マスク絶縁膜とを有するセルトランジスタと、前記半導体基板上に形成された第１絶縁膜と第１ゲート電極とゲート間絶縁膜と第２ゲート電極と第２ゲート電極用マスク絶縁膜とを有するトランジスタとを備えた、不揮発性半導体記憶装置の製造方法であって、
前記第１ゲート電極は、第２絶縁膜をパターニングしてゲート間絶縁膜とした後に、前記第２ゲート電極用マスク絶縁膜と一部が重なるように前記第１ゲート電極形成用のレジストパターンを形成し、このレジストパターンと前記第２ゲート電極用マスク絶縁膜をマスクとして、ポリシリコン層をエッチングすることにより形成する、
ことを特徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (3)
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|---|---|---|---|
| JP06744199A JP3662137B2 (ja) | 1999-03-12 | 1999-03-12 | 不揮発性半導体記憶装置の製造方法 |
| US09/523,176 US6335244B1 (en) | 1999-03-12 | 2000-03-10 | Method for producing nonvolatile semiconductor memory device |
| US09/996,753 US6680510B2 (en) | 1999-03-12 | 2001-11-30 | Non-volatile memory device having a cell transistor and a non-cell transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06744199A JP3662137B2 (ja) | 1999-03-12 | 1999-03-12 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
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