JP2000269465A - 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
(57)【要約】
【課題】 層間絶縁膜に段差が生じないようにする。
【解決手段】 マスク絶縁膜２０ａ、２０ｂをマスクと
して用いて、第２ポリシリコン層１８とＯＮＯ絶縁膜１
６とをエッチングして、コントロールゲート１８ａ及び
第２ゲート電極１８ｂと、ゲート間絶縁膜１６ａ、１６
ｂを形成する。次に、周辺トランジスタ形成領域又は選
択トランジスタ形成領域に第１ゲート電極１４ｂ形成用
のレジストマスク２４を形成する。続いて、レジストマ
スク２４とマスク絶縁膜２０ａ、２０ｂをマスクとして
用いて、第１ポリシリコン層１４をエッチングして、フ
ローティングゲート１４ａと第１ゲート電極１４ｂを形
成する。このようにすることにより、マスク絶縁膜２０
ｂに段差が生じなくなり、層間絶縁膜２８表面の平坦化
を図ることができる。
して用いて、第２ポリシリコン層１８とＯＮＯ絶縁膜１
６とをエッチングして、コントロールゲート１８ａ及び
第２ゲート電極１８ｂと、ゲート間絶縁膜１６ａ、１６
ｂを形成する。次に、周辺トランジスタ形成領域又は選
択トランジスタ形成領域に第１ゲート電極１４ｂ形成用
のレジストマスク２４を形成する。続いて、レジストマ
スク２４とマスク絶縁膜２０ａ、２０ｂをマスクとして
用いて、第１ポリシリコン層１４をエッチングして、フ
ローティングゲート１４ａと第１ゲート電極１４ｂを形
成する。このようにすることにより、マスク絶縁膜２０
ｂに段差が生じなくなり、層間絶縁膜２８表面の平坦化
を図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置の製造方法及び不揮発性半導体記憶装置に関する
ものであり、特に、積層ゲート構造トランジスタを有す
る不揮発性半導体記憶装置の製造方法及び不揮発性半導
体記憶装置に関する。
憶装置の製造方法及び不揮発性半導体記憶装置に関する
ものであり、特に、積層ゲート構造トランジスタを有す
る不揮発性半導体記憶装置の製造方法及び不揮発性半導
体記憶装置に関する。
【０００２】
【従来の技術】図９乃至図１６に基づいて、従来の不揮
発性半導体記憶装置の製造工程を説明する。これら図９
乃至図１６は、本発明者が個人的に知り得た技術であ
り、公知の技術ではない。
発性半導体記憶装置の製造工程を説明する。これら図９
乃至図１６は、本発明者が個人的に知り得た技術であ
り、公知の技術ではない。
【０００３】図９乃至図１５は、従来における不揮発性
半導体記憶装置の製造工程を示す断面図であり、図１６
は、図１５を上側から見た平面図である。図９乃至図１
５においては、図中左側がセルトランジスタ形成領域を
示しており、図中右側が周辺トランジスタ形成領域又は
選択トランジスタ形成領域を示している。
半導体記憶装置の製造工程を示す断面図であり、図１６
は、図１５を上側から見た平面図である。図９乃至図１
５においては、図中左側がセルトランジスタ形成領域を
示しており、図中右側が周辺トランジスタ形成領域又は
選択トランジスタ形成領域を示している。
【０００４】まず、図９に示すように、シリコン基板か
らなる半導体基板１１０上に、熱酸化等により、ゲート
酸化膜１１２を形成する。続いて、このゲート酸化膜１
１２上に、ＣＶＤ（Chemical Vapor Deposition）等に
より、所望の抵抗値を有する第１ポリシリコン層１１４
を形成する。
らなる半導体基板１１０上に、熱酸化等により、ゲート
酸化膜１１２を形成する。続いて、このゲート酸化膜１
１２上に、ＣＶＤ（Chemical Vapor Deposition）等に
より、所望の抵抗値を有する第１ポリシリコン層１１４
を形成する。
【０００５】次に、この第１ポリシリコン層１１４上
に、ＯＮＯ（Oxide-Nitride-Oxide）絶縁膜１１６を形
成する。例えば、熱酸化により下側酸化膜を形成し、Ｌ
Ｐ−ＣＶＤ(Low Pressure ＣＶＤ)により窒化膜を形成
し、熱酸化により上側酸化膜を形成することで、ＯＮＯ
絶縁膜１１６を形成する。続いて、このＯＮＯ絶縁膜１
１６上にＣＶＤ等により、所望の抵抗値を有する第２ポ
リシリコン層１１８を形成する。続いて、この第２ポリ
シリコン層１１８上に、ＣＶＤ等により、酸化膜系又は
窒化膜系のマスク絶縁膜１２０を形成する。
に、ＯＮＯ（Oxide-Nitride-Oxide）絶縁膜１１６を形
成する。例えば、熱酸化により下側酸化膜を形成し、Ｌ
Ｐ−ＣＶＤ(Low Pressure ＣＶＤ)により窒化膜を形成
し、熱酸化により上側酸化膜を形成することで、ＯＮＯ
絶縁膜１１６を形成する。続いて、このＯＮＯ絶縁膜１
１６上にＣＶＤ等により、所望の抵抗値を有する第２ポ
リシリコン層１１８を形成する。続いて、この第２ポリ
シリコン層１１８上に、ＣＶＤ等により、酸化膜系又は
窒化膜系のマスク絶縁膜１２０を形成する。
【０００６】次に、図１０に示すように、マスク絶縁膜
１２０上にレジストを塗布し、光リソグラフィーでパタ
ーニングすることにより、レジストパターン１２２を形
成する。続いて、このレジストパターン１２２をマスク
として、ＲＩＥ（Reactive Ion Etching）をすることに
より、マスク絶縁膜１２０をパターニングする。これに
より、マスク絶縁膜１２０ａ、１２０ｂを形成する。
１２０上にレジストを塗布し、光リソグラフィーでパタ
ーニングすることにより、レジストパターン１２２を形
成する。続いて、このレジストパターン１２２をマスク
として、ＲＩＥ（Reactive Ion Etching）をすることに
より、マスク絶縁膜１２０をパターニングする。これに
より、マスク絶縁膜１２０ａ、１２０ｂを形成する。
【０００７】次に、図１１に示すように、レジストパタ
ーン１２２を除去する。続いて、マスク絶縁膜１２０
ａ、１２０ｂをマスクとして、ＲＩＥ等により第２ポリ
シリコン層１１８をパターニングすることにより、コン
トロールゲート１１８ａと第２ゲート電極１１８ｂを形
成する。続いて、レジストを塗布し、光リソグラフィー
でパターニングすることにより、レジストパターン１２
４を形成する。すなわち、周辺トランジスタ形成領域又
は選択トランジスタ形成領域に、第１ゲート電極を形成
するためのレジストパターン１２４を形成する。このレ
ジストパターン１２４は、合わせ余裕を考慮して、レジ
ストパターン１２４がマスク絶縁膜１２０ｂの一部を覆
うように設計する。
ーン１２２を除去する。続いて、マスク絶縁膜１２０
ａ、１２０ｂをマスクとして、ＲＩＥ等により第２ポリ
シリコン層１１８をパターニングすることにより、コン
トロールゲート１１８ａと第２ゲート電極１１８ｂを形
成する。続いて、レジストを塗布し、光リソグラフィー
でパターニングすることにより、レジストパターン１２
４を形成する。すなわち、周辺トランジスタ形成領域又
は選択トランジスタ形成領域に、第１ゲート電極を形成
するためのレジストパターン１２４を形成する。このレ
ジストパターン１２４は、合わせ余裕を考慮して、レジ
ストパターン１２４がマスク絶縁膜１２０ｂの一部を覆
うように設計する。
【０００８】次に、図１２に示すように、レジストパタ
ーン１２４をマスクとして、ＲＩＥ等により、ＯＮＯ絶
縁膜１１６をエッチングする。このエッチングにより、
ゲート間絶縁膜１１６ａ、１１６ｂが形成される。ま
た、このエッチングの際には、マスク絶縁膜１２０ａ、
１２０ｂも、ＯＮＯ絶縁膜１１６と材質が近似している
ため、一部がエッチングされる。すなわち、セルトラン
ジスタ形成領域におけるマスク絶縁膜１２０ａは全体的
にエッチングされて、膜厚が薄くなる。一方、周辺トラ
ンジスタ形成領域又は選択トランジスタ形成領域におけ
るマスク絶縁膜１２０ｂは、レジスト１２４が存在する
ため、部分的にエッチングされて、段差１２０ｃが形成
される。
ーン１２４をマスクとして、ＲＩＥ等により、ＯＮＯ絶
縁膜１１６をエッチングする。このエッチングにより、
ゲート間絶縁膜１１６ａ、１１６ｂが形成される。ま
た、このエッチングの際には、マスク絶縁膜１２０ａ、
１２０ｂも、ＯＮＯ絶縁膜１１６と材質が近似している
ため、一部がエッチングされる。すなわち、セルトラン
ジスタ形成領域におけるマスク絶縁膜１２０ａは全体的
にエッチングされて、膜厚が薄くなる。一方、周辺トラ
ンジスタ形成領域又は選択トランジスタ形成領域におけ
るマスク絶縁膜１２０ｂは、レジスト１２４が存在する
ため、部分的にエッチングされて、段差１２０ｃが形成
される。
【０００９】また、このＯＮＯ絶縁膜１１６をエッチン
グすると、マスク絶縁膜１２０ａ、１２０ｂの側壁や、
コントロールゲート１１８ａ及び第２ゲート電極１１８
ｂの側壁や、ゲート間絶縁膜１１６ａ、１１６ｂの側壁
に、付着物１２６が形成される。この付着物１２６は、
アッシング処理及びウェット処理を施すことにより除去
することが可能であるが、このような処理をしてしまう
とレジストパターン１２４まで除去されてしまうので、
この時点で行うことはできない。また、このレジストパ
ターン１２４は、次に述べるように第１ポリシリコン層
１１４のエッチングに際して必要であるので、この時点
で取り除くこともできない。したがって、このまま次の
処理を行う。
グすると、マスク絶縁膜１２０ａ、１２０ｂの側壁や、
コントロールゲート１１８ａ及び第２ゲート電極１１８
ｂの側壁や、ゲート間絶縁膜１１６ａ、１１６ｂの側壁
に、付着物１２６が形成される。この付着物１２６は、
アッシング処理及びウェット処理を施すことにより除去
することが可能であるが、このような処理をしてしまう
とレジストパターン１２４まで除去されてしまうので、
この時点で行うことはできない。また、このレジストパ
ターン１２４は、次に述べるように第１ポリシリコン層
１１４のエッチングに際して必要であるので、この時点
で取り除くこともできない。したがって、このまま次の
処理を行う。
【００１０】すなわち、図１３に示すように、ＲＩＥ等
により第１ポリシリコン層１１４をエッチングして、フ
ローティングゲート１１４ａと第１ゲート電極１１４ｂ
を形成する。この際、付着物１２６もマスクの働きをし
てしまい、コントロールゲート１１８ａの幅よりも、フ
ローティングゲート１１４ａの幅の方が、大きくなる。
により第１ポリシリコン層１１４をエッチングして、フ
ローティングゲート１１４ａと第１ゲート電極１１４ｂ
を形成する。この際、付着物１２６もマスクの働きをし
てしまい、コントロールゲート１１８ａの幅よりも、フ
ローティングゲート１１４ａの幅の方が、大きくなる。
【００１１】次に、図１４に示すように、レジストパタ
ーン１２４を除去する。このとき、付着物１２６も除去
される。続いて、この上に、層間絶縁膜１２８を形成す
る。この層間絶縁膜１２８には、マスク絶縁膜１２０ｂ
上の位置に段差１２８ａが形成されてしまう。続いて、
層間絶縁膜１２８上にレジストを塗布して、光リソグラ
フィーによりパターニングすることにより、レジストパ
ターン１３０を形成する。次に、このレジストパターン
１３０を用いて、ＲＩＥ等を行うことにより、層間絶縁
膜１２８とゲート間絶縁膜１１６ｂとをエッチングす
る。このエッチングにより、コンタクト開孔１３２を形
成する。
ーン１２４を除去する。このとき、付着物１２６も除去
される。続いて、この上に、層間絶縁膜１２８を形成す
る。この層間絶縁膜１２８には、マスク絶縁膜１２０ｂ
上の位置に段差１２８ａが形成されてしまう。続いて、
層間絶縁膜１２８上にレジストを塗布して、光リソグラ
フィーによりパターニングすることにより、レジストパ
ターン１３０を形成する。次に、このレジストパターン
１３０を用いて、ＲＩＥ等を行うことにより、層間絶縁
膜１２８とゲート間絶縁膜１１６ｂとをエッチングす
る。このエッチングにより、コンタクト開孔１３２を形
成する。
【００１２】次に、図１５に示すように、レジストパタ
ーン１３０を除去する。続いて、所望の抵抗値を有する
第３ポリシリコン層を形成し、この第３ポリシリコン層
をコンタクト開孔１３２に埋め込んだ上でパターニング
することにより、コンタクト部１３４を形成する。ま
た、この図１５を上面から見た図１６に示すように、層
間絶縁膜１２８における第２ゲート電極１１８ｂ上に
は、段差１２８ａが形成されている。
ーン１３０を除去する。続いて、所望の抵抗値を有する
第３ポリシリコン層を形成し、この第３ポリシリコン層
をコンタクト開孔１３２に埋め込んだ上でパターニング
することにより、コンタクト部１３４を形成する。ま
た、この図１５を上面から見た図１６に示すように、層
間絶縁膜１２８における第２ゲート電極１１８ｂ上に
は、段差１２８ａが形成されている。
【００１３】
【発明が解決しようとする課題】上述したところから分
かるように、従来の不揮発性半導体記憶装置の製造工程
には、次のような問題があった。
かるように、従来の不揮発性半導体記憶装置の製造工程
には、次のような問題があった。
【００１４】まず第１に、図１２に示すように、付着物
１２６が形成されてしまうという問題があった。すなわ
ち、ＯＮＯ絶縁膜１１６をエッチングする際に、マスク
絶縁膜１２０ａ、１２０ｂの側壁や、コントロールゲー
ト１１８ａ及び第２ゲート電極１１８ｂの側壁や、ゲー
ト間絶縁膜１１６ａ、１１６ｂの側壁に、付着物１２６
が形成されてしまうという問題があった。このように付
着物１２６が形成されてしまうと、この付着物１２６が
マスクとしての役割を果たしてしまい、図１３に示すよ
うに、フローティングゲート１１４ａの長さＬ１が、コ
ントロールゲート１１８ａの長さＬ２よりも長くなって
しまうという問題があった。つまり、ゲート寸法が太く
なってしまうという問題があった。
１２６が形成されてしまうという問題があった。すなわ
ち、ＯＮＯ絶縁膜１１６をエッチングする際に、マスク
絶縁膜１２０ａ、１２０ｂの側壁や、コントロールゲー
ト１１８ａ及び第２ゲート電極１１８ｂの側壁や、ゲー
ト間絶縁膜１１６ａ、１１６ｂの側壁に、付着物１２６
が形成されてしまうという問題があった。このように付
着物１２６が形成されてしまうと、この付着物１２６が
マスクとしての役割を果たしてしまい、図１３に示すよ
うに、フローティングゲート１１４ａの長さＬ１が、コ
ントロールゲート１１８ａの長さＬ２よりも長くなって
しまうという問題があった。つまり、ゲート寸法が太く
なってしまうという問題があった。
【００１５】しかも、付着物１２６の付着の程度は、そ
の時々により様々であり、必ずしも一定の大きさになる
ものではない。このため、付着物１２６の付着の程度に
より、フローティングゲート１１４ａや第１ゲート電極
１１４ｂの大きさがばらつくという問題があった。
の時々により様々であり、必ずしも一定の大きさになる
ものではない。このため、付着物１２６の付着の程度に
より、フローティングゲート１１４ａや第１ゲート電極
１１４ｂの大きさがばらつくという問題があった。
【００１６】第２に、図１２に示すように、マスク絶縁
膜１２０ｂに段差１２０ｃが形成されてしまうという問
題があった。このような段差１２０ｃが存在すると、図
１５に示すように、層間絶縁膜１２８を形成した場合に
段差１２８ａができてしまうという問題があった。この
ような段差１２８ａが存在すると、図１４に示すよう
に、層間絶縁膜１２８にコンタクト開孔１３２を形成す
る際に、光リソグラフィーのマスクが合わせづらくなる
という問題があった。また、露光の際にも、段差１２８
ａで光が散乱するため、フォーカスのマージンが減少
し、レジストマスクを必要な精度でパターニングできな
くなるという問題もあった。
膜１２０ｂに段差１２０ｃが形成されてしまうという問
題があった。このような段差１２０ｃが存在すると、図
１５に示すように、層間絶縁膜１２８を形成した場合に
段差１２８ａができてしまうという問題があった。この
ような段差１２８ａが存在すると、図１４に示すよう
に、層間絶縁膜１２８にコンタクト開孔１３２を形成す
る際に、光リソグラフィーのマスクが合わせづらくなる
という問題があった。また、露光の際にも、段差１２８
ａで光が散乱するため、フォーカスのマージンが減少
し、レジストマスクを必要な精度でパターニングできな
くなるという問題もあった。
【００１７】第３に、図１１に示すように、ＯＮＯ絶縁
膜１１６上にレジストパターン１２４を形成するため、
両者の密着性が悪いという問題があった。このため、レ
ジストパターン１２４の剥がれや、レジスト飛びが生じ
るという問題があった。
膜１１６上にレジストパターン１２４を形成するため、
両者の密着性が悪いという問題があった。このため、レ
ジストパターン１２４の剥がれや、レジスト飛びが生じ
るという問題があった。
【００１８】そこで、本発明は上記課題に鑑みてなされ
たものであり、ＯＮＯ絶縁膜１１６をエッチングする際
に、マスク絶縁膜１２０ａ、１２０ｂの側壁や、コント
ロールゲート１１８ａ及び第２ゲート電極１１８ｂの側
壁や、ゲート間絶縁膜１１６ａ、１１６ｂの側壁に、形
成された付着物１２６を除去することのできる不揮発性
半導体記憶装置の製造方法及び不揮発性半導体記憶装置
を提供することを目的とする。また、層間絶縁膜１２８
に段差の生じない不揮発性半導体記憶装置の製造方法及
び不揮発性半導体記憶装置を提供することを目的とす
る。さらに、レジストパターン１２４に剥がれやレジス
ト飛びの生じない不揮発性半導体記憶装置の製造方法及
び不揮発性半導体記憶装置を提供することを目的とす
る。
たものであり、ＯＮＯ絶縁膜１１６をエッチングする際
に、マスク絶縁膜１２０ａ、１２０ｂの側壁や、コント
ロールゲート１１８ａ及び第２ゲート電極１１８ｂの側
壁や、ゲート間絶縁膜１１６ａ、１１６ｂの側壁に、形
成された付着物１２６を除去することのできる不揮発性
半導体記憶装置の製造方法及び不揮発性半導体記憶装置
を提供することを目的とする。また、層間絶縁膜１２８
に段差の生じない不揮発性半導体記憶装置の製造方法及
び不揮発性半導体記憶装置を提供することを目的とす
る。さらに、レジストパターン１２４に剥がれやレジス
ト飛びの生じない不揮発性半導体記憶装置の製造方法及
び不揮発性半導体記憶装置を提供することを目的とす
る。
【００１９】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置の製造方法は、セルトラン
ジスタが形成されるセルトランジスタ形成領域と、周辺
トランジスタ又は選択トランジスタのうちの少なくとも
一方が形成される非セルトランジスタ形成領域とを有す
る、不揮発性半導体記憶装置の製造方法であって、半導
体基板上に、第１絶縁膜と、第１ポリシリコン層と、第
２絶縁膜と、第２ポリシリコン層と、マスク絶縁膜と
を、順に形成する工程と、前記マスク絶縁膜をパターニ
ングして、前記セルトランジスタ形成領域にセルトラン
ジスタ用マスク絶縁膜を形成し、前記非セルトランジス
タ形成領域に第２ゲート電極用マスク絶縁膜を形成する
工程と、前記セルトランジスタ用マスク絶縁膜と前記第
２ゲート電極用マスク絶縁膜をマスクとして用いて、前
記第２ポリシリコン層をエッチングして、セルトランジ
スタ形成領域にコントロールゲートを形成し、非セルト
ランジスタ形成領域に第２ゲート電極を形成する工程
と、前記セルトランジスタ用マスク絶縁膜と前記第２ゲ
ート電極用マスク絶縁膜をマスクとして用いて、前記第
２絶縁膜をエッチングして、セルトランジスタ形成領域
及び非セルトランジスタ形成領域にゲート間絶縁膜を形
成する工程と、前記非セルトランジスタ形成領域に、前
記第２ゲート電極用マスク絶縁膜と一部が重なるよう
に、第１ゲート電極用レジストパターンを形成する工程
と、前記セルトランジスタ用マスク絶縁膜と前記第２ゲ
ート電極用マスク絶縁膜と前記第１ゲート電極用レジス
トパターンをマスクとして、前記第１ポリシリコン層を
エッチングすることにより、前記セルトランジスタ形成
領域にフローティングゲートを形成し、前記非セルトラ
ンジスタ形成領域に第１ゲート電極を形成する工程と、
を備えることを特徴とする。
め、本発明に係る半導体装置の製造方法は、セルトラン
ジスタが形成されるセルトランジスタ形成領域と、周辺
トランジスタ又は選択トランジスタのうちの少なくとも
一方が形成される非セルトランジスタ形成領域とを有す
る、不揮発性半導体記憶装置の製造方法であって、半導
体基板上に、第１絶縁膜と、第１ポリシリコン層と、第
２絶縁膜と、第２ポリシリコン層と、マスク絶縁膜と
を、順に形成する工程と、前記マスク絶縁膜をパターニ
ングして、前記セルトランジスタ形成領域にセルトラン
ジスタ用マスク絶縁膜を形成し、前記非セルトランジス
タ形成領域に第２ゲート電極用マスク絶縁膜を形成する
工程と、前記セルトランジスタ用マスク絶縁膜と前記第
２ゲート電極用マスク絶縁膜をマスクとして用いて、前
記第２ポリシリコン層をエッチングして、セルトランジ
スタ形成領域にコントロールゲートを形成し、非セルト
ランジスタ形成領域に第２ゲート電極を形成する工程
と、前記セルトランジスタ用マスク絶縁膜と前記第２ゲ
ート電極用マスク絶縁膜をマスクとして用いて、前記第
２絶縁膜をエッチングして、セルトランジスタ形成領域
及び非セルトランジスタ形成領域にゲート間絶縁膜を形
成する工程と、前記非セルトランジスタ形成領域に、前
記第２ゲート電極用マスク絶縁膜と一部が重なるよう
に、第１ゲート電極用レジストパターンを形成する工程
と、前記セルトランジスタ用マスク絶縁膜と前記第２ゲ
ート電極用マスク絶縁膜と前記第１ゲート電極用レジス
トパターンをマスクとして、前記第１ポリシリコン層を
エッチングすることにより、前記セルトランジスタ形成
領域にフローティングゲートを形成し、前記非セルトラ
ンジスタ形成領域に第１ゲート電極を形成する工程と、
を備えることを特徴とする。
【００２０】また、本発明に係る不揮発性半導体記憶装
置の製造方法は、半導体基板上に形成された第１絶縁膜
とフローティングゲートとゲート間絶縁膜とコントロー
ルゲートとセルトランジスタ用マスク絶縁膜とを有する
セルトランジスタと、前記半導体基板上に形成された第
１絶縁膜と第１ゲート電極とゲート間絶縁膜と第２ゲー
ト電極と第２ゲート電極用マスク絶縁膜とを有するトラ
ンジスタとを備えた、不揮発性半導体記憶装置の製造方
法であって、前記第１ゲート電極は、第２絶縁膜をパタ
ーニングしてゲート間絶縁膜とした後に、前記第２ゲー
ト電極用マスク絶縁膜と一部が重なるように前記第１ゲ
ート電極形成用のレジストパターンを形成し、このレジ
ストパターンと前記第２ゲート電極用マスク絶縁膜をマ
スクとして、ポリシリコン層をエッチングすることによ
り形成する、ことを特徴とする。
置の製造方法は、半導体基板上に形成された第１絶縁膜
とフローティングゲートとゲート間絶縁膜とコントロー
ルゲートとセルトランジスタ用マスク絶縁膜とを有する
セルトランジスタと、前記半導体基板上に形成された第
１絶縁膜と第１ゲート電極とゲート間絶縁膜と第２ゲー
ト電極と第２ゲート電極用マスク絶縁膜とを有するトラ
ンジスタとを備えた、不揮発性半導体記憶装置の製造方
法であって、前記第１ゲート電極は、第２絶縁膜をパタ
ーニングしてゲート間絶縁膜とした後に、前記第２ゲー
ト電極用マスク絶縁膜と一部が重なるように前記第１ゲ
ート電極形成用のレジストパターンを形成し、このレジ
ストパターンと前記第２ゲート電極用マスク絶縁膜をマ
スクとして、ポリシリコン層をエッチングすることによ
り形成する、ことを特徴とする。
【００２１】さらに、本発明に係る不揮発性半導体記憶
装置は、半導体基板上に形成された第１絶縁膜とフロー
ティングゲートとゲート間絶縁膜とコントロールゲート
とセルトランジスタ用マスク絶縁膜とを有するセルトラ
ンジスタと、前記半導体基板上に形成された第１絶縁膜
と第１ゲート電極とゲート間絶縁膜と第２ゲート電極と
第２ゲート電極用マスク絶縁膜とを有するトランジスタ
とを備えた、不揮発性半導体記憶装置であって、前記第
１ゲート電極は、第２絶縁膜をパターニングしてゲート
間絶縁膜とした後に、前記第２ゲート電極用マスク絶縁
膜と一部が重なるように前記第１ゲート電極形成用のレ
ジストパターンを形成し、このレジストパターンと前記
第２ゲート電極用マスク絶縁膜をマスクとして、ポリシ
リコン層をエッチングすることにより形成したものであ
る、ことを特徴とする。
装置は、半導体基板上に形成された第１絶縁膜とフロー
ティングゲートとゲート間絶縁膜とコントロールゲート
とセルトランジスタ用マスク絶縁膜とを有するセルトラ
ンジスタと、前記半導体基板上に形成された第１絶縁膜
と第１ゲート電極とゲート間絶縁膜と第２ゲート電極と
第２ゲート電極用マスク絶縁膜とを有するトランジスタ
とを備えた、不揮発性半導体記憶装置であって、前記第
１ゲート電極は、第２絶縁膜をパターニングしてゲート
間絶縁膜とした後に、前記第２ゲート電極用マスク絶縁
膜と一部が重なるように前記第１ゲート電極形成用のレ
ジストパターンを形成し、このレジストパターンと前記
第２ゲート電極用マスク絶縁膜をマスクとして、ポリシ
リコン層をエッチングすることにより形成したものであ
る、ことを特徴とする。
【００２２】
【発明の実施の形態】本発明は、マスク絶縁膜を用いて
第２ポリシリコン層及びＯＮＯ絶縁膜をエッチングして
から、第１ゲート残しのための光リソグラフィーを行っ
て周辺トランジスタ形成領域又は周辺トランジスタ形成
領域にレジストマスクを形成し、このレジストマスクと
マスク絶縁膜をマスクとして、第１ポリシリコン層のパ
ターニングを行う。これにより、第１ポリシリコン層と
第２ポリシリコン層との間で変換差が発生しないように
し、層間絶縁膜に段差が生じないようにし、レジスト飛
びが生じないようにしたものである。以下、図面に基づ
いて、本発明の一実施形態を詳細に説明する。
第２ポリシリコン層及びＯＮＯ絶縁膜をエッチングして
から、第１ゲート残しのための光リソグラフィーを行っ
て周辺トランジスタ形成領域又は周辺トランジスタ形成
領域にレジストマスクを形成し、このレジストマスクと
マスク絶縁膜をマスクとして、第１ポリシリコン層のパ
ターニングを行う。これにより、第１ポリシリコン層と
第２ポリシリコン層との間で変換差が発生しないように
し、層間絶縁膜に段差が生じないようにし、レジスト飛
びが生じないようにしたものである。以下、図面に基づ
いて、本発明の一実施形態を詳細に説明する。
【００２３】図１乃至図８に基づいて、本発明の不揮発
性半導体記憶装置の製造工程を説明する。これら図１乃
至図７は、本発明における不揮発性半導体記憶装置の製
造工程を示す断面図であり、図８は、図７を上側から見
た平面図である。図１乃至図７においては、図中左側が
セルトランジスタ形成領域を示しており、図中右側が周
辺トランジスタ形成領域又は選択トランジスタ形成領域
を示している。これら周辺トランジスタ形成領域及び選
択トランジスタ形成領域は、本実施形態における非セル
トランジスタ形成領域である。
性半導体記憶装置の製造工程を説明する。これら図１乃
至図７は、本発明における不揮発性半導体記憶装置の製
造工程を示す断面図であり、図８は、図７を上側から見
た平面図である。図１乃至図７においては、図中左側が
セルトランジスタ形成領域を示しており、図中右側が周
辺トランジスタ形成領域又は選択トランジスタ形成領域
を示している。これら周辺トランジスタ形成領域及び選
択トランジスタ形成領域は、本実施形態における非セル
トランジスタ形成領域である。
【００２４】まず、図１に示すように、シリコン基板か
らなる半導体基板１０上に、熱酸化等により、ゲート酸
化膜１２を形成する。このゲート絶縁膜が本実施形態に
おける第１絶縁膜を構成する。続いて、このゲート酸化
膜１２上に、ＣＶＤ（Chemical Vapor Deposition）等
により、所望の抵抗値を有する第１ポリシリコン層１４
を形成する。
らなる半導体基板１０上に、熱酸化等により、ゲート酸
化膜１２を形成する。このゲート絶縁膜が本実施形態に
おける第１絶縁膜を構成する。続いて、このゲート酸化
膜１２上に、ＣＶＤ（Chemical Vapor Deposition）等
により、所望の抵抗値を有する第１ポリシリコン層１４
を形成する。
【００２５】次に、この第１ポリシリコン層１４上に、
ＯＮＯ（Oxide-Nitride-Oxide）絶縁膜１６を形成す
る。例えば、熱酸化により下側酸化膜を形成し、ＬＰ−
ＣＶＤ(Low Pressure ＣＶＤ)により窒化膜を形成し、
熱酸化により上側酸化膜を形成することで、ＯＮＯ絶縁
膜１６を形成する。このＯＮＯ絶縁膜が本実施形態にお
ける第２絶縁膜を構成する。続いて、このＯＮＯ絶縁膜
１６上にＣＶＤ等により、所望の抵抗値を有する第２ポ
リシリコン層１８を形成する。続いて、この第２ポリシ
リコン層１８上に、ＣＶＤ等により、酸化膜系又は窒化
膜系のマスク絶縁膜２０を形成する。
ＯＮＯ（Oxide-Nitride-Oxide）絶縁膜１６を形成す
る。例えば、熱酸化により下側酸化膜を形成し、ＬＰ−
ＣＶＤ(Low Pressure ＣＶＤ)により窒化膜を形成し、
熱酸化により上側酸化膜を形成することで、ＯＮＯ絶縁
膜１６を形成する。このＯＮＯ絶縁膜が本実施形態にお
ける第２絶縁膜を構成する。続いて、このＯＮＯ絶縁膜
１６上にＣＶＤ等により、所望の抵抗値を有する第２ポ
リシリコン層１８を形成する。続いて、この第２ポリシ
リコン層１８上に、ＣＶＤ等により、酸化膜系又は窒化
膜系のマスク絶縁膜２０を形成する。
【００２６】次に、図２に示すように、マスク絶縁膜２
０上にレジストを塗布し、光リソグラフィーでパターニ
ングすることにより、レジストパターン２２を形成す
る。続いて、このレジストパターン２２をマスクとし
て、ＲＩＥ（Reactive Ion Etching）をすることによ
り、マスク絶縁膜２０をパターニングする。これによ
り、マスク絶縁膜２０ａ、２０ｂを形成する。マスク絶
縁膜２０ａが本実施形態におけるセルトランジスタ用マ
スク絶縁膜を構成し、マスク絶縁膜２０ｂが本実施形態
における第２ゲート電極用マスク絶縁膜を構成する。
０上にレジストを塗布し、光リソグラフィーでパターニ
ングすることにより、レジストパターン２２を形成す
る。続いて、このレジストパターン２２をマスクとし
て、ＲＩＥ（Reactive Ion Etching）をすることによ
り、マスク絶縁膜２０をパターニングする。これによ
り、マスク絶縁膜２０ａ、２０ｂを形成する。マスク絶
縁膜２０ａが本実施形態におけるセルトランジスタ用マ
スク絶縁膜を構成し、マスク絶縁膜２０ｂが本実施形態
における第２ゲート電極用マスク絶縁膜を構成する。
【００２７】次に、図３に示すように、レジストパター
ン２２を除去する。続いて、マスク絶縁膜２０ａ、２０
ｂをマスクとして、ＲＩＥ等により第２ポリシリコン層
１８をパターニングすることにより、コントロールゲー
ト１８ａと第２ゲート電極１８ｂを形成する。さらに、
マスク絶縁膜２０ａ、２０ｂをマスクとして、ＲＩＥ等
によりＯＮＯ絶縁膜１６をパターニングすることによ
り、ゲート間絶縁膜１６ａ、１６ｂを形成する。
ン２２を除去する。続いて、マスク絶縁膜２０ａ、２０
ｂをマスクとして、ＲＩＥ等により第２ポリシリコン層
１８をパターニングすることにより、コントロールゲー
ト１８ａと第２ゲート電極１８ｂを形成する。さらに、
マスク絶縁膜２０ａ、２０ｂをマスクとして、ＲＩＥ等
によりＯＮＯ絶縁膜１６をパターニングすることによ
り、ゲート間絶縁膜１６ａ、１６ｂを形成する。
【００２８】このＯＮＯ絶縁膜１６をエッチング際に、
マスク絶縁膜２０ａ、２０ｂの側壁や、コントロールゲ
ート１８ａ及び第２ゲート電極１８ｂの側壁や、ゲート
間絶縁膜１６ａ、１６ｂの側壁に、付着物２２が形成さ
れる。
マスク絶縁膜２０ａ、２０ｂの側壁や、コントロールゲ
ート１８ａ及び第２ゲート電極１８ｂの側壁や、ゲート
間絶縁膜１６ａ、１６ｂの側壁に、付着物２２が形成さ
れる。
【００２９】次に、図４に示すように、付着物２２を除
去する。すなわち、アッシング処理及びウェット処理を
施すことにより、付着物２２を除去する。この時点にお
いては、レジストパターン２４はまだ形成されていない
ので、これらアッシング処理及びウェット処理を行うこ
とが可能である。
去する。すなわち、アッシング処理及びウェット処理を
施すことにより、付着物２２を除去する。この時点にお
いては、レジストパターン２４はまだ形成されていない
ので、これらアッシング処理及びウェット処理を行うこ
とが可能である。
【００３０】続いて、レジストを塗布し、光リソグラフ
ィーでパターニングすることにより、レジストパターン
２４を形成する。すなわち、周辺トランジスタ形成領域
又は選択トランジスタ形成領域に、第１ゲート電極を形
成するための第１ゲート電極用レジストパターンを形成
する。レジストパターン２４は、合わせ余裕を考慮し
て、レジストパターン２４がマスク絶縁膜２０ｂの一部
と重なるように設計する。
ィーでパターニングすることにより、レジストパターン
２４を形成する。すなわち、周辺トランジスタ形成領域
又は選択トランジスタ形成領域に、第１ゲート電極を形
成するための第１ゲート電極用レジストパターンを形成
する。レジストパターン２４は、合わせ余裕を考慮し
て、レジストパターン２４がマスク絶縁膜２０ｂの一部
と重なるように設計する。
【００３１】次に、図５に示すように、レジストパター
ン２４とマスク絶縁膜２０ａ、２０ｂをマスクとして、
ＲＩＥ等により、第１ポリシリコン層１４をエッチング
する。このエッチングにより、フローティングゲート１
４ａと第１ゲート電極１４ｂが形成される。この第１ポ
リシリコン層１４をエッチングする際には、マスク絶縁
膜２０ａ、２０ｂは、第１ポリシリコン層１４に対して
高い選択比を有するのでエッチングされない。
ン２４とマスク絶縁膜２０ａ、２０ｂをマスクとして、
ＲＩＥ等により、第１ポリシリコン層１４をエッチング
する。このエッチングにより、フローティングゲート１
４ａと第１ゲート電極１４ｂが形成される。この第１ポ
リシリコン層１４をエッチングする際には、マスク絶縁
膜２０ａ、２０ｂは、第１ポリシリコン層１４に対して
高い選択比を有するのでエッチングされない。
【００３２】次に、図６に示すように、レジストパター
ン２４を除去する。続いて、この上に、層間絶縁膜２８
を形成する。この層間絶縁膜２８の表面は平坦に形成さ
れる。続いて、層間絶縁膜２８上にレジストを塗布し
て、光リソグラフィーによりパターニングすることによ
り、レジストパターン３０を形成する。次に、このレジ
ストパターン３０を用いて、ＲＩＥ等を行うことによ
り、層間絶縁膜２８をエッチングする。このエッチング
により、コンタクト開孔３２を形成する。
ン２４を除去する。続いて、この上に、層間絶縁膜２８
を形成する。この層間絶縁膜２８の表面は平坦に形成さ
れる。続いて、層間絶縁膜２８上にレジストを塗布し
て、光リソグラフィーによりパターニングすることによ
り、レジストパターン３０を形成する。次に、このレジ
ストパターン３０を用いて、ＲＩＥ等を行うことによ
り、層間絶縁膜２８をエッチングする。このエッチング
により、コンタクト開孔３２を形成する。
【００３３】次に、図７に示すように、レジストパター
ン３０を除去する。続いて、所望の抵抗値を有する導電
性材料である第３ポリシリコン層を形成し、この第３ポ
リシリコン層をコンタクト開孔３２に埋め込んだ上でパ
ターニングすることにより、コンタクト部３４を形成す
る。また、この図７を上面から見た図８に示すように、
層間絶縁膜２８の表面には段差がなく、平滑化されてい
る。
ン３０を除去する。続いて、所望の抵抗値を有する導電
性材料である第３ポリシリコン層を形成し、この第３ポ
リシリコン層をコンタクト開孔３２に埋め込んだ上でパ
ターニングすることにより、コンタクト部３４を形成す
る。また、この図７を上面から見た図８に示すように、
層間絶縁膜２８の表面には段差がなく、平滑化されてい
る。
【００３４】以上のように、本実施形態に係る不揮発性
半導体記憶装置の製造方法によれば、図３に示すよう
に、付着物２２を除去する工程を行うことができる。す
なわち、ＯＮＯ絶縁膜１６をエッチングする際に、マス
ク絶縁膜２０ａ、２０ｂの側壁や、コントロールゲート
１８ａ及び第２ゲート電極１８ｂの側壁や、ゲート間絶
縁膜１６ａ、１６ｂの側壁に、付着物２２が付着する。
しかし、この時点においては、レジストパターン２４が
まだ形成されていないので、アッシング処理及びウェッ
ト処理を施すことにより、付着物２２を取り除くことが
できる。このため、図５に示すように、フローティング
ゲート１４ａの長さＬ３を、コントロールゲート１８ａ
の長さＬ４に揃えることができる。つまり、従来のよう
なゲート間絶縁膜１６ａ、１６ｂと、フローティングゲ
ート１４ａ及び第１ゲート電極１４ｂとの間で、変換差
がなくなる。しかも付着物２２を取り除くことにより、
フローティングゲート１４ａや第１ゲート電極１４ｂの
大きさがばらつくという問題も解消することができる。
半導体記憶装置の製造方法によれば、図３に示すよう
に、付着物２２を除去する工程を行うことができる。す
なわち、ＯＮＯ絶縁膜１６をエッチングする際に、マス
ク絶縁膜２０ａ、２０ｂの側壁や、コントロールゲート
１８ａ及び第２ゲート電極１８ｂの側壁や、ゲート間絶
縁膜１６ａ、１６ｂの側壁に、付着物２２が付着する。
しかし、この時点においては、レジストパターン２４が
まだ形成されていないので、アッシング処理及びウェッ
ト処理を施すことにより、付着物２２を取り除くことが
できる。このため、図５に示すように、フローティング
ゲート１４ａの長さＬ３を、コントロールゲート１８ａ
の長さＬ４に揃えることができる。つまり、従来のよう
なゲート間絶縁膜１６ａ、１６ｂと、フローティングゲ
ート１４ａ及び第１ゲート電極１４ｂとの間で、変換差
がなくなる。しかも付着物２２を取り除くことにより、
フローティングゲート１４ａや第１ゲート電極１４ｂの
大きさがばらつくという問題も解消することができる。
【００３５】また、図７に示すように、マスク絶縁膜２
０ｂに段差が生じないので、層間絶縁膜２８表面の平坦
性を確保できる。このように、層間絶縁膜２８表面が平
坦化されると、図６に示すように、層間絶縁膜２８にコ
ンタクト開孔３２を形成する際に、光リソグラフィーの
マスクが合わせづらくなるという問題を解消することが
できる。また、露光の際に光が散乱することがなくな
り、フォーカスのマージンを確保することができ、レジ
ストマスクを必要な精度でパターニングできる。
０ｂに段差が生じないので、層間絶縁膜２８表面の平坦
性を確保できる。このように、層間絶縁膜２８表面が平
坦化されると、図６に示すように、層間絶縁膜２８にコ
ンタクト開孔３２を形成する際に、光リソグラフィーの
マスクが合わせづらくなるという問題を解消することが
できる。また、露光の際に光が散乱することがなくな
り、フォーカスのマージンを確保することができ、レジ
ストマスクを必要な精度でパターニングできる。
【００３６】さらに、図４に示すように、第１ポリシリ
コン層１４上にレジストパターン２４を形成するため、
両者の密着性を良くすることができる。すなわち、レジ
ストをＯＮＯ絶縁膜よりも密着性の良いポリシリコン上
に形成することができる。このため、レジストパターン
２４の剥がれや、レジスト飛びが生じるという問題を解
消できる。
コン層１４上にレジストパターン２４を形成するため、
両者の密着性を良くすることができる。すなわち、レジ
ストをＯＮＯ絶縁膜よりも密着性の良いポリシリコン上
に形成することができる。このため、レジストパターン
２４の剥がれや、レジスト飛びが生じるという問題を解
消できる。
【００３７】なお、本発明は上記実施形態に限定されず
に種々に変形可能である。例えば、本実施形態では、フ
ローティングゲート１４ａにポリシリコンを用い、ゲー
ト間絶縁膜１６ａにＯＮＯ膜を用い、マスク絶縁膜２０
ａに窒化膜系又は酸化膜系の絶縁膜を用いたが、この組
合せに限るものではない。例えば、フローティングゲー
ト１４ａにアモルファスシリコンを用い、ゲート間絶縁
膜１６ａに単層の酸化膜、ＮＯ膜、高誘電膜等を用い、
マスク絶縁膜に窒化膜と酸化膜の積層膜、カーボン等の
ポリシリコンとエッチング選択比の高い膜を用いること
もできる。
に種々に変形可能である。例えば、本実施形態では、フ
ローティングゲート１４ａにポリシリコンを用い、ゲー
ト間絶縁膜１６ａにＯＮＯ膜を用い、マスク絶縁膜２０
ａに窒化膜系又は酸化膜系の絶縁膜を用いたが、この組
合せに限るものではない。例えば、フローティングゲー
ト１４ａにアモルファスシリコンを用い、ゲート間絶縁
膜１６ａに単層の酸化膜、ＮＯ膜、高誘電膜等を用い、
マスク絶縁膜に窒化膜と酸化膜の積層膜、カーボン等の
ポリシリコンとエッチング選択比の高い膜を用いること
もできる。
【００３８】また、上記実施形態では、図３及び図４に
示すように、付着物２２を取り除く処理を行ったが、こ
の処理は必ずしも必要なものではない。すなわち、付着
物２２を取り除く処理を行わずとも、層間絶縁膜２８表
面の平坦化は図ることができる。
示すように、付着物２２を取り除く処理を行ったが、こ
の処理は必ずしも必要なものではない。すなわち、付着
物２２を取り除く処理を行わずとも、層間絶縁膜２８表
面の平坦化は図ることができる。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
層間絶縁膜表面を平坦化し、レジストパターンが剥がれ
たり、飛んだりしないような不揮発性半導体記憶装置の
製造方法及び不揮発性半導体記憶装置を提供することが
できる。
層間絶縁膜表面を平坦化し、レジストパターンが剥がれ
たり、飛んだりしないような不揮発性半導体記憶装置の
製造方法及び不揮発性半導体記憶装置を提供することが
できる。
【図１】本発明の一実施形態に係る不揮発性半導体記憶
装置の製造工程を示す工程断面図の一部。
装置の製造工程を示す工程断面図の一部。
【図２】本発明の一実施形態に係る不揮発性半導体記憶
装置の製造工程を示す工程断面図の一部。
装置の製造工程を示す工程断面図の一部。
【図３】本発明の一実施形態に係る不揮発性半導体記憶
装置の製造工程を示す工程断面図の一部。
装置の製造工程を示す工程断面図の一部。
【図４】本発明の一実施形態に係る不揮発性半導体記憶
装置の製造工程を示す工程断面図の一部。
装置の製造工程を示す工程断面図の一部。
【図５】本発明の一実施形態に係る不揮発性半導体記憶
装置の製造工程を示す工程断面図の一部。
装置の製造工程を示す工程断面図の一部。
【図６】本発明の一実施形態に係る不揮発性半導体記憶
装置の製造工程を示す工程断面図の一部。
装置の製造工程を示す工程断面図の一部。
【図７】本発明の一実施形態に係る不揮発性半導体記憶
装置を示す断面図。
装置を示す断面図。
【図８】図７を上側から見た平面図。
【図９】従来の不揮発性半導体記憶装置の製造工程を示
す工程断面図の一部。
す工程断面図の一部。
【図１０】従来の不揮発性半導体記憶装置の製造工程を
示す工程断面図の一部。
示す工程断面図の一部。
【図１１】従来の不揮発性半導体記憶装置の製造工程を
示す工程断面図の一部。
示す工程断面図の一部。
【図１２】従来の不揮発性半導体記憶装置の製造工程を
示す工程断面図の一部。
示す工程断面図の一部。
【図１３】従来の不揮発性半導体記憶装置の製造工程を
示す工程断面図の一部。
示す工程断面図の一部。
【図１４】従来の不揮発性半導体記憶装置の製造工程を
示す工程断面図の一部。
示す工程断面図の一部。
【図１５】従来の不揮発性半導体記憶装置を示す断面
図。
図。
【図１６】図１４を上側から見た平面図。
１０ 半導体基板 １２ ゲート酸化膜 １４ 第１ポリシリコン層 １４ａ フローティングゲート １４ｂ 第１ゲート電極 １６ ＯＮＯ絶縁膜 １６ａ、１６ｂ ゲート間絶縁膜 １８ 第２ポリシリコン層 １８ａ コントロールゲート １８ｂ 第２ゲート電極 ２０ マスク絶縁膜 ２２ 付着物 ２４ レジストパターン ２８ 層間絶縁膜 ３０ レジストパターン ３２ コンタクト開孔 ３４ コンタクト部
Claims (5)
- 【請求項１】セルトランジスタが形成されるセルトラン
ジスタ形成領域と、周辺トランジスタ又は選択トランジ
スタのうちの少なくとも一方が形成される非セルトラン
ジスタ形成領域とを有する、不揮発性半導体記憶装置の
製造方法であって、 半導体基板上に、第１絶縁膜と、第１ポリシリコン層
と、第２絶縁膜と、第２ポリシリコン層と、マスク絶縁
膜とを、順に形成する工程と、 前記マスク絶縁膜をパターニングして、前記セルトラン
ジスタ形成領域にセルトランジスタ用マスク絶縁膜を形
成し、前記非セルトランジスタ形成領域に第２ゲート電
極用マスク絶縁膜を形成する工程と、 前記セルトランジスタ用マスク絶縁膜と前記第２ゲート
電極用マスク絶縁膜をマスクとして用いて、前記第２ポ
リシリコン層をエッチングして、セルトランジスタ形成
領域にコントロールゲートを形成し、非セルトランジス
タ形成領域に第２ゲート電極を形成する工程と、 前記セルトランジスタ用マスク絶縁膜と前記第２ゲート
電極用マスク絶縁膜をマスクとして用いて、前記第２絶
縁膜をエッチングして、セルトランジスタ形成領域及び
非セルトランジスタ形成領域にゲート間絶縁膜を形成す
る工程と、 前記非セルトランジスタ形成領域に、前記第２ゲート電
極用マスク絶縁膜と一部が重なるように、第１ゲート電
極用レジストパターンを形成する工程と、 前記セルトランジスタ用マスク絶縁膜と前記第２ゲート
電極用マスク絶縁膜と前記第１ゲート電極用レジストパ
ターンをマスクとして、前記第１ポリシリコン層をエッ
チングすることにより、前記セルトランジスタ形成領域
にフローティングゲートを形成し、前記非セルトランジ
スタ形成領域に第１ゲート電極を形成する工程と、 を備えることを特徴とする不揮発性半導体記憶装置の製
造方法。 - 【請求項２】前記ゲート間絶縁膜を形成した後に、前記
セルトランジスタ形成領域及び前記非セルトランジスタ
形成領域に形成された付着物を除去するための工程をさ
らに備えることを特徴とする請求項１に記載の不揮発性
半導体記憶装置の製造方法。 - 【請求項３】前記フローティングゲート及び前記第１ゲ
ート電極形成後に、前記半導体基板上に層間絶縁膜を形
成する工程と、 前記層間絶縁膜に前記第１ゲート電極にまで達するコン
タクト開孔を形成する工程と、 前記コンタクト開孔に導電性材料を埋め込んでコンタク
ト部を形成する工程と、 を備えることを特徴とする不揮発性半導体記憶装置の製
造方法。 - 【請求項４】半導体基板上に形成された第１絶縁膜とフ
ローティングゲートとゲート間絶縁膜とコントロールゲ
ートとセルトランジスタ用マスク絶縁膜とを有するセル
トランジスタと、前記半導体基板上に形成された第１絶
縁膜と第１ゲート電極とゲート間絶縁膜と第２ゲート電
極と第２ゲート電極用マスク絶縁膜とを有するトランジ
スタとを備えた、不揮発性半導体記憶装置の製造方法で
あって、 前記第１ゲート電極は、第２絶縁膜をパターニングして
ゲート間絶縁膜とした後に、前記第２ゲート電極用マス
ク絶縁膜と一部が重なるように前記第１ゲート電極形成
用のレジストパターンを形成し、このレジストパターン
と前記第２ゲート電極用マスク絶縁膜をマスクとして、
ポリシリコン層をエッチングすることにより形成する、 ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項５】半導体基板上に形成された第１絶縁膜とフ
ローティングゲートとゲート間絶縁膜とコントロールゲ
ートとセルトランジスタ用マスク絶縁膜とを有するセル
トランジスタと、前記半導体基板上に形成された第１絶
縁膜と第１ゲート電極とゲート間絶縁膜と第２ゲート電
極と第２ゲート電極用マスク絶縁膜とを有するトランジ
スタとを備えた、不揮発性半導体記憶装置であって、 前記第１ゲート電極は、第２絶縁膜をパターニングして
ゲート間絶縁膜とした後に、前記第２ゲート電極用マス
ク絶縁膜と一部が重なるように前記第１ゲート電極形成
用のレジストパターンを形成し、このレジストパターン
と前記第２ゲート電極用マスク絶縁膜をマスクとして、
ポリシリコン層をエッチングすることにより形成したも
のである、 ことを特徴とする不揮発性半導体記憶装置。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100483588B1 (ko) * | 2002-07-11 | 2005-04-18 | 주식회사 하이닉스반도체 | 난드형 플래시 메모리 소자의 셀렉트 라인 형성 방법 |
| JP2005303123A (ja) * | 2004-04-14 | 2005-10-27 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2006128508A (ja) * | 2004-10-29 | 2006-05-18 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2010278467A (ja) * | 2010-08-13 | 2010-12-09 | Fujitsu Semiconductor Ltd | 半導体装置とその製造方法 |
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Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4367580A (en) * | 1980-03-21 | 1983-01-11 | Texas Instruments Incorporated | Process for making polysilicon resistors |
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| JP2000068484A (ja) * | 1998-08-19 | 2000-03-03 | Nec Corp | 不揮発性半導体記憶装置及びその製造方法並びに不揮発 性半導体記憶装置を内蔵したマイクロコンピュータ及び その製造方法 |
| IT1303281B1 (it) * | 1998-10-30 | 2000-11-06 | St Microelectronics Srl | Cella di memoria di tipo eeprom con soglia regolata mediante impiantoe procedimento per la sua fabbricazione. |
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-
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100483588B1 (ko) * | 2002-07-11 | 2005-04-18 | 주식회사 하이닉스반도체 | 난드형 플래시 메모리 소자의 셀렉트 라인 형성 방법 |
| JP2005303123A (ja) * | 2004-04-14 | 2005-10-27 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP4497290B2 (ja) * | 2004-04-14 | 2010-07-07 | 富士通株式会社 | 半導体装置とその製造方法 |
| JP2006128508A (ja) * | 2004-10-29 | 2006-05-18 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP4583878B2 (ja) * | 2004-10-29 | 2010-11-17 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
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| JP2010278467A (ja) * | 2010-08-13 | 2010-12-09 | Fujitsu Semiconductor Ltd | 半導体装置とその製造方法 |
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