JP2006128508A - 半導体装置とその製造方法 - Google Patents
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Abstract
【解決手段】 第1導電体25aのコンタクト領域CR上の第2絶縁膜26を除去する工程と、第2絶縁膜26の上に第2導電膜30を形成する工程と、第1導電体25aのコンタクト領域CR上の第2導電膜30を除去し、該第2導電膜30を第2導電体30aとする工程と、第2導電体30aを覆う層間絶縁膜(第3絶縁膜)44を形成する工程と、コンタクト領域CR上の層間絶縁膜44に第1ホール44aを形成する工程と、コンタクト領域CRと電気的に接続される導電性プラグ45aを第1ホール44a内に形成する工程と、を有することを特徴とする半導体装置の製造方法による。
【選択図】 図15
Description
本発明の実施の形態の前に、予備的事項について説明する。
図1〜図4は、フラッシュメモリとロジック回路とを混載してなる仮想的な半導体装置(第1例)の製造途中の断面図である。
上記した第1例の不都合を解消するため、以下のような方法も考えられる。
上記した第1例と第2例の他に、以下のような方法も考えられる。
図8〜図15は、本発明の第1実施形態に係る半導体装置の製造途中の断面図であり、図16、図17はその平面図である。
そして、その第6レジストパターン36をマスクにしてチルト角0°、加速エネルギ3.0KeV、及びドーズ量1.0×1015cm-3の条件でAs+をシリコン基板20にイオン注入する。その後に、第6窓36aを通じてチルト角28°、加速エネルギ35KeV、及びドーズ量1.0×1013cm-3の条件でBF2をシリコン基板20にイオン注入することにより、第2ゲート電極30gの側方のシリコン基板20に第1、第2p型ソース/ドレインエクステンション32g、32hを形成する。その後に、第6レジストパターン36は除去される。
第1実施形態では、第1導電体25aをゲートとするトランジスタを形成したが、第1導電体25aと第2導電体30aとを電極とするキャパシタを形成することもできる。本実施形態では、フラッシュメモリセルの制御用の高電圧を発生するためのポンピングキャパシタに上記の第1導電体を用いる。
本実施形態は、第1実施形態で説明した第1導電体25aを抵抗素子として使用するものである。
第1実施形態では、第1周辺回路領域Iに第2導電体30aを残存させたが、これを途中で除去するようにしたのが本実施形態である。
図39、図40は、本発明の第5実施形態に係る半導体装置の製造途中の断面図である。これらの図において、第1実施形態で説明した要素については第1実施形態と同じ符号を付し、以下ではその説明を省略する。
図42〜図66は、本発明の第6実施形態に係る半導体装置の製造途中の断面図であり、図67〜図69はその平面図である。
前記半導体基板上に前記第1導電体と前記第2導電体、又は前記第1導電体と前記第2絶縁膜のいずれか一方が積層された第2の部分と、
前記半導体基板上に前記第2絶縁膜と前記第2導電体のいずれもが積層されない第3の部分と、
を一体的に有する積層構造体と、
前記積層構造体を覆い、前記第3の部分の一部において前記積層構造体の前記第1導電体のコンタクト領域が露出するホールを備えた第3絶縁膜と、
を有することを特徴とする半導体装置。
前記ゲート部の側方の前記半導体基板に第3、第4ソース/ドレイン領域が形成されて、
前記第1絶縁膜、前記ゲート部、及び前記第3、第4ソース/ドレイン領域によりトランジスタが構成されることを特徴とする付記1に記載の半導体装置。
前記半導体基板の第1領域上に順に形成された第1絶縁膜及び第1導電体と、
前記第1導電体上のコンタクト領域を除く領域に形成された絶縁体と、
前記第1導電体と前記絶縁体とを覆い、前記コンタクト領域の上にホールを備えた層間絶縁膜と、
前記ホール内に形成され、前記第1導電体のコンタクト領域と電気的に接続された導電性プラグと、
を有することを特徴とする半導体装置。
前記第1絶縁膜上に第1導電体を形成する工程と、
前記第1導電体上に第2絶縁膜を形成する工程と、
前記第1導電体のコンタクト領域上の前記第2絶縁膜を除去する工程と、
前記第2絶縁膜の上に第2導電膜を形成する工程と、
前記第1導電体のコンタクト領域上の前記第2導電膜を除去し、該第2導電膜を第2導電体とする工程と、
前記第2導電体を覆う第3絶縁膜を形成する工程と、
前記コンタクト領域上の前記第3絶縁膜に第1ホールを形成する工程と、
前記コンタクト領域と電気的に接続される第1導電性プラグを前記第1ホール内に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記第2導電膜を形成する工程において、前記第2領域の前記第1絶縁膜上にも該第2導電膜を形成し、
前記第2導電膜を前記第2導電体とする工程において、前記第2領域の該第2導電膜をパターニングしてコントロールゲートとし、
前記コンタクト領域上の前記第2絶縁膜を除去する工程において、該第2絶縁膜を前記コントロールゲートの下に中間絶縁膜として残し、
前記第1導電体を形成する工程において、該第1導電体と同じ材料で構成されるフローティングゲートを前記中間絶縁膜の下に形成し、
前記フローティングゲートの側方の前記半導体基板に第1、第2ソース/ドレイン領域を形成して、該第1、第2ソース/ドレイン領域、前記第1絶縁膜、前記フローティングゲート、前記中間絶縁膜、及び前記コントロールゲートでフラッシュメモリセルを構成する工程を更に有することを特徴とする付記11に記載の半導体装置の製造方法。
前記第2絶縁膜を形成する工程において、該第2絶縁膜を前記第3領域の前記第1絶縁膜上にも形成し、
前記第1、第2絶縁膜をスルー膜として使用しながら、前記第3領域の前記半導体基板に不純物を注入する工程を有することを特徴とする付記13に記載の半導体装置の製造方法。
前記第1、第2絶縁膜を除去後、前記第3領域の前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側方の前記半導体基板に第3、第4ソース/ドレイン領域を形成して、前記ゲート絶縁膜、前記ゲート電極、及び前記第3、第4ソース/ドレイン領域により第1トランジスタを構成する工程とを有することを特徴とする付記14に記載の半導体装置の製造方法。
前記第1、第2ソース/ドレイン領域を形成する工程は、イオン注入用のレジストパターンを形成せずに、前記反射防止膜をマスクにして前記半導体基板に不純物を注入して行われることを特徴とする付記13に記載の半導体装置の製造方法。
前記コンタクト領域上の前記第2導電膜を除去する工程において、該第2導電膜の全てを除去し、
前記第2導電膜の除去によって露出した前記第1絶縁性サイドウォールの側面に第2絶縁性サイドウォールを形成する工程を有することを特徴とする付記13に記載の半導体装置の製造方法。
前記ゲート部の側方の前記半導体基板に第5、第6ソース/ドレイン領域を形成して、前記第1絶縁膜、前記ゲート部、及び前記第5、第6ソース/ドレイン領域により第2トランジスタを構成する工程を有することを特徴とする付記11に記載の半導体装置の製造方法。
前記第2導電体と電気的に接続される第2導電性プラグを前記第2ホールの中に形成し、前記第1導電体、前記第2絶縁膜、及び前記第2絶縁膜でキャパシタを構成する工程とを有することを特徴とする付記11に記載の半導体装置の製造方法。
前記第1導電性プラグを形成する工程において、前記第1ホールのそれぞれに該第1導電性プラグを形成して、前記二つの第1導電性プラグと前記第1導電体で抵抗素子を構成することを特徴とする付記11に記載の半導体装置の製造方法。
Claims (10)
- 半導体基板の第1領域上に第1絶縁膜、第1導電体、第2絶縁膜、及び第2導電体が順に形成された第1の部分と、
前記半導体基板上に前記第1導電体と前記第2導電体、又は前記第1導電体と前記第2絶縁膜のいずれか一方が積層された第2の部分と、
前記半導体基板上に前記第2絶縁膜と前記第2導電体のいずれもが積層されない第3の部分と、
を一体的に有する積層構造体と、
前記積層構造体を覆い、前記第3の部分の一部において前記積層構造体の前記第1導電体のコンタクト領域が露出するホールを備えた第3絶縁膜と、
を有することを特徴とする半導体装置 - 前記半導体基板の第2領域上に順に形成されたトンネル絶縁膜、前記第1導電体と同じ材料で構成されるフローティングゲート、前記第2絶縁膜と同じ材料で構成される中間絶縁膜、及び前記第2導電体と同じ材料で構成されるコントロールゲートと、前記フローティングゲートの側方の前記半導体基板に形成された第1、第2ソース/ドレイン領域とで構成されるフラッシュメモリセルを有することを特徴とする請求項1に記載の半導体装置。
- 前記第1導電体は、前記コンタクト領域に形成されたパッド部と、該パッド部に繋がるゲート部とで構成され、
前記ゲート部の側方の前記半導体基板に第3、第4ソース/ドレイン領域が形成されて、
前記第1絶縁膜、前記ゲート部、及び前記第3、第4ソース/ドレイン領域によりトランジスタが構成されることを特徴とする請求項1に記載の半導体装置。 - 前記第1導電体、前記第2絶縁膜、及び前記第2導電体によりキャパシタが構成されることを特徴とする請求項1に記載の半導体装置。
- 前記ホールが間隔をおいて二つ形成されると共に、該ホールのそれぞれに前記コンタクト領域と電気的に接続された導電性プラグが形成されて、該二つの導電性プラグと前記第1導電体とにより抵抗素子が構成されることを特徴とする請求項1に記載の半導体装置。
- 半導体基板の第1領域上に第1絶縁膜を形成する工程と、
前記第1絶縁膜上に第1導電体を形成する工程と、
前記第1導電体上に第2絶縁膜を形成する工程と、
前記第1導電体のコンタクト領域上の前記第2絶縁膜を除去する工程と、
前記第2絶縁膜の上に第2導電膜を形成する工程と、
前記第1導電体のコンタクト領域上の前記第2導電膜を除去し、該第2導電膜を第2導電体とする工程と、
前記第2導電体を覆う第3絶縁膜を形成する工程と、
前記コンタクト領域上の前記第3絶縁膜に第1ホールを形成する工程と、
前記コンタクト領域と電気的に接続される導電性プラグを前記第1ホール内に形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第1絶縁膜を形成する工程において、該第1絶縁膜を前記半導体基板の第2領域にも形成し、
前記第2導電膜を形成する工程において、前記第2領域の前記第1絶縁膜上にも該第2導電膜を形成し、
前記第2導電膜を前記第2導電体とする工程において、前記第2領域の該第2導電膜をパターニングしてコントロールゲートとし、
前記コンタクト領域上の前記第2絶縁膜を除去する工程において、該第2絶縁膜を前記コントロールゲートの下に中間絶縁膜として残し、
前記第1導電体を形成する工程において、該第1導電体と同じ材料で構成されるフローティングゲートを前記中間絶縁膜の下に形成し、
前記フローティングゲートの側方の前記半導体基板に第1、第2ソース/ドレイン領域を形成して、該第1、第2ソース/ドレイン領域、前記第1絶縁膜、前記フローティングゲート、前記中間絶縁膜、及び前記コントロールゲートでフラッシュメモリセルを構成する工程を更に有することを特徴とする請求項6に記載の半導体装置の製造方法。 - 前記第1絶縁膜を形成する工程において、該第1絶縁膜を前記半導体基板の第3領域にも形成すると共に、
前記第2絶縁膜を形成する工程において、該第2絶縁膜を前記第3領域の前記第1絶縁膜上にも形成し、
前記第1、第2絶縁膜をスルー膜として使用しながら、前記第3領域の前記半導体基板に不純物を注入する工程を有することを特徴とする請求項7に記載の半導体装置の製造方法。 - 前記不純物を注入した後、前記コンタクト領域上の前記第2絶縁膜を除去する工程において、前記第3領域の前記第1、第2絶縁膜を除去する工程と、
前記第1、第2絶縁膜を除去後、前記第3領域の前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側方の前記半導体基板に第3、第4ソース/ドレイン領域を形成して、前記ゲート絶縁膜、前記ゲート電極、及び前記第3、第4ソース/ドレイン領域により第1トランジスタを構成する工程とを有することを特徴とする請求項8に記載の半導体装置の製造方法。 - 前記不純物を注入する工程は、前記第1トランジスタの閾値電圧を調節する不純物拡散領域をイオン注入で形成する工程であることを特徴とする請求項9に記載の半導体装置の製造方法。
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