JP2008147326A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 良好な動作特性を維持しつつ、隣接するゲート電極間、或いはゲート電極とコンタクトプラグとの間の離間距離を拡大することなくこれらの間における短絡の発生を防止することを可能にする半導体装置並びにその製造方法を提供する。
【解決手段】 半導体基板１０上の所定の領域に不純物拡散領域６が離隔形成されており、２つの不純物拡散領域に挟まれる領域上にゲート電極（３、５）が形成される。又、不純物拡散領域６と配線１２との電気的接続を形成するために層間絶縁膜９を貫通してコンタクトプラグ１１が形成されており、このコンタクトプラグ１１の外周部の内、少なくともコントロールゲート電極５と対向する領域の一部の領域には層間絶縁膜９と別工程で形成される埋め戻し絶縁膜１５が形成される。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に関し、特に配線用のコンタクトプラグを備える半導体装置及びその製造方法に関する。

図６は従来の製造方法に係るフローティングゲート電極およびコントロールゲート電極を有する不揮発性半導体記憶装置の一部の平面構造を示す図である。図６に示されるように、従来構成の不揮発性半導体記憶装置３０は、同一方向に延伸する複数のゲート電極群（フローティングゲート電極及びコントロールゲート電極５）と、これらに交差するように前記ゲート電極群とは異なる別の同一方向に延伸する複数の配線１２とが半導体基板上に構成されている。尚、図６では、図面の煩雑さを回避するため、ゲート電極群の内、コントロールゲート電極５のみを図示している。

又、半導体基板上において隣接するゲート電極群に挟まれた領域には、不純物拡散領域（ソース拡散領域、ドレイン拡散領域）６が形成されている。この不純物拡散領域６は、所定の位置において何れか一の配線１２と電気的に接続される。このとき、不純物拡散領域６と配線１２との間に形成される層間絶縁膜（図６では不図示）を貫通するコンタクトプラグ３１によって、両者間の電気的接続が確保される。尚、コンタクトプラグ３１は、層間絶縁膜内に形成されたコンタクトホール内を導電性材料が充填されることによって形成される。

図７は、図６内のＬ１−Ｌ２線で切断したときの断面図の一部を図示したものである。図７に示されるように、従来構成の不揮発性半導体記憶装置３０は、半導体基板１０上に複数の不純物拡散領域６が離隔形成されており、半導体基板１０上において、２つの不純物拡散領域６に挟まれる領域の上部にはトンネル絶縁膜２、フローティングゲート電極３、ゲート間絶縁膜４、及びコントロールゲート電極５が下からこの順に積層形成されている。

又、フローティングゲート電極３及びコントロールゲート電極５を含む積層構造部（以下、単に「積層構造部」と称する）、並びに前記不純物拡散領域６を覆うように層間絶縁膜９が形成されており、この層間絶縁膜９の上部に配線１２が形成されている。そして、不純物拡散領域６の上部領域において層間絶縁膜９を貫通するコンタクトプラグ３１が形成されており、このコンタクトプラグ３１によって前述のように配線１２と不純物拡散領域６との電気的接続が確保されている。

尚、近年の微細化技術の進展に伴い、ゲート電極とコンタクトプラグの離間距離が縮まっており、これらの間において短絡の発生する蓋然性がある。又、場合によっては製造プロセス時において導電性の異物が装置内部に混入することがあり、かかる異物を介して前記短絡が発生する蓋然性がある。

図８は、図６及び図７に示される構造を有する不揮発性半導体記憶装置で構成されたＮＯＲ型フラッシュメモリの回路ブロック図の一例である。前記積層構造部、及び当該積層構造部に隣接形成される不純物拡散領域６によって構成されるメモリセルが行方向及び列方向に複数マトリクス状に配列されてメモリセルアレイを構成している。又、このメモリセルアレイは、行方向に延伸する複数（ｍ本）のワード線ＷＬ１〜ＷＬｍと列方向に延伸する複数（ｎ本）のビット線ＢＬ１〜ＢＬｎを有し、同一行の各メモリセルのコントロールゲート電極５が共通の１本のワード線に接続し、同一列の各メモリセルのドレイン拡散領域が共通の１本のビット線に接続し、メモリセルアレイ１０内の各メモリセルのソース拡散領域が共通のソース線ＳＬに接続している。又、ロウデコーダ４２が各ワード線ＷＬ１〜ＷＬｍの一方端に接続し、カラムデコーダ４１が各ビット線ＢＬ１〜ＢＬｎの一方端に接続し、消去回路４３がソース線ＳＬに接続している。ロウデコーダ４２には行アドレス信号と消去信号が入力され、カラムデコーダ４１にはデータ信号と列アドレス信号、更に、消去回路４３には消去信号が入力される。

このように構成されるフラッシュメモリにおいて、例えば図８におけるメモリセル４０でコントロールゲート電極５とコンタクトプラグ３１が短絡した場合、コントロールゲート電極５が接続されるワード線ＷＬ１と、コンタクトプラグ３１が接続されるビット線ＢＬ１とが抵抗Ｒを介して接続されることとなる。このようにビット線とワード線との間で短絡が生じると、コントロールゲート電極の電位を制御することができなくなり、この結果メモリセル４０と同一行又は同一列にある全てのメモリセルが不良となってしまう。

このような問題を回避すべく、従来より前記積層構造部の側壁に、層間絶縁膜９と同一の材料で構成されるサイドウォール絶縁膜７に加えて、層間絶縁膜９とエッチングレートが異なるサイドウォール絶縁膜３２を形成（図７参照）する製造方法が提供されている（例えば特許文献１、特許文献２参照）。

特開平７−１６１８４８号公報 特開２０００−０６００２８号公報

上記のように層間絶縁膜９とは異なるエッチングレートの材料で構成されるサイドウォール絶縁膜３２を積層構造部の側壁に形成することで、コンタクトプラグ３１形成のためのコンタクトホールを形成すべく層間絶縁膜９をエッチング除去する際、層間絶縁膜９とのエッチングレートの相違によってサイドウォール絶縁膜３２においては十分にエッチングされることなくその一部が残存するため、コントロールゲート電極５或いはフローティングゲート電極３とコンタクトプラグ３１との間の短絡を防止する効果を奏することができる。

しかしながら、サイドウォール絶縁膜３２がエッチングによって除去されずに残存することにより、当該サイドウォール絶縁膜３２の側部領域に位置するコンタクトホールの口径が小さくなり、この結果、コンタクトプラグ３１と不純物拡散領域６とのコンタクト領域ＣＡ（図９参照）の面積が小さくなる。特に、製造プロセス時において装置内部に導電性の異物が混入することがあり、この異物が形成されている状況下でサイドウォール絶縁膜３２を形成すると、図９に示されるように導電性異物２１形成箇所においてサイドウォール絶縁膜３２の形成領域が水平方向に拡がるため、これによって隣接する構造部に係るサイドウォール絶縁膜３２との離隔距離が更に縮小し、コンタクト領域ＣＡの面積は更に縮小する。コンタクト領域ＣＡの面積が小さくなると、接触抵抗が増大するため、同一の電圧を印加した場合に流れる電流量が減少し、動作特性に悪影響を及ぼす恐れがある。

一方で、上記問題を解決するためにコンタクト領域ＣＡの面積を十分に確保すべく隣接構造部間の離隔距離を大きくすると、同一占有面積当たりに配置できる素子数が減少し、微細化・高集積化の時代の流れに逆行することとなる。

又、コンタクト領域ＣＡの面積を十分に確保しつつ、微細化・高集積化を図るべく、積層構造部側壁に層間絶縁膜９と同一材料のサイドウォール絶縁膜を形成した場合、コンタクトホール形成後に残存する一定程度のサイドウォール絶縁膜によってゲート電極・コンタクトプラグ間の（並びにゲート電極・ゲート電極間の）絶縁性を一定程度確保することはできるものの、製造プロセス過程で導電性異物２１がゲート電極に接触した状態で混入したような場合においては、当該導電性異物２１を介して前記の短絡が発生する蓋然性は依然として残存する。特に、このサイドウォール絶縁膜の膜厚が薄い場合、製品として出荷する前のテスト時には不良状態を確認できずにユーザが最終製品を使用する段階においてコントロールゲート電極とコンタクトプラグ間の短絡が発生するような事態も起こり得るため、流通過程に置かれている最終製品の品質が低下する恐れがある。

本発明は、上記の問題点に鑑み、良好な動作特性を維持しつつ、隣接するゲート電極間、或いはゲート電極とコンタクトプラグとの間の離間距離を拡大することなくこれらの間における短絡の発生を防止することを可能にする半導体装置並びにその製造方法を提供することを目的とする。

上記目的を達成するための本発明に係る半導体装置は、半導体基板上にゲート電極と不純物拡散領域とが形成されており、前記ゲート電極及び前記不純物拡散領域を覆うように層間絶縁膜を有してなる半導体装置であって、前記ゲート電極と前記不純物拡散領域とは電気的に絶縁されており、前記不純物拡散領域と電気的に接続するコンタクトプラグが前記層間絶縁膜を貫通して形成され、前記コンタクトプラグの外周部の内、少なくとも前記ゲート電極と対向する領域の一部において前記層間絶縁膜とは別工程で形成された埋め戻し絶縁膜を有することを第１の特徴とする。

本発明に係る半導体装置の上記第１の特徴構成によれば、ゲート電極とコンタクトプラグとの間に埋め戻し絶縁膜が介在するため、当該埋め戻し絶縁膜によって両者間の離間を確保することができ、両者間での短絡を防止することができる。このとき、埋め戻し絶縁膜を最小限の膜厚で構成することにより、集積度を低下させることなく上記の短絡防止を実現することができ、良好な動作特性の実現が可能である。

又、この埋め戻し絶縁膜は、層間絶縁膜とは別工程で形成されるものであるため、例えば導電性異物がゲート電極と接触して存在する場合においても、当該導電性異物の一部をエッチング除去した後に埋め戻し絶縁膜を形成することが可能であり、その後にコンタクトプラグを形成することで、万一導電性異物が内部に残存する場合であっても、この導電性異物とゲート電極との間に介在する埋め戻し絶縁膜によって、導電性異物を介したゲート電極とコンタクトプラグとの間の短絡を防止することができる。

又、本発明に係る半導体装置は、上記第１の特徴構成に加えて、ソース拡散領域或いはドレイン拡散領域となる前記不純物拡散領域が前記半導体基板上に複数離隔形成されており、２つの前記不純物拡散領域に挟まれた領域を少なくとも含む前記半導体基板上の領域上にトンネル絶縁膜、フローティングゲート電極、ゲート間絶縁膜、及びコントロールゲート電極が下からこの順に積層形成されていることを第２の特徴とする。

本発明に係る半導体装置の上記第２の特徴構成によれば、集積度を低下させることなくコントロールゲート電極或いはフローティングゲート電極とコンタクトプラグとの間の短絡の防止が可能なメモリセルを実現することができる。従って、このようなメモリセルを行方向並びに列方向に複数配列すると共に、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を配し、同一行の各メモリセルのコントロールゲート電極を共通の１本のワード線に接続し、同一列の各メモリセルのドレイン拡散領域を共通の１本のビット線に接続し、メモリセルアレイ内の各メモリセルのソース拡散領域を共通のソース線に接続して不揮発性半導体記憶装置を構成することで、同一のチップサイズにおいて記憶可能容量を減少させることなく、ワード線とビット線間で短絡が生じることのない良好な動作特性を有する不揮発性半導体記憶装置を実現することができる。

又、本発明に係る半導体装置の製造方法は、上記第１の特徴構成を有する半導体装置の製造方法であって、前記ゲート電極及び前記不純物拡散領域が形成された前記半導体基板に前記層間絶縁膜を堆積する第１工程と、前記不純物拡散領域の上部領域に、前記不純物拡散領域の上面が露出しない程度に前記層間絶縁膜を開口するプリコンタクトホールを形成する第２工程と、前記プリコンタクトホール内に前記埋め戻し絶縁膜を充填する第３工程と、前記不純物拡散領域の上部領域に、前記埋め戻し絶縁膜及び当該埋め戻し絶縁膜の下部領域に形成されている前記層間絶縁膜を貫通して前記不純物拡散領域の上面を露出させるコンタクトホールを、少なくとも前記ゲート電極と対向する領域の一部の内壁には前記埋め戻し絶縁膜が残存するように形成する第４工程と、前記コンタクトホール内に導電性のコンタクト材料膜を充填して前記コンタクトプラグを形成する第５工程と、を有することを第１の特徴とする。

本発明に係る半導体装置の製造方法の上記第１の特徴によれば、第１工程終了時において万一ゲート電極に接触するように導電性異物が内在する場合においても、プリコンタクトホールを形成する第２工程において層間絶縁膜と共にこの導電性異物をエッチング除去し、その後、第３工程においてプリコンタクトホールを埋め戻し絶縁膜で充填した後第４工程においてコンタクトホールを形成する構成であるため、第４工程終了時に形成されるコンタクトホール（即ち第５工程終了時に形成されるコンタクトプラグ）とゲート電極との間には埋め戻し絶縁膜が介在することとなる。即ち、第１工程終了時において導電性異物が内在する場合であっても、当該導電性異物とコンタクトプラグとが電気的に接続されることがなく、ゲート電極とコンタクトプラグとの間の短絡を防止することができる。又、上記方法によれば、サイドウォール絶縁膜によって短絡防止のためにゲート電極とコンタクトプラグの離間を確保する必要がないため、コンタクトプラグと不純物拡散領域との接触面積が縮小することがない。従って、接触抵抗を増大させることなく、良好な動作特性を維持しつつゲート電極とコンタクトプラグとの間の短絡の防止を実現することが可能となる。

又、本発明に係る半導体装置の製造方法は、上記第１の特徴に加えて、前記第２工程が、前記層間絶縁膜を構成する絶縁性材料、並びに前記ゲート電極及び前記半導体基板を構成する材料の内の導電性材料の双方に対するエッチング選択比の低い条件で反応性ドライエッチングを行うことで前記プリコンタクトホールを形成する工程であることを第２の特徴とする。

本発明に係る半導体装置の製造方法の上記第２の特徴によれば、万一ゲート電極に接触して導電性異物が形成されている場合においても、プリコンタクトホールを形成する第２工程において、層間絶縁膜に加えて当該導電性異物の一部を確実にエッチング除去することができるため、その後に埋め戻し絶縁膜を充填後、コンタクトホールを形成することで、当該コンタクトホール内に形成されるコンタクトプラグとゲート電極との間には必ず埋め戻し絶縁膜が介在する構成となり、コンタクトプラグとゲート電極との間の短絡の防止を実現することが可能となる。

又、本発明に係る半導体装置の製造方法は、上記第１又は第２の特徴に加えて、前記第１工程の前に、前記半導体基板上にトンネル絶縁膜、フローティングゲート電極膜、ゲート間絶縁膜、及びコントロールゲート電極膜を下から順番に堆積し、所定のマスクパターンによってエッチングを施すことでフローティングゲート電極とコントロールゲート電極からなる前記ゲート電極を形成し、当該エッチングによって露出された前記半導体基板に対して不純物を注入することで前記不純物拡散領域となるソース拡散領域及びドレイン拡散領域を形成する工程を有することを第３の特徴とする。

本発明に係る半導体装置の製造方法の上記第３の特徴によれば、コントロールゲート電極或いはフローティングゲート電極と、コンタクトプラグに電気的に接続される不純物拡散領域とが電気的に接続されることがなく、良好な動作特性を示すメモリセルを製造することができる。従って、このようなメモリセルを複数形成することで、良好な動作特性を示す不揮発性半導体記憶装置を実現することが可能となる。

又、本発明に係る半導体装置の製造方法は、上記第１〜第３の何れか一の特徴に加えて、前記第１工程の後であって前記第２工程の開始前に、前記層間絶縁膜の表面に対して化学的研磨処理を行う工程を有することを第４の特徴とする。

前記第２工程は、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜を堆積した後にエッチング処理を施すことでプリコンタクトホールを形成する工程であり、フォトレジスト膜の形状によって当該プリコンタクトホールの形成位置が変化する。本発明に係る半導体装置の製造方法の上記第４の特徴によれば、エッチング処理の前に予め層間絶縁膜に対して化学的研磨処理を施すことで表面を平坦化しておくことで、その後に形成されるフォトレジスト膜の形状を所望の形状にすることができ、良好なフォーカスマージンを確保することができる。

又、本発明に係る半導体装置の製造方法は、上記第１〜第４の何れか一の特徴に加えて、前記第３工程の後であって前記第４工程の開始前に、前記層間絶縁膜及び前記埋め戻し絶縁膜の表面に対して化学的研磨処理を行う工程を有することを第５の特徴とする。

前記第４工程は、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜を堆積した後にエッチング処理を施すことでコンタクトホールを形成する工程であり、フォトレジスト膜の形状によって当該コンタクトホールの形成位置が変化する。本発明に係る半導体装置の製造方法の上記第５の特徴によれば、エッチング処理の前に予め層間絶縁膜及び埋め戻し絶縁膜に対して化学的研磨処理を施すことで表面を平坦化しておくことで、その後に形成されるフォトレジスト膜の形状を所望の形状にすることができ、良好なフォーカスマージンを確保することができる。

又、本発明に係る半導体装置の製造方法は、上記第１〜第５の何れか一の特徴に加えて、前記第２工程が、少なくとも前記ゲート電極の最上面位置より深く前記層間絶縁膜を開口して前記プリコンタクトホールを形成することを第６の特徴とする。

本発明に係る半導体装置の製造方法の上記第６の特徴によれば、コンタクトプラグの外周部の内、少なくとも一部の前記ゲート電極と対向する領域には埋め戻し絶縁膜が介在する構成となるため、当該領域に係る埋め戻し絶縁膜とゲート電極との間に導電性異物が潜在している場合であっても、埋め戻し絶縁膜の存在によって導電性異物を介してゲート電極とコンタクトプラグとの間で電気的に接続されることを防止する効果を奏することができる。

本発明の構成によれば、良好な動作特性を維持しつつ、隣接するゲート電極間、或いはゲート電極とコンタクトプラグとの間の離間距離を拡大することなくこれらの間における短絡の発生を防止することを可能にする半導体装置を実現することができる。

以下において、本発明に係る半導体装置（適宜、「本発明装置」と称する）、並びにその製造方法（適宜、「本発明方法」と称する）の実施形態について図１〜図５の各図を参照して説明する。

本発明装置は、半導体基板上にゲート電極と不純物拡散領域とが形成されており、前記ゲート電極及び前記不純物拡散領域を覆うように層間絶縁膜を有してなる半導体装置であって、不純物拡散領域との電気的接続を形成するために導電性のコンタクトプラグが層間絶縁膜を貫通して形成され、特にこのコンタクトプラグとゲート電極との短絡を防止する機構を備えることを特徴とするものである。以下では、本発明装置としてフローティングゲート電極及びコントロールゲート電極を有する不揮発性半導体記憶装置を例に挙げて説明するが、ゲート電極と絶縁性を保持する必要のあるコンタクトプラグとの離間が狭い構造を有するあらゆる半導体装置に対して適用可能である。

尚、以下の実施形態で説明する本発明装置においては、図６〜図９を参照して上述した従来構成と同一の部分については同一の符号を付してその詳細な説明を省略するものとする。特に、本発明装置の全体の回路構成については、抵抗２１によってワード線とビット線とが短絡されていない状態における図８の構成と同様とし、その説明を省略する。又、本発明装置の平面構造については、コンタクトプラグの構造が異なる点を除いては図６の構成と同様とする。

図１は本発明方法で製造される半導体装置の概略断面構造図であり、図２〜図４の各図は本発明装置を製造する際の各工程に係る概略断面構造図であり（紙面の都合上、３図面に分けて図示している）、図５は本発明方法に基づく製造工程に係るフローチャートである。以下の文中の各ステップは、図５に示されるフローチャート内の各ステップを表すものとする。又、図１〜図４に示される各概略断面構造図は、何れも従来構成の図７と同様、平面構造に係る図６内のＬ１−Ｌ２線で切断したときの断面図の一部を模式的に図示したものであり、実際の構造の寸法の縮尺と図面の縮尺とは必ずしも一致するものではない。

図１において、本発明方法に基づいて製造された本発明装置の内部に導電性異物が混入されない場合を図１（ａ）に、導電性異物２１が混入された場合を図１（ｂ）に示す。まず、図１（ａ）に示される製造プロセス時に導電性異物が混入されずに製造された本発明装置１を参照してその構造についての説明を行う。

図１に示される本発明装置１は、半導体基板１０上の所定の領域に不純物拡散領域６が離隔形成されており、半導体基板１０上において２つの不純物拡散領域に挟まれる領域上にトンネル絶縁膜２、フローティングゲート電極３、ゲート間絶縁膜４、並びにコントロールゲート電極５で構成される積層構造部が形成されている。そして、不純物拡散領域６及び前記の積層構造部を覆うように層間絶縁膜９が形成されており、この層間絶縁膜９の上部には導電性の配線１２が形成されている。この配線１２は、層間絶縁膜９を貫通するように形成されるコンタクトプラグ１１を介して不純物拡散領域６と電気的に接続されている。

又、コンタクトプラグ１１の外周部の内、少なくともコントロールゲート電極５と対向する領域の一部の領域には層間絶縁膜９と別工程で形成される絶縁膜（以下、「埋め戻し絶縁膜１５」と称する）が形成される。この埋め戻し絶縁膜１５は層間絶縁膜９と同一の材料で構成されるものとしても良い。

図１（ｂ）のように導電性異物２１が装置内部に混入した場合（図１（ｂ）ではコントロールゲート電極５に接触して導電性異物２１が内在している例を示している）、この本発明装置１ａにおいて導電性異物２１とコンタクトプラグ１１との間に埋め戻し絶縁膜１５が介在しているため、両者が電気的に接続されることがない。即ち、導電性異物２１を介してコンタクトプラグ１１とコントロールゲート電極５とが短絡することがない。

以下、本発明装置の製造方法について説明する。尚、以下では、半導体基板１０がＰ型の基板である場合を例に挙げて説明を行う。

まず、Ｐ型の半導体基板１０上に、トンネル絶縁膜２、フローティングゲート電極（膜）３、ゲート間絶縁膜４、及びコントロールゲート電極（膜）５を下から順番に堆積し、所定のマスクパターンによってエッチングを施すことで、図２（ａ）に示すようにフローティングゲート電極３、コントロールゲート電極５を含む前記積層構造部を形成する（ステップ＃１）。尚、トンネル絶縁膜２は、例えばシリコン酸化膜を膜厚８〜１２ｎｍ程度堆積して形成し、フローティングゲート電極膜３は、例えばポリシリコンを膜厚３０〜１００ｎｍ程度堆積して形成するものとして良い。又、ゲート間絶縁膜４は、例えば三層構造を有するＯＮＯ膜とすることができ、この場合、シリコン酸化膜を膜厚４〜５ｎｍ程度堆積し、その上にシリコン窒化膜を膜厚５〜１０ｎｍ程度の堆積し、更にその上にシリコン酸化膜を膜厚５〜１０ｎｍ程度堆積することによって形成するものとして良い。

次に、例えば５×１０^１４／ｃｍ^２〜１×１０^１５／ｃｍ^２程度のＡｓ^＋イオンを１０ｋｅＶ〜２０ｋｅＶ程度の注入エネルギでイオン注入を行い、図２（ｂ）に示すように不純物拡散領域６を形成する（ステップ＃２）。その後、熱酸化処理を行って不純物拡散領域６（ソース拡散領域、ドレイン拡散領域）の活性化を行う。尚、必要であれば、更にメモリセル以外の周辺論理回路用ＭＯＳトランジスタを形成するためにソース・ドレイン拡散領域を形成しても良い。

次に、図２（ｃ）に示すように、積層構造部の側壁にサイドウォール絶縁膜７及び８を形成した後、不純物拡散領域６及び積層構造部を覆うように全体に層間絶縁膜９を形成する（ステップ＃３）。サイドウォール絶縁膜７及び８、並びに層間絶縁膜９は例えばシリコン酸化物系の絶縁性材料として良く、サイドウォール絶縁膜７或いは８を堆積後に、更にＡｓ^＋イオンを注入して高濃度の不純物拡散領域を形成する工程を有しても良い。層間絶縁膜９は、例えば５００〜１５００ｎｍ程度の膜厚とすることができる。

尚、図２（ｃ）に示されるように、サイドウォール絶縁膜８を形成時において、既に導電性異物２１が内在している場合、この導電性異物２１形成箇所においてサイドウォール絶縁膜８の形成領域が水平方向に拡がりを有する。尚、この導電性異物２１は、半導体基板１０或いはゲート電極（３、５）の材質であるシリコン系の導電性材料で構成される場合が多い。

次に、図３（ａ）に示すように、不純物拡散領域６の上部領域において層間絶縁膜９をエッチングすることで所定の口径を有するプリコンタクトホール１３を形成する（ステップ＃４）。このとき、層間絶縁膜として利用されるシリコン酸化物系の材質、及び導電性異物２１を構成するシリコン系の材質の双方に対してエッチング選択比の低い条件で反応性ドライエッチングを行う。この選択比の低いドライエッチングとしては、例えばＣＦ_４／Ｏ_２系のガスを用いることで実現可能である。尚、このとき、少なくともコントロールゲート電極５の上面位置よりは深く、不純物拡散領域６の上面が露出しない程度の深さ位置までエッチングを施すことでプリコンタクトホール１３を形成するものとする。このステップ＃４に係る工程によって、層間絶縁膜９と共に導電性異物２１に対してもエッチングが施され、その一部が除去される。

又、ステップ＃４では、プリコンタクトホール１３の形状が、少なくともゲート電極３或いは５と対向する領域においては後述するステップ＃７において形成されるコンタクトプラグ１１よりも前記ゲート電極３或いは５に近接するような条件の下でエッチング処理を行うものとする。例えば、ステップ＃７において形成されるコンタクトプラグ１１の形成領域の外周部を覆うような形状のプリコンタクトホール１３を形成するものとすれば良い。この場合、ステップ＃７において形成されるコンタクトプラグ１１の中心線上の近傍位置を中心とし、且つコンタクトプラグ１１のコンタクト径よりも大きい口径でプリコンタクトホール１３を形成することで実現が可能である。

尚、ステップ＃４は、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜を堆積した後にエッチング処理を施すことでプリコンタクトホール１３を形成する工程であり、フォトレジスト膜の形状によってプリコンタクトホール１３の形成位置が変化する。従って、ステップ＃３に係る工程の終了後、ステップ＃４に係る工程の開始前に、層間絶縁膜９の表面をＣＭＰ法（化学的機械的研磨法：Chemical Mechanical Polishing Method）によって平坦化した後、フォトレジスト膜を堆積することで、フォーカスマージンを向上させることが更に好ましい。

次に、図３（ｂ）に示すように、ステップ＃４で形成されたプリコンタクトホール１３内をシリコン酸化物系の絶縁性材料（以下、「埋め戻し絶縁膜１５」と称する）で充填する（ステップ＃５）。

次に、図４（ａ）に示すように、不純物拡散領域６の上部領域において、埋め戻し絶縁膜１５、及びその下部に形成されている層間絶縁膜９（場合によっては更にサイドウォール絶縁膜８を含む）をエッチングすることで所定の口径を有するコンタクトホール１４を形成する（ステップ＃６）。このとき、不純物拡散領域６の上面が露出するまで前記のエッチング処理を施すこととする。当該エッチング処理によって形成されたコンタクトホール１４は、不純物拡散領域６に近い下部領域においては内側側壁が層間絶縁膜９又はサイドウォール絶縁膜８で構成されており、少なくともコントロールゲート電極５の上面位置の近傍並びにその上部位置においては、コントロールゲート電極５と対向する領域及びその上部領域の内側側壁が埋め戻し絶縁膜１５で構成される。特に、埋め戻し絶縁膜１５（プリコンタクトホール１３）の形成領域の中心線の近傍を中心とし、埋め戻し絶縁膜１５の径（プリコンタクトホール１３の口径）より小さい口径のコンタクトホール１４を形成した場合には、埋め戻し絶縁膜１５が形成されている深さ位置においては、コンタクトホール１４の内側側壁が全て埋め戻し絶縁膜１５で構成されることとなる。

この場合、コンタクトホール１４の口径（幅）をｗ_１とし、プリコンタクトホール１３とコンタクトホール１４とのアライメント精度をａとし、コンタクトホール１４の口径のバラツキ程度をｄ_１とし、プリコンタクトホール１３の口径のバラツキ程度をｄ_２とすると、プリコンタクトホール１３の口径（幅）ｗ_２は以下の数１で表される程度の大きさが必要となる。尚、数１中のｍはコンタクトホール１４とプリコンタクトホール１３との間で必要な最小寸法であり、コンタクトホール１４を形成後に当該コンタクトホール１４の外周部に形成されている埋め戻し絶縁膜１５の側部膜厚の最小値に相当する。この値は、導電性異物２１とコンタクトホール１４（その後の工程で充填されるコンタクトプラグ１５）との間に埋め戻し絶縁膜１５が形成されるために必要な最低限の寸法値であれば良く、例えば０．０２μｍ程度とすることができる。

例えば、実測値としてコンタクトホール１４の口径を０．３μｍ、アライメント精度、コンタクトホール１４の口径のバラツキ程度、プリコンタクトホール１３の口径のバラツキ程度をそれぞれ０．０３μｍとすると、前記プリコンタクトホール１３の口径は０．４２7μｍ程度となる。更にこのとき、コンタクトホール１４の外周部に形成されている埋め戻し絶縁膜１５の側部膜厚は０．１１〜０．１３μｍ程度となる。

ステップ＃６に係るコンタクトホール１４の形成後、図４（ｂ）に示すように当該コンタクトホール１４を導電性のコンタクト材料膜で充填することでコンタクトプラグ１１を形成する（ステップ＃７）。尚、このコンタクト材料膜としては、例えばＴｉ／ＴｉＮ／Ｗの多層構造を有する導電性材料を利用することができる。その後、当該コンタクト１１及び層間絶縁膜９の上部領域に例えばＡｌ等の金属導電膜を堆積させることで配線１２を形成し（ステップ＃８）、図１に示される本発明装置１（１ａ）が形成される。

本発明方法によれば、ゲート電極（３、５）に接触して導電性異物２１が存在する場合においても、この導電性異物２１の一部をエッチング除去した後、このゲート電極３或いは５とコンタクトプラグ１１との間に埋め戻し絶縁膜１５が介在される構造が実現されるため、この埋め戻し絶縁膜２１の膜厚分だけゲート電極３或いは５とコンタクトプラグ１１との間の離間距離を確保することができ、両者間の短絡を防止することができる。

尚、上述の実施形態では、層間絶縁膜９及び埋め戻し絶縁膜１５の双方がシリコン酸化膜である場合を例に挙げて説明したが、シリコン酸化膜に限られずシリコン窒化膜とシリコン酸化膜の複層膜でも構わないし、その他の絶縁性材料であっても構わない。更に、この層間絶縁膜９と埋め戻し絶縁膜１５の両者の材料は必ずしも同一である必要はなく、異なる材料であっても構わない。

又、ステップ＃３の終了後ステップ＃４の開始前にＣＭＰ法による平坦化を行う場合と同様、ステップ＃５の終了後ステップ＃６の開始前においても、層間絶縁膜９及び埋め戻し絶縁膜１５の表面をＣＭＰ法によって平坦化することでフォーカスマージンを向上させることが好ましい。

本発明に係る半導体装置の概略断面構造図 本発明の製造方法によって半導体装置を製造する際の製造工程順に示した概略断面構造図（１） 本発明の製造方法によって半導体装置を製造する際の製造工程順に示した概略断面構造図（２） 本発明の製造方法によって半導体装置を製造する際の製造工程順に示した概略断面構造図（３） 本発明方法によって半導体装置を製造する際の製造工程を示すフローチャート 従来の製造方法に係る不揮発性半導体記憶装置の一部の平面構造を示す図 従来の製造方法に係る不揮発性半導体記憶装置の一部の断面構造を示す図 フラッシュメモリの回路ブロック図の一例 従来の製造方法に係る不揮発性半導体記憶装置の一部の断面構造を示す図（導電性異物が混在している場合）

符号の説明

１： 本発明に係る半導体装置
２： トンネル絶縁膜
３： フローティングゲート電極
４： ゲート間絶縁膜
５： コントロールゲート電極
６： 不純物拡散領域
７： サイドウォール絶縁膜
８： サイドウォール絶縁膜
９： 層間絶縁膜
１０： 半導体基板
１１： コンタクトプラグ
１２： 配線
１３： プリコンタクトホール
１４： コンタクトホール
１５： 埋め戻し絶縁膜
２１： 導電性異物
３０： 従来構成の不揮発性半導体記憶装置
３１： 従来の製造方法によって形成されたコンタクトプラグ
３２： サイドウォール絶縁膜
４０： メモリセル
４１： カラムデコーダ
４２： ロウデコーダ
４３： 消去回路
ＷＬ１〜ＷＬｍ： ワード線
ＢＬ１〜ＢＬｎ： ビット線
ＳＬ： ソース線
ＣＡ： コンタクトプラグと不純物拡散領域との接触部分
Ｒ： 短絡抵抗

Claims (8)

1. 半導体基板上にゲート電極と不純物拡散領域とが形成されており、前記ゲート電極及び前記不純物拡散領域を覆うように層間絶縁膜を有してなる半導体装置であって、
   前記ゲート電極と前記不純物拡散領域とは電気的に絶縁されており、
   前記不純物拡散領域と電気的に接続するコンタクトプラグが前記層間絶縁膜を貫通して形成され、
   前記コンタクトプラグの外周部の内、少なくとも前記ゲート電極と対向する領域の一部において前記層間絶縁膜とは別工程で形成された埋め戻し絶縁膜を有することを特徴とする半導体装置。
2. ソース拡散領域或いはドレイン拡散領域となる前記不純物拡散領域が前記半導体基板上に複数離隔形成されており、
   ２つの前記不純物拡散領域に挟まれた領域を少なくとも含む前記半導体基板上の領域上にトンネル絶縁膜、フローティングゲート電極、ゲート間絶縁膜、及びコントロールゲート電極が下からこの順に積層形成されていることを特徴とする請求項１に記載の半導体装置。
3. 請求項１に記載の半導体装置の製造方法であって、
   前記ゲート電極及び前記不純物拡散領域が形成された前記半導体基板に前記層間絶縁膜を堆積する第１工程と、
   前記不純物拡散領域の上部領域に、前記不純物拡散領域の上面が露出しない程度に前記層間絶縁膜を開口するプリコンタクトホールを形成する第２工程と、
   前記プリコンタクトホール内に前記埋め戻し絶縁膜を充填する第３工程と、
   前記不純物拡散領域の上部領域に、前記埋め戻し絶縁膜及び当該埋め戻し絶縁膜の下部領域に形成されている前記層間絶縁膜を貫通して前記不純物拡散領域の上面を露出させるコンタクトホールを、少なくとも前記ゲート電極と対向する領域の一部の内壁には前記埋め戻し絶縁膜が残存するように形成する第４工程と、
   前記コンタクトホール内に導電性のコンタクト材料膜を充填して前記コンタクトプラグを形成する第５工程と、を有することを特徴とする半導体装置の製造方法。
4. 前記第２工程が、
   前記層間絶縁膜を構成する絶縁性材料、並びに前記ゲート電極及び前記半導体基板を構成する材料の内の導電性材料の双方に対するエッチング選択比の低い条件で反応性ドライエッチングを行うことで前記プリコンタクトホールを形成する工程であることを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記第１工程の前に、
   前記半導体基板上にトンネル絶縁膜、フローティングゲート電極膜、ゲート間絶縁膜、及びコントロールゲート電極膜を下から順番に堆積し、所定のマスクパターンによってエッチングを施すことでフローティングゲート電極とコントロールゲート電極からなる前記ゲート電極を形成し、当該エッチングによって露出された前記半導体基板に対して不純物を注入することで前記不純物拡散領域となるソース拡散領域及びドレイン拡散領域を形成する工程を有することを特徴とする請求項３又は請求項４に記載の半導体装置の製造方法。
6. 前記第１工程の後であって前記第２工程の開始前に、前記層間絶縁膜の表面に対して化学的研磨処理を行う工程を有することを特徴とする請求項３〜請求項５の何れか１項に記載の半導体装置の製造方法。
7. 前記第３工程の後であって前記第４工程の開始前に、前記層間絶縁膜及び前記埋め戻し絶縁膜の表面に対して化学的研磨処理を行う工程を有することを特徴とする請求項３〜請求項６の何れか１項に記載の半導体装置の製造方法。
8. 前記第２工程が、
   少なくとも前記ゲート電極の最上面位置より深く前記層間絶縁膜を開口して前記プリコンタクトホールを形成することを特徴とする請求項３〜請求項７の何れか１項に記載の半導体装置の製造方法。