JP2013191807A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法 Download PDF

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Abstract

【課題】浮遊ゲート電極の形成層を利用した抵抗素子で、コンタクトを形成する場合における非線形成分や外乱成分を抑制する。
【解決手段】実施形態によれば、半導体基板に絶縁膜が埋め込み形成された素子分離領域により分離形成された第１半導体領域と、半導体基板に絶縁膜が埋め込み形成された素子分離領域により分離形成された第２半導体領域と、前記第１半導体領域の上面に第１ゲート絶縁膜、第１導電膜、第２ゲート絶縁膜、第２導電膜を積層したメモリゲート電極を備えたメモリセルトランジスタと、前記第２半導体領域の上面に前記第１ゲート絶縁膜、前記第１導電膜を積層した抵抗素子と、前記抵抗素子の前記第１導電膜に接触する一対のコンタクトプラグとを備えたことを特徴とする。
【選択図】図３

Description

本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
不揮発性半導体記憶装置として例えばＮＡＮＤ型フラッシュメモリがある。ＮＡＮＤ型フラッシュメモリ装置のメモリセルトランジスタは、半導体基板上に電荷蓄積層である浮遊ゲート電極と絶縁膜とコントロールゲート電極が積層形成されたスタックゲート構造を有している。ＮＡＮＤセルユニットは、複数個のメモリセルトランジスタを、隣接するもの同士でソース若しくはドレインを共有するような形で列方向に直列接続させる。その直列接続された複数個のメモリセルトランジスタの両端に選択ゲートトランジスタを配置している。
メモリセルアレイは、ＮＡＮＤセルユニットをマトリクス状に配置したものである。また、行方向に並ぶＮＡＮＤセルユニットをＮＡＮＤセルブロックと呼んでいる。そして、同一行に並ぶ選択ゲートトランジスタのゲートは、同一の選択ゲート線に接続され、同一行に並ぶメモリトランジスタの制御ゲートは、同一の制御ゲート線に接続される。
このようなセルアレイを機能させるために、周辺部分にタイマーやスイッチなどの論理回路や電圧を供給するための昇圧回路を設けている。その構成要素のひとつとして抵抗素子がある。抵抗素子は半導体基板の拡散層を抵抗として用いることができる。しかし、少ない面積で抵抗素子を形成する場合に不純物の濃度を下げて抵抗率を高める。
この場合、実際に不純物をイオン注入した後に行う熱処理工程や、あるいは基板表面が加工時にさらされることで外乱を受けるなどして、狙いの抵抗値がずれたり、ばらついたりすることが問題となる。特に不純物を打ち込むのは半導体基板の活性領域やゲート電極の構造を形成する前のことが多いので、より外乱を受け易くなる。
この点、ＮＡＮＤ型フラッシュメモリ装置では前述のようにスタックゲート構造を採用している。前述の浮遊ゲート電極として用いる多結晶シリコンは比較的高抵抗であるので、この部分を抵抗素子として用いることが有効である。この場合、浮遊ゲート電極を抵抗素子として利用するために、コントロールゲート電極に接続するコンタクトを形成し、絶縁膜に開口を形成して浮遊ゲート電極の多結晶シリコン膜に接続する構成とすれば良い。
しかしながらこのような構成を採用する場合においても、コンタクトからコントロールゲート電極を介して浮遊ゲート電極に至る部分の間には、コンタクトとコントロールゲート電極との間の界面部分の接触抵抗や、コントロールゲート電極と浮遊ゲート電極間の接触抵抗などによる抵抗成分が加算されるので、抵抗素子の抵抗値が浮遊ゲート電極の抵抗値のばらつきや非線形性に影響を与える可能性があり、安定した抵抗素子を形成することが難しかった。
米国特許第５８５２３１１号明細書 米国特許第６２６５７３９号明細書
そこで、浮遊ゲート電極の形成層を抵抗素子として利用し、且つコンタクトを形成する場合における非線形成分や外乱成分を抑制することができる抵抗素子を備えた不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
本実施形態の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に絶縁膜が埋め込み形成された素子分離領域により分離形成された第１半導体領域と、前記半導体基板に絶縁膜が埋め込み形成された素子分離領域により分離形成された第２半導体領域と、前記第１半導体領域の上面に第１ゲート絶縁膜、第１導電膜、第２ゲート絶縁膜、第２導電膜を積層したメモリゲート電極を備えたメモリセルトランジスタと、前記第２半導体領域の上面に前記第１ゲート絶縁膜、前記第１導電膜を積層した抵抗素子と、前記抵抗素子表面の前記第１導電膜に接触する一対のコンタクトプラグとを備えたことを特徴とする。
本実施形態の不揮発性半導体記憶装置の製造方法は、半導体基板上に第１ゲート絶縁膜、第１導電膜、第１絶縁膜を形成し、前記第１絶縁膜をマスクとして前記第１導電膜、前記第１ゲート絶縁膜を除去し前記半導体基板に素子分離溝を形成し、前記素子分離溝内に素子分離絶縁膜を埋め込み、抵抗素子形成部の上面の前記第１絶縁膜を残し、メモリセルトランジスタ形成部の上面の前記第１絶縁膜を除去し、前記抵抗形成領域およびメモリセルトランジスタ形成領域の上面に第２ゲート絶縁膜、第２導電膜を形成し、前記メモリセルトランジスタ形成領域および前記抵抗形成領域上の前記第２導電膜、前記メモリセルトランジスタの形成領域上の前記第２ゲート絶縁膜、前記メモリセルトランジスタの形成領域上の前記第１導電膜をエッチングしてメモリゲート電極および抵抗素子部を形成し、前記抵抗素子部上面の前記第２導電膜をエッチングしてコンタクト領域を形成し、前記メモリゲート電極および前記抵抗素子部を覆うように第２絶縁膜、第３絶縁膜を形成し、前記抵抗素子部の前記第３絶縁膜、第２絶縁膜および第１絶縁膜を貫通するコンタクトプラグを形成することを特徴とする。
第１実施形態におけるＮＡＮＤ型フラッシュメモリ装置のメモリセル領域および周辺回路領域の一部の電気的構成を概略的に示す図 （ａ）メモリセル領域、（ｂ）周辺回路トランジスタの模式的な平面図 （ｃ）配線パターンの形成前の抵抗素子、（ｄ）配線パターン形成後の抵抗素子を示す模式的な平面図 （ａ）図２Ｂ中Ａ−Ａ線に沿った部分の模式的な縦断面図、（ｂ）図２Ａ中Ｂ−Ｂ線に沿った部分の模式的な縦断面図、（ｃ）図２Ａ中Ｃ−Ｃ線に沿った部分の模式的な縦断面図、（ｄ）図２Ａ中Ｄ−Ｄ線に沿った部分の模式的な縦断面図 製造工程の一段階における（ａ）図２Ｂ中Ａ−Ａ線に沿った部分の模式的な縦断面図、（ｂ）図２Ａ中Ｂ−Ｂ線に沿った部分の模式的な縦断面図、（ｃ）図２Ａ中Ｃ−Ｃ線に沿った部分の模式的な縦断面図、（ｄ）図２Ａ中Ｄ−Ｄ線に沿った部分の模式的な縦断面図（その１） 製造工程の一段階における（ａ）図２Ｂ中Ａ−Ａ線に沿った部分の模式的な縦断面図、（ｂ）図２Ａ中Ｂ−Ｂ線に沿った部分の模式的な縦断面図、（ｃ）図２Ａ中Ｃ−Ｃ線に沿った部分の模式的な縦断面図、（ｄ）図２Ａ中Ｄ−Ｄ線に沿った部分の模式的な縦断面図（その２） 製造工程の一段階における（ａ）図２Ｂ中Ａ−Ａ線に沿った部分の模式的な縦断面図、（ｂ）図２Ａ中Ｂ−Ｂ線に沿った部分の模式的な縦断面図、（ｃ）図２Ａ中Ｃ−Ｃ線に沿った部分の模式的な縦断面図、（ｄ）図２Ａ中Ｄ−Ｄ線に沿った部分の模式的な縦断面図（その３） 製造工程の一段階における（ａ）図２Ｂ中Ａ−Ａ線に沿った部分の模式的な縦断面図、（ｂ）図２Ａ中Ｂ−Ｂ線に沿った部分の模式的な縦断面図、（ｃ）図２Ａ中Ｃ−Ｃ線に沿った部分の模式的な縦断面図、（ｄ）図２Ａ中Ｄ−Ｄ線に沿った部分の模式的な縦断面図（その４） 製造工程の一段階における（ａ）図２Ｂ中Ａ−Ａ線に沿った部分の模式的な縦断面図、（ｂ）図２Ａ中Ｂ−Ｂ線に沿った部分の模式的な縦断面図、（ｃ）図２Ａ中Ｃ−Ｃ線に沿った部分の模式的な縦断面図、（ｄ）図２Ａ中Ｄ−Ｄ線に沿った部分の模式的な縦断面図（その５） 製造工程の一段階における（ａ）図２Ｂ中Ａ−Ａ線に沿った部分の模式的な縦断面図、（ｂ）図２Ａ中Ｂ−Ｂ線に沿った部分の模式的な縦断面図、（ｃ）図２Ａ中Ｃ−Ｃ線に沿った部分の模式的な縦断面図、（ｄ）図２Ａ中Ｄ−Ｄ線に沿った部分の模式的な縦断面図（その６） 製造工程の一段階における（ａ）図２Ｂ中Ａ−Ａ線に沿った部分の模式的な縦断面図、（ｂ）図２Ａ中Ｂ−Ｂ線に沿った部分の模式的な縦断面図、（ｃ）図２Ａ中Ｃ−Ｃ線に沿った部分の模式的な縦断面図、（ｄ）図２Ａ中Ｄ−Ｄ線に沿った部分の模式的な縦断面図（その７） 製造工程の一段階における（ａ）図２Ｂ中Ａ−Ａ線に沿った部分の模式的な縦断面図、（ｂ）図２Ａ中Ｂ−Ｂ線に沿った部分の模式的な縦断面図、（ｃ）図２Ａ中Ｃ−Ｃ線に沿った部分の模式的な縦断面図、（ｄ）図２Ａ中Ｄ−Ｄ線に沿った部分の模式的な縦断面図（その８） 製造工程の一段階における（ａ）図２Ｂ中Ａ−Ａ線に沿った部分の模式的な縦断面図、（ｂ）図２Ａ中Ｂ−Ｂ線に沿った部分の模式的な縦断面図、（ｃ）図２Ａ中Ｃ−Ｃ線に沿った部分の模式的な縦断面図、（ｄ）図２Ａ中Ｄ−Ｄ線に沿った部分の模式的な縦断面図（その９） 第２実施形態における（ａ）図２Ｂ中Ａ−Ａ線に沿った部分の模式的な縦断面図、（ｂ）図２Ａ中Ｂ−Ｂ線に沿った部分の模式的な縦断面図、（ｃ）図２Ａ中Ｃ−Ｃ線に沿った部分の模式的な縦断面図、（ｄ）図２Ａ中Ｄ−Ｄ線に沿った部分の模式的な縦断面図 製造工程の一段階における（ａ）図２Ｂ中Ａ−Ａ線に沿った部分の模式的な縦断面図、（ｂ）図２Ａ中Ｂ−Ｂ線に沿った部分の模式的な縦断面図、（ｃ）図２Ａ中Ｃ−Ｃ線に沿った部分の模式的な縦断面図、（ｄ）図２Ａ中Ｄ−Ｄ線に沿った部分の模式的な縦断面図
（第１実施形態）
以下、第１実施形態について、ＮＡＮＤ型のフラッシュメモリ装置に適用したものを図１ないし図１２を参照して説明する。尚、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。
図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成をブロック図によって概略的に示している。この図１に示すように、ＮＡＮＤ型フラッシュメモリ装置１は、多数のメモリセルをマトリクス状に配設したメモリセルアレイＡｒ、メモリセルアレイＡｒの各メモリセルの読出／書込／消去を行う周辺回路ＰＣを有すると共に、図示しない入出力インタフェース回路などを備えている。尚、メモリセルアレイＡｒは第１半導体領域内に形成され、周辺回路ＰＣは第２半導体領域内に形成される。
メモリセル領域Ｍ内のメモリセルアレイＡｒには、セルユニットＵＣが複数配設されている。セルユニットＵＣは、ビット線ＢＬ０…ＢＬｎ−１側にそれぞれ接続された選択ゲートトランジスタＳＴＤと、ソース線ＳＬ側に接続された選択ゲートトランジスタＳＴＳと、これら２個の選択ゲートトランジスタＳＴＤ−ＳＴＳ間に２のｋ乗個（例えば３２（＝ｍ）個）のメモリセルトランジスタＭＴ０…ＭＴｍ−１が直列接続されたものである。
１つのブロックは、セルユニットＵＣを行方向（図１中左右方向）にｎ列並列に配列したものである。メモリセルアレイＡｒは、ブロックを列方向（図１中上下方向）に複数配列したものである。尚、説明を簡略化するため図１には１つのブロックを示している。
周辺回路領域はメモリセル領域の周辺に設けられており、周辺回路ＰＣはメモリセルアレイＡｒの周辺に配置されている。この周辺回路ＰＣは、アドレスデコーダＡＤＣ、センスアンプＳＡ、チャージポンプ回路を有する昇圧回路ＢＳ、転送トランジスタ部ＷＴＢなどを具備している。アドレスデコーダＡＤＣは、昇圧回路ＢＳを介して転送トランジスタ部ＷＴＢに電気的に接続されている。周辺回路ＰＣには、図示はしていないが回路素子として抵抗素子Ｒが含まれている。
アドレスデコーダＡＤＣは、外部からアドレス信号が与えられることに応じて１つのブロックＢを選択する。昇圧回路ＢＳは、アドレスデコーダＡＤＣの外部から駆動電圧ＶＲＤＥＣが供給されるようになっており、ブロックＢの選択信号が与えられると駆動電圧ＶＲＤＥＣを昇圧して転送ゲート線ＴＧを介して各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ０〜ＷＴｍ−１に所定電圧を供給する。
転送トランジスタ部ＷＴＢは、選択ゲートトランジスタＳＴＤに対応して設けられた転送ゲートトランジスタＷＴＧＤ、選択ゲートトランジスタＳＴＳに対応して設けられた転送ゲートトランジスタＷＴＧＳ、各メモリセルトランジスタＭＴ０〜ＭＴｍ−１に対応してそれぞれ設けられたワード線転送ゲートトランジスタＷＴ０〜ＷＴｍ−１などを備えている。転送トランジスタ部ＷＴＢは、各ブロックＢに設けられる。
転送ゲートトランジスタＷＴＧＤは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ２に接続されており、他方が選択ゲート線ＳＧＬＤに接続されている。転送ゲートトランジスタＷＴＧＳは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ１に接続されており、他方が選択ゲート線ＳＧＬＳに接続されている。また、転送ゲートトランジスタＷＴ０〜ＷＴｍ−１は、ドレイン／ソースのうち一方がワード線駆動信号線ＷＤＬ０〜ＷＤＬｍ−１にそれぞれ接続されており、他方がメモリセルアレイＡｒ（メモリセル領域Ｍ）内に設けられるワード線ＷＬ０〜ＷＬｍ−１にそれぞれ接続されている。
行方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＤは、そのゲート電極ＳＧが選択ゲート線ＳＧＬＤによって電気的に接続されている。同じく行方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＳは、そのゲート電極ＳＧが選択ゲート線ＳＧＬＳによって電気的に接続されている。選択ゲートトランジスタＳＴＳのソースは、ソース線ＳＬに共通接続されている。なお、選択ゲートトランジスタＳＴＤおよびＳＴＳを図２Ａ以降の説明では選択ゲートトランジスタＴｒｓと称する。
行方向に配列された複数のセルユニットＵＣのメモリセルトランジスタＭＴ０〜ＭＴｍ−１は、それぞれ、そのゲート電極ＭＧがワード線ＷＬ０〜ＷＬｍ−１によって電気的に接続されている。メモリセルトランジスタＭＴ０〜ＭＴｍ−１は、図２Ａ以降の説明ではメモリセルトランジスタＴｒｍと称する。
各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ０〜ＷＴｍ−１は、ゲート電極が転送ゲート線ＴＧによって互いに共通接続されており、昇圧回路ＢＳの昇圧電圧供給端子に接続されている。センスアンプＳＡは、ビット線ＢＬ０〜ＢＬｎ−１に接続されており、データの読出時に当該データを一時的に保存するラッチ回路を接続している。なお、周辺回路領域に形成される各種のトランジスタをＴｒＰと称し、図２Ａ以降では、通常の耐圧のトランジスタを代表として示す。
図２Ａ（ａ）は、メモリセル領域の一部のレイアウトパターンを平面図に示している。この図２Ａ（ａ）に示すように、半導体基板としてのｐ型のシリコン基板２のメモリセル領域（第１半導体領域）には、トレンチ内に絶縁膜を埋め込むＳＴＩ（shallow trench isolation）構造の素子分離領域Ｓｂが図２Ａ（ａ）中Ｙ方向に沿って延伸して形成される。この素子分離領域Ｓｂは、図２Ａ（ａ）中、Ｘ方向に所定間隔で複数形成される。これにより、素子領域Ｓａが図２Ａ（ａ）中のＹ方向に沿って延伸形成されることになり、シリコン基板２の表層部に複数の素子領域ＳａがＸ方向に分離して形成される。
ワード線ＷＬは、素子領域Ｓａと直交して交差する方向（図２Ａ（ａ）中Ｘ方向）に沿って延伸形成される。ワード線ＷＬは、図２Ａ（ａ）中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと交差する素子領域Ｓａ上方には、メモリセルトランジスタＴｒｍのゲート電極ＭＧが形成される。
Ｙ方向に隣接した複数のメモリセルトランジスタＴｒｍはＮＡＮＤ列（メモリセルストリング）の一部となる。選択ゲートトランジスタＴｒｓは、ＮＡＮＤ列の両端部メモリセルトランジスタＴｒｍのＹ方向両外側に隣接してそれぞれ設けられる。選択ゲートトランジスタＴｒｓはＸ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓのゲート電極ＳＧは選択ゲート線ＳＧＬ１を通じて電気的に接続される。なお選択ゲート線ＳＧＬと交差する素子領域Ｓａ上に、選択ゲートトランジスタＴｒｓのゲート電極ＳＧが形成される。ビット線コンタクトＣＢは、隣接するゲート電極ＳＧ−ＳＧ間の素子領域Ｓａ上に形成される。
図２Ａ（ｂ）は周辺回路領域（第２半導体領域）のトランジスタＴｒＰのレイアウトを示し、シリコン基板２には、矩形状の活性領域Ｓａａを残すように素子分離領域Ｓｂｂが形成される。周辺回路領域に形成されるトランジスタＴｒＰは、この矩形状の活性領域Ｓａａに設けられる。活性領域Ｓａａには、これを横切るように孤立したゲート電極ＰＧが形成され、その両側に不純物を拡散して形成したソース／ドレイン領域が設けられる。
図２Ｂ（ｃ）は、周辺回路領域に形成される抵抗素子Ｒの平面図で、例えば５個の抵抗素子Ｒを並べて配置した状態を示している。上記したトランジスタＴｒＰと同様に、抵抗素子Ｒは素子分離領域Ｓｂｂにより分離された矩形状の活性領域Ｓａａに形成される。この活性領域Ｓａａ上には、抵抗素子Ｒの抵抗体となる導体層が形成されている。活性領域Ｓａａの導体層のその両端部には一対の抵抗素子用のコンタクトＣＲが形成されている。コンタクトＣＲを除いた部分の導体層の上面には、メモリセルトランジスタのゲート構造を形成する際のゲート構成がダミーゲートＤＧとして形成されている。一対のコンタクトＣＲ間の導体層が抵抗素子Ｒとして機能する。
図２Ｂ（ｄ）は、上記した（ｃ）の構成の上面に層間絶縁膜を介して形成された配線パターンＭａ〜Ｍｆを示している。５個の抵抗素子Ｒを配線パターンＭａ〜Ｍｆにより直列に接続している。なお、抵抗素子Ｒの形成個数や接続方法については図示のものに限らず、適宜の個数で設定する抵抗値となるように接続することができる。
図３（ａ）〜（ｄ）はそれぞれメモリセル領域および周辺回路領域内の素子構成の断面構造を模式的に示している。図３（ａ）は、図２Ｂ（ｃ）のＡ−Ａ線に沿う部分の抵抗素子Ｒの縦断面図である。図３（ｂ）は、図２Ａ（ｂ）のＢ−Ｂ線に沿う部分の周辺回路のトランジスタＴｒＰの縦断面図である。図３（ｃ）は、図２Ａ（ａ）のＣ−Ｃ線に沿う部分のメモリセルトランジスタＴｒｍおよび選択ゲートトランジスタＴｒｓおよびそれら選択ゲートトランジスタＴｒｓ−Ｔｒｓ間のビット線コンタクトＣＢの形成領域のＹ方向の縦断面図である。図３（ｄ）は図２Ａ（ａ）のＤ−Ｄ線に沿う部分のメモリセルトランジスタＴｒｍのワード線ＷＬ形成方向であるＸ方向の縦断面図である。
抵抗素子Ｒを示す図３（ａ）において、シリコン基板２は、素子形成領域Ｓａａに相当し、周囲が素子分離領域Ｓｂｂにより絶縁分離される。このシリコン基板２の上面に第１ゲート絶縁膜３が形成される。第１ゲート絶縁膜３は、例えばシリコン酸化膜として形成される。第１ゲート絶縁膜３の上面に抵抗素子Ｒの抵抗体として用いる第１導電膜としての多結晶シリコン膜４が形成される。
第１絶縁膜５は、シリコン窒化膜を用いており、多結晶シリコン膜４の上面に形成される。第１絶縁膜５は、素子分離溝を形成する際のハードマスクとして用いるものである。第２ゲート絶縁膜６は、第１絶縁膜５の上面のコンタクト領域を除いた部分に形成され、その上に第２導電膜としての多結晶シリコン膜７、８が形成され、さらにシリコン窒化膜９が積層される。第２ゲート絶縁膜６，多結晶シリコン膜７、８およびシリコン窒化膜９の部分はダミーゲート部ＤＧとなる。
スペーサ１０は、ダミーゲート部ＤＧの側壁にシリコン酸化膜を用いて形成される。第２絶縁膜１１は、ダミーゲート部ＤＧの上面、スペーサ１０の側面およびダミーゲート部ＤＧ間に露出している第１絶縁膜５の表面を覆うようにライナー膜として形成したシリコン酸化膜である。第３絶縁膜１２は、第２絶縁膜１１の上面を覆うようにライナー膜として形成されたシリコン窒化膜である。
層間絶縁膜１３は、シリコン酸化膜を用いたもので、ダミーゲート部ＤＧ間の凹部を埋めると共に、ダミーゲートＤＧを覆うように第３絶縁膜１２の上面に形成される。ダミーゲート部ＤＧを挟んだ両側の部分に、層間絶縁膜１３、第３絶縁膜１２，第２絶縁膜１１および第１絶縁膜５を上面から貫通して多結晶シリコン膜４の表層部分まで達するコンタクトプラグ１４ａ、１４ｂがコンタクトＣＲとして形成される。ダミーゲート部ＤＧを挟んだ両側のコンタクトプラグ１４ａ、１４ｂがオーミックコンタクトを取った状態で多結晶シリコン膜４と接触している。こうして、多結晶シリコン膜４を抵抗体とする抵抗素子Ｒが形成される。
次に、図３（ｃ）、（ｄ）を参照してメモリセル領域のメモリセルトランジスタＴｒｍおよび選択ゲートトランジスタＴｒｓの構成について説明する。シリコン基板２の上面に第１ゲート絶縁膜３が形成され、その上面にメモリセルトランジスタＴｒｍのゲート電極ＭＧおよび選択ゲートトランジスタＴｒｓのゲート電極ＳＧが形成される。メモリセルトランジスタＴｒｍは、ゲート電極ＭＧとその両側のシリコン基板２に形成されたソース／ドレイン領域２ａとを含む構成である。メモリセルトランジスタＴｒｍはＹ方向に複数隣接して形成される。これらメモリセルトランジスタＴｒｍの端部のものに隣接して一対の選択ゲートトランジスタＴｒｓが形成される。
メモリセルトランジスタＴｒｍのゲート電極ＭＧは、第１ゲート絶縁膜３上に、浮遊ゲート電極となる多結晶シリコン膜４、第２ゲート絶縁膜６、コントロールゲート電極となる多結晶シリコン膜７、８およびシリコン窒化膜９を有する。第２ゲート絶縁膜６は、例えばＯＮＯ（oxide-nitride-oxide）膜やＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜あるいは高誘電率を有する絶縁膜などが用いられる。
ゲート電極ＭＧ−ＭＧ間、ゲート電極ＳＧ−ＭＧ間に位置するシリコン基板２の表層にはソース／ドレイン領域２ａが設けられ、ゲート電極ＳＧ−ＳＧ間に位置するシリコン基板２の表層にはドレイン領域に対応するＬＤＤ（lightly doped drain）領域２ｂが設けられる。ソース／ドレイン領域２ａおよびＬＤＤ領域２ｂは、シリコン基板２の表層に不純物を導入して形成することができる。また、ゲート電極ＳＧ−ＳＧ間に位置するシリコン基板２の表層には高濃度で不純物を導入したドレイン領域２ｃが形成され、これによりＬＤＤ構造が形成される。
選択ゲートトランジスタＴｒｓのゲート電極ＳＧは、メモリセルトランジスタＴｒｍのゲート電極ＭＧとほぼ同様の構造であり第１ゲート絶縁膜３上に、多結晶シリコン膜４、第２ゲート絶縁膜６、多結晶シリコン膜７、８、シリコン窒化膜９が積層される。ゲート電極ＳＧにおいては、第２ゲート絶縁膜６の中央部は開口６ａが設けられ、多結晶シリコン膜４と７、８とが接触して電気的に導通される。
スペーサ１０は、ゲート電極ＳＧ−ＳＧ間の対向する面にはシリコン酸化膜を用いて形成される。ゲート電極ＳＧ−ＳＧ間のスペーサ１０の内側の領域では第１ゲート絶縁膜３が露出される。また、ゲート間絶縁膜１０ａは、ゲート電極ＭＧ−ＭＧ間およびゲート電極ＭＧ−ＳＧ間に設けられ、スペーサ１０と同じシリコン酸化膜がシリコン窒化膜９の上面の高さまで埋め込まれる。
第２絶縁膜１１は、ゲート電極ＭＧ、ＳＧの上面、ゲート間絶縁膜１０ａの上面、スペーサ１０の側面およびゲート電極ＳＧ−ＳＧ間の第１ゲート絶縁膜３の上面を覆うようにライナー膜として形成され、その上面に第３絶縁膜１２が第２絶縁膜１１を覆うように形成される。層間絶縁膜１３は、ゲート電極ＳＧ−ＳＧ間の凹部を埋めると共に、ゲート電極ＭＧ、ＳＧの上面を覆うように形成される。コンタクトプラグ１６は、ゲート電極ＳＧ−ＳＧ間の層間絶縁膜１３を上部から下部に貫通し、さらに第３絶縁膜１２、第２絶縁膜１１および第１ゲート絶縁膜３を貫通してシリコン基板２に接触するように形成される。
次に、図３（ｂ）を参照して周辺回路領域のトランジスタＴｒＰの構成について説明する。周辺回路領域のトランジスタＴｒＰについては、前述の選択ゲートトランジスタＴｒｓとほぼ同様の構成である。このトランジスタＴｒＰにおいても、シリコン基板２は周囲を素子分離領域Ｓｂｂにより包囲された素子形成領域Ｓａａとして設けられる。第１ゲート絶縁膜３はシリコン基板２の上面に形成される。第１ゲート絶縁膜３は、トランジスタＴｒＰの種類によって耐圧が異なるので、耐圧が高いものでは厚い膜厚で形成される。第１ゲート絶縁膜３上にゲート電極ＰＧが形成される。第１ゲート絶縁膜３上に、多結晶シリコン膜４、第２ゲート絶縁膜６、多結晶シリコン膜７、８、シリコン窒化膜９が積層される。ゲート電極ＰＧにおいては、第２ゲート絶縁膜６の中央部は開口６ａが設けられ、多結晶シリコン膜４と７、８とが接触して電気的に導通した状態とされる。
スペーサ１０は、ゲート電極ＰＧの両側壁に形成される。第２絶縁膜１１は、ゲート電極ＰＧの上面、側面のスペーサ１０の表面、ゲート電極ＰＧの両脇のシリコン基板２の表面の第１ゲート絶縁膜３を覆うようにライナー膜として形成され、第３絶縁膜１２は第２絶縁膜１１を覆うライナー膜として形成される。層間絶縁膜１３は、第３絶縁膜を覆うように形成される。コンタクトプラグ１７、１８は、ゲート電極ＰＧを挟んだ両側の部分に、層間絶縁膜１３、第３絶縁膜１２，第２絶縁膜１１および第１ゲート絶縁膜３を上面から貫通して多結晶シリコン膜４の表層部分まで達するように形成される。
上記構成によれば、ＮＡＮＤ型フラッシュメモリ装置１の構成を大幅に変更することなく、抵抗素子Ｒを設ける構成とすることができる。そして、コンタクトプラグ１４ａ、１４ｂを抵抗体となる多結晶シリコン膜４に直接接触させるので、多結晶シリコン膜４による安定した高抵抗値を確保できる。且つコンタクトプラグ１４ａ、１４ｂを多結晶シリコン膜４に直接接触させるので、その間に介在する抵抗値の変動要素を低減して抵抗値のばらつきの少ない安定した抵抗素子Ｒとすることができ、設計のマージンを高めることができる。
次に、上記構成の製造方法の一例について、図４〜図１２も参照して説明する。なお、本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、工程を削除することもできる。また、各工程は実用的に可能であれば、適宜入れ替えても良い。
まず、図４（ａ）〜（ｄ）において、シリコン基板２の上面に第１ゲート絶縁膜３として熱酸化法などを用いて所定膜厚のシリコン酸化膜を形成する。この後、第１ゲート絶縁膜３の上面に第１導電膜となる多結晶シリコン膜４を形成し、さらにシリコン窒化膜による第１絶縁膜５を所定膜厚で形成する。第１絶縁膜５は、この後の加工でハードマスクとして用いるものである。多結晶シリコン膜４には、例えば不純物として燐（Ｐ）がドープされた多結晶シリコンを用いることができる。ドープ量は例えば１×１０２０〜５×１０２０ａｔｏｍｓ／ｃｍ２で、その時のシート抵抗値は、例えば１５０〜３００Ω／ｃｍ２である。
次に、図５（ａ）〜（ｄ）において、フォトリソグラフィ技術を用いてシリコン基板２にフォトレジストによるパターニングを行う。第１絶縁膜５をＲＩＥ（reactive ion etching）法などの方法を用いて異方性エッチングをしてハードマスクを形成する。第１絶縁膜５によるハードマスク（シリコン窒化膜）を用いて多結晶シリコン膜４、第１ゲート絶縁膜３を異方性エッチングし、さらにシリコン基板２を所定深さまでエッチングして図５（ｄ）に示すように素子分離溝２ｄを形成する。これにより、シリコン基板２の表層部に素子分離溝２ｄにより分離された活性領域としての素子形成領域Ｓａが形成される。なお、この素子分離溝２ｄの形成では、同時に周辺回路領域の素子分離溝も形成され素子形成領域Ｓａａが形成される。
続いて、図６（ａ）〜（ｄ）において、図６（ｄ）に示すように、素子分離溝２ｄ内にシリコン酸化膜などの素子分離膜１５を埋め込む。この場合、例えば塗布型のシリコン酸化膜としてポリシラザン溶液などをＳＯＧ（spin on glass）法を用いて塗布する。この塗布後、熱処理をすることで溶剤を蒸発させてシリコン酸化膜を形成することができる。
次に、素子分離溝２ｄ内に素子分離膜１５を残すため、エッチバック処理あるいはＣＭＰ（chemical mechanical polishing）法などの技術を利用して素子分離溝２ｄを形成していない領域の表面に形成された素子分離膜１５を除去して平坦化する。この後、さらにエッチバック処理を行なって素子分離溝２ｄ内の素子分離膜１５の上面を下げ、上面が多結晶シリコン膜４の中間部位程度に位置するように加工する。
続いて、フォトリソグラフィ技術を用いて、フォトレジスト膜を塗布して抵抗素子Ｒの形成領域を覆うレジストパターンを形成する。レジストパターンをマスクとして第１絶縁膜５であるシリコン窒化膜をエッチングで剥離する。これにより、図６（ａ）に示すように、抵抗素子Ｒの形成領域の上面には第１絶縁膜５が残存し、図６（ｂ）〜（ｄ）に示すように、メモリセル領域および周辺回路領域のトランジスタＴｒＰの形成領域の第１絶縁膜５が剥離された状態となる。
次に、図７（ａ）〜（ｄ）において、上記加工をした後の表面全面に第２ゲート絶縁膜６を形成する。素子分離溝２ｄが形成された部分では、図７（ｄ）に示すように、多結晶シリコン膜４が凸状に突出し、それらの間に素子分離絶縁膜１５が形成されているので、その形状に沿うように第２ゲート絶縁膜６が形成される。第２ゲート絶縁膜６は、前述のようにＯＮＯ膜あるいはＮＯＮＯＮ膜などを用いる。続いて、第２ゲート絶縁膜６の上面に第２導電膜としての多結晶シリコン膜７を形成する。多結晶シリコン膜７を形成することで、素子分離溝２ｄが形成された領域においては、第２ゲート絶縁膜６が形成された上面の段差が平坦化された状態となる。
次に、図８（ａ）〜（ｄ）において、フォトリソグラフィ技術を用い、多結晶シリコン膜７、第２ゲート絶縁膜６および多結晶シリコン膜４の所定位置に開口６ａを形成する。これは、図８（ｂ）、（ｃ）に示すように、選択ゲートトランジスタＴｒｓのゲート電極ＳＧおよび周辺回路領域のトランジスタＴｒＰのゲート電極ＰＧにおいて、多結晶シリコン膜４と多結晶シリコン膜７とが導通状態となるようにするものである。開口６ａは、多結晶シリコン膜４を若干掘り下げる位置まで形成される。この後、開口６ａを埋めつつ多結晶シリコン膜７の上面に多結晶シリコン膜８を形成し、さらにシリコン窒化膜９を形成する。
次に、図９（ａ）〜（ｄ）において、最上面に形成されているシリコン窒化膜９をハードマスクとしてゲート加工を行う。フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングし、抵抗素子Ｒの形成領域を覆い、メモリセル領域ではラインアンドスペースのパターンでゲート電極のパターンを形成し、周辺回路領域ではゲート電極ＰＧのパターンを形成する。フォトレジストのパターンを利用してシリコン窒化膜９をエッチングしてハードマスクを形成する。このハードマスクを利用して多結晶シリコン膜８、７，第２ゲート絶縁膜６、多結晶シリコン膜４を順次エッチングして図９（ｂ）〜（ｄ）に示すように、ゲート電極ＭＧ、ＳＧ、ＰＧを形成する。
続いて、図１０（ａ）〜（ｄ）において、形成したゲート電極ＭＧ、ＳＧ、ＰＧのそれぞれの両脇のシリコン基板２にシリコン窒化膜９をマスクとしてイオン注入法によりｎ型の不純物（例えばリン）を導入し、熱処理を行うことで図１０（ｂ）、（ｃ）に示すようにソース／ドレイン領域２ａ、ＬＤＤ領域２ｂを形成する。
次に、抵抗素子Ｒの形成領域の表面にフォトリソグラフィ技術を用いてフォトレジスト膜のパターンを形成し、コンタクト形成部分に開口７ａを有する形状に加工する。このとき、他のメモリセル領域あるいは周辺回路領域はフォトレジスト膜で覆った状態とする。ＲＩＥ法を用いてシリコン窒化膜９をエッチングしてハードマスクを形成し、このハードマスクを利用して多結晶シリコン膜８および７を異方性エッチングして図１０（ａ）に示すように多結晶シリコン膜７、８部分に開口７ａを形成する。これにより、多結晶シリコン膜７、８が分離形成され、ダミーゲート部ＤＧが形成される。
次に、図１１（ａ）〜（ｄ）において、上記構成の全面にシリコン酸化膜を所定膜厚で形成し、ゲート電極ＭＧ−ＭＧ間およびゲート電極ＭＧ−ＳＧ間にシリコン酸化膜を埋め込み且つ覆うようにすると共に、ゲート電極ＳＧ−ＳＧ間の壁面あるいはゲート電極ＰＧの壁面に沿うようにシリコン酸化膜を形成する。この後、シリコン酸化膜をエッチバックすることで、ゲート電極ＭＧ−ＭＧ間およびゲート電極ＭＧ−ＳＧ間にゲート間絶縁膜１０ａを形成し、且つ、ゲート電極ＳＧ−ＳＧ間の側壁およびゲート電極ＰＧの側壁にスペーサ１０を形成する。シリコン酸化膜をエッチバックしてスペーサ１０を形成する際、図１１（ａ）に示すように、第２ゲート絶縁膜６もエッチングされる。この時、第１絶縁膜５をエッチングストッパとして用いることができる。
次に、スペーサ１０をマスクとして利用し、ゲート電極ＳＧ−ＳＧ間のシリコン基板２表層およびゲート電極ＰＧの両側のシリコン基板２の表層に、イオン注入法により高濃度の不純物（ｎ型の場合、例えばリンまたはヒ素）を導入する。続いて、図１０（ｂ）、（ｃ）に示すように、不純物の活性化をするための熱処理を施してコンタクト用のドレイン領域（ソース領域）２ｃを形成し、ＬＤＤ構造とする。
続いて、図１２（ａ）〜（ｄ）において、上記構成の上面すなわち、抵抗素子Ｒのダミーゲート部ＤＧの上面およびスペーサ１０の表面、露出している第１絶縁膜５の表面に、図１２（ａ）に示すように、シリコン酸化膜のライナー膜を所定膜厚で形成して第２絶縁膜１１として設け、続いて、第２絶縁膜１１の上面にシリコン窒化膜のライナー膜を所定膜厚で形成して第３絶縁膜１２として設ける。
同様に、各ゲート電極ＭＧ、ＳＧの上面のシリコン窒化膜９上面およびそれらの間に埋め込まれたゲート間絶縁膜１０ａの上面、ゲート電極ＳＧ−ＳＧ間のスペーサ１０の表面、第１ゲート絶縁膜３の上面にも、図１２（ｃ）に示すようにシリコン酸化膜を所定膜厚で形成して第２絶縁膜１１として設け、その上面にシリコン窒化膜を所定膜厚で形成して第３絶縁膜１２として設ける。
これにより、抵抗素子Ｒにおいては、ダミーゲート部ＤＧの両側に形成された凹部に沿うように第２絶縁膜１１および第３絶縁膜１２が形成される。また、ゲート電極ＳＧ−ＳＧ間においては、スペーサ膜１０の表面および第１ゲート絶縁膜３の表面に沿うように第２絶縁膜１１および第３絶縁膜１２が形成され、この部分に凹部が形成された状態となる。
次に、図３（ａ）〜（ｄ）において、上記したゲート電極ＳＧ−ＳＧ間の凹部や抵抗素子Ｒの凹部を埋め込むように流動性の高いシリコン酸化膜を層間絶縁膜１３として全面に形成する。この場合、凹部を埋め込む層間絶縁膜を先に形成し、ＣＭＰ法あるいはエッチバックなどの方法を用いて平坦化し、この後ゲート電極ＭＧ、ＳＧ、ＰＧの上部に絶縁膜を形成することで層間絶縁膜１３として形成することもできる。
続いて、フォトリソグラフィ技術を用いてコンタクトホールの加工を行う。この場合、抵抗素子Ｒのコンタクトプラグ１４ａ、１４ｂおよびビット線コンタクトのコンタクトプラグ１６あるいは周辺回路領域のトランジスタＴｒＰのコンタクトプラグ１７、１８は同じエッチング工程で形成することができる。
すなわち、フォトレジストを加工してコンタクトホールを形成するようにパターニングし、ＲＩＥ法を用いて層間絶縁膜１３を異方性エッチングする。このとき、シリコン酸化膜をエッチングする条件で行うことで、抵抗素子Ｒの形成領域およびメモリセル領域および周辺回路領域のトランジスタＴｒＰの部分のいずれにおいても、図３（ａ）〜（ｃ）に示すように、シリコン窒化膜の第３絶縁膜１２の上面でエッチングを停止させることができる。
この場合、抵抗素子Ｒの形成領域では、多結晶シリコン膜４の上部に第３絶縁膜１２が形成されているので、エッチング量としては少なく、選択エッチングの条件を用いることで深さが異なるエッチングを同時に行うことができるものである。また、このエッチングでは、第１絶縁膜５もエッチングストッパとして機能するので、他の部分より厚い第３絶縁膜１２をエッチングする間、エッチングを継続する場合でも、確実にストッパとして作用させることができる。
この後、コンタクトホール内にコンタクトプラグ１４ａ、１４ｂ、１６〜１８となるメタルを埋め込むように全面に形成し、ＣＭＰ法を用いて層間絶縁膜１３上の余分なメタルを除去して平坦化し、これによってコンタクトホール内部にメタルを残した状態としてコンタクトプラグ１４ａ、１４ｂ、１６〜１８を形成する。ここで、メタルとしては、例えばタングステンや多結晶シリコンを用いることができる。図示はしないが、この後、さらに上層の配線構造を形成してメモリのチップが形成される。
このような本実施形態によれば、ＮＡＮＤ型フラッシュメモリ装置１の製造工程を大幅に変更することなく、コンタクトプラグ１４ａ、１４ｂを多結晶シリコン膜４に直接接触する構成の抵抗素子Ｒを形成することができる。
また、素子分離溝２ｄを形成する際にハードマスクとして用いた第１絶縁膜５を抵抗素子Ｒの形成領域の多結晶シリコン膜４の上面に残す構成としたので、コンタクトプラグ１４ａ、１４ｂを形成する際のコンタクトホール形成のエッチングで、シリコン窒化膜である第３絶縁膜１２と第１絶縁膜５の２層のストッパとすることができるので、加工マージンを高めてより安定した工程とすることができる。
さらに、抵抗素子Ｒのコンタクトプラグ１４ａ、１４ｂを形成するために多結晶シリコン膜７、８をエッチングを行なって除去するが、このとき、第２ゲート絶縁膜６をストッパとしてエッチングすることができる。
そして、パターニングとしてダミーゲート部ＤＧを残すようにするので、パターニングに際して広い部分で段差が発生するのを極力抑制できる。
また、ＮＡＮＤ型フラッシュメモリ装置１としては、抵抗素子Ｒとして抵抗体となる多結晶シリコン膜４を用いることで安定した抵抗値を確保でき、さらに、この多結晶シリコン膜４にコンタクトプラグ１４ａ、１４ｂが直接接触する構成を採用することで、コントロールゲート電極となる多結晶シリコン膜７、８を介在させず、また、第２ゲート絶縁膜６も介在しない構成となり、界面抵抗などの影響による外乱を抑制した構成とすることができる。
（第２実施形態）
図１３および図１４は第２実施形態を示すもので、以下第１実施形態と異なる部分について説明する。
この実施形態では、図１３（ａ）の抵抗素子Ｒの多結晶シリコン膜４と第２ゲート絶縁膜６との間に第１絶縁膜５を残した構成としたように、メモリセルトランジスタＴｒｍのゲート電極ＭＧについて、図１３（ｃ）、（ｄ）に示すように、多結晶シリコン膜４と第２ゲート絶縁膜６との間に第１絶縁膜５を残した状態としている。
このような構成とすることで、メモリセルトランジスタＴｒｍのゲート電極ＭＧにおいて、浮遊ゲート電極とコントロールゲート電極との間で第２ゲート電極膜６だけでは両者の間に高電界がかかりやすい構成となって高電界リークが発生しやすくなるのを第１絶縁膜５として設けたシリコン窒化膜が電界を緩和させるので、高電界リークの発生を抑制できる。
上記構成は、図１４に示すように、第１実施形態では図４から図５に至る加工工程において、第１絶縁膜５を抵抗素子Ｒの部分に残し他の部分を除去する加工をしたのに対して、メモリセル領域の第１絶縁膜５も残すようにするため、フォトレジストによるパターンで周辺回路領域のトランジスタＴｒＰ部分だけを開口させるようにしている。この結果、図１４（ａ）、（ｃ）、（ｄ）では第１絶縁膜５が残り、図１４（ｂ）では第１絶縁膜５が除去される。
この後、第１実施形態と同様の加工工程を経ることで図１３（ａ）〜（ｄ）に示す構成を得ることができる。
このような第２実施形態によれば、上記したメモリセルトランジスタＴｒｍの高電界リークを抑制する効果が得られると共に、加工時においては、第１絶縁膜５であるシリコン窒化膜が残存する構成となることで、ゲート電極ＭＧを形成する際の加工マージンを高めることができる。
（他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。
第１絶縁膜５、第２絶縁膜１１、第３絶縁膜１２をそれぞれシリコン窒化膜、シリコン酸化膜、シリコン窒化膜とした例を示したが、これにかぎらず、適宜入れ替えたり異なる絶縁膜を設けたりするなどの変形が可能である。
周辺回路領域の素子として、抵抗素子以外に第１導電膜を利用した他の回路素子に適用しても良い。例えば、第１導電膜と半導体基板とを電極として第１ゲート絶縁膜を挟んだ構成の容量素子に適用することができる。
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置にも適用できる。また、メモリセルを１ビットとして構成したものでも複数ビットとして構成したものでも適用できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
図面中、１はＮＡＮＤ型フラッシュメモリ装置（不揮発性半導体記憶装置）、２はシリコン基板（半導体基板）、３は第１ゲート絶縁膜、４は多結晶シリコン膜（第１導電膜）、５は第１絶縁膜、６は第２ゲート絶縁膜、７、８は多結晶シリコン膜（第２導電膜）、９はシリコン窒化膜、１１は第２絶縁膜、１２は第３絶縁膜、１３は層間絶縁膜、１４ａ、１４ｂ、１６〜１８はコンタクトプラグ、１５は素子分離絶縁膜、Ｔｒｍはメモリセルトランジスタ、Ｔｒｓは選択ゲートトランジスタ、ＴｒＰは周辺回路領域のトランジスタ、ＭＧ、ＳＧ、ＰＧはゲート電極、ＤＧはダミーゲート部である。

Claims (6)

  1. 半導体基板と、
    前記半導体基板の表層に所定間隔で絶縁膜が埋め込み形成された素子分離領域により帯状に分離形成された第１半導体領域と、
    前記半導体基板に絶縁膜が埋め込み形成された素子分離領域により矩形状に分離形成された第２半導体領域と、
    前記第１半導体領域の上面に第１ゲート絶縁膜、第１導電膜、第１絶縁膜、第２ゲート絶縁膜、第２導電膜を積層したメモリゲート電極を備えたメモリセルトランジスタと、
    前記メモリセルトランジスタに隣接して配置され、前記第１半導体領域の上面に前記第１ゲート絶縁膜、前記第１導電膜、前記第１絶縁膜、前記第２ゲート絶縁膜、前記第２導電膜を積層した選択ゲート電極を備えた選択ゲートトランジスタと、
    前記第２半導体領域の上面に前記第１ゲート絶縁膜、前記第１導電膜、前記第１絶縁膜を積層した抵抗素子と、
    前記メモリゲート電極、前記選択ゲート電極および前記抵抗素子を覆うと共に前記選択ゲート電極間の前記第１ゲート絶縁膜表面を覆うように形成された第２絶縁膜および第３絶縁膜と、
    前記第３絶縁膜上に形成され前記選択ゲート電極間を埋めると共に前記抵抗素子の上面を覆う第４絶縁膜と、
    前記選択ゲート電極間の前記第４絶縁膜、前記第３絶縁膜、前記第２絶縁膜を貫通して前記第１半導体領域の表面に接触する第１コンタクトプラグと、
    前記抵抗素子表面の前記第４絶縁膜、前記第３絶縁膜、前記第２絶縁膜、前記第１絶縁膜を貫通して前記第１導電膜に接触する一対の第２コンタクトプラグと
    を備え、
    前記抵抗素子は、前記一対の第２コンタクトプラグの間に位置して、前記第１絶縁膜上に、前記第２ゲート絶縁膜および前記第２導電膜が積層されたことを特徴とする不揮発性半導体記憶装置。
  2. 半導体基板と、
    前記半導体基板に絶縁膜が埋め込み形成された素子分離領域により分離形成された第１半導体領域と、
    前記半導体基板に絶縁膜が埋め込み形成された素子分離領域により分離形成された第２半導体領域と、
    前記第１半導体領域の上面に第１ゲート絶縁膜、第１導電膜、第２ゲート絶縁膜、第２導電膜を積層したメモリゲート電極を備えたメモリセルトランジスタと、
    前記第２半導体領域の上面に前記第１ゲート絶縁膜、前記第１導電膜を積層した抵抗素子と、
    前記抵抗素子の前記第１導電膜に接触する一対のコンタクトプラグと
    を備えたことを特徴とする不揮発性半導体記憶装置。
  3. 請求項２に記載の不揮発性半導体記憶装置において、
    前記抵抗素子は、前記第１導電膜の前記第１ゲート絶縁膜とは反対側の面に第１絶縁膜をさらに有し、
    前記コンタクトプラグは、前記抵抗素子表面の前記第１絶縁膜を貫通して前記第１導電膜に接触することを特徴とする不揮発性半導体記憶装置。
  4. 請求項２または３に記載の不揮発性半導体記憶装置において、
    前記メモリゲート電極は、前記第１導電膜と前記第２ゲート絶縁膜の間に、前記第１絶縁膜が介在されたことを特徴とする不揮発性半導体記憶装置。
  5. 請求項２ないし４のいずれか１項に記載の不揮発性半導体記憶装置において、
    前記抵抗素子は、前記一対のコンタクトプラグの間に位置して、前記第１絶縁膜上に、前記第２ゲート絶縁膜および前記第２導電膜が積層されたことを特徴とする不揮発性半導体記憶装置。
  6. 半導体基板上に第１ゲート絶縁膜、第１導電膜、第１絶縁膜を形成し、
    前記第１絶縁膜をマスクとして前記第１導電膜、前記第１ゲート絶縁膜を除去し前記半導体基板に素子分離溝を形成し、
    前記素子分離溝内に素子分離絶縁膜を埋め込み、
    抵抗素子形成部の上面の前記第１絶縁膜を残し、メモリセルトランジスタ形成部の上面の前記第１絶縁膜を除去し、
    前記抵抗形成領域およびメモリセルトランジスタ形成領域の上面に第２ゲート絶縁膜、第２導電膜を形成し、
    前記メモリセルトランジスタ形成領域および前記抵抗形成領域上の前記第２導電膜、前記メモリセルトランジスタ形成領域上の前記第２ゲート絶縁膜、前記メモリセルトランジスタ形成領域上の前記第１導電膜をエッチングしてメモリゲート電極および抵抗素子部を形成し、
    前記抵抗素子部上面の前記第２導電膜をエッチングしてコンタクト領域を形成し、
    前記メモリゲート電極および前記抵抗素子部を覆うように第２絶縁膜、第３絶縁膜を形成し、
    前記抵抗素子部の前記第３絶縁膜、第２絶縁膜および第１絶縁膜を貫通するコンタクトプラグを形成することを特徴とする不揮発性半導体記憶装置の製造方法。
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