JP5418441B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

電源を切っても記憶を保持できるフラッシュメモリは、携帯電話のようなモバイル機器に使用されるほか、ロジック回路と混載してFPGA(Field Programmable Gate Array)にも使用されている。特に、後者のようにフラッシュメモリをロジック回路と混載する場合には、メモリセルとロジック回路のそれぞれの製造プロセスを互いにうまく利用しあい、製品として出荷するロジック混載メモリに不具合が発生しないようにする必要がある。

そのロジック混載メモリでは、製品の出荷前に、フラッシュメモリを構成するトンネル絶縁膜の耐圧をモニターする場合がある。但し、トンネル絶縁膜は、フローティングゲートの下に形成されているため、その上下から電圧を与えて耐圧をモニターするには、コントロールゲートを介さないでフローティングゲートに導電性プラグを直接コンタクトさせ、その導電性プラグと半導体基板との間に試験電圧を印加する必要がある。

そのため、上記のロジック混載メモリでは、フローティングゲートにコンタクトする導電性プラグの形成プロセスを、周辺ロジック回路の製造プロセスにいかにして組み入れるかが重要となる。

以下の特許文献１〜１０には、本発明に関連する様々なロジック混載メモリが開示されている。

特開平６−９７４５７号公報 特開２００３−１５８２４２号公報 特開平１１−２１９５９５号公報 特開２００４−５５７６３号公報 特開平１０−５６１６１号公報 特開平１１−３１７９９号公報 特開平１０−１８９９５４号公報 特開２００３−３７１６９号公報 特開２００３−１００８８７号公報 特開２００３−１２４３５６号公報

本発明の目的は、周辺回路領域に形成されるロジック回路等に不具合が発生するのを防ぐことができるフラッシュメモリセルを備えた半導体装置を提供することにある。

本発明の一観点によれば、半導体基板と、前記半導体基板の第１領域上に、第1絶縁膜と、前記第１絶縁膜上に形成された第1導電体と、前記第１導電体上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された第２導電体と、を有し、前記第２絶縁膜及び前記第２導電体の一部に前記第１導電体に達する開口を有する積層構造体と、前記積層構造体上に形成された第３絶縁膜と、前記第３絶縁膜に形成され、前記開口の内側で前記第２絶縁膜から離間して位置し、前記第１導電体に達するホールと、を有し、前記開口は、前記第２導電体に形成された第１開口部分と、前記第２絶縁膜に形成され平面視で前記第１開口部分と重なり前記第１開口部分より小さい第２開口部分とを有する半導体装置が提供される。

本発明によれば、不純物注入のスルー膜として使用した後に不要となった第２絶縁膜を第３領域において除去する工程が、コンタクト領域上の第２絶縁膜を除去する工程を兼ねので、余計なマスク工程を追加せずにコンタクト領域の上方の第２絶縁膜を選択的に除去できる。

更に、その第２絶縁膜を除去する工程では、第３領域のエッチング量が第２領域のエッチング量よりも大きくなるので、全体のエッチング量を第３領域のそれに合わせることで、第２領域における第２絶縁膜を完全に除去しつつ、第３領域における過剰なエッチングによって素子分離絶縁膜等が削れるのを防ぐことができる。

図１は、フラッシュメモリとロジック回路とを混載してなる仮想的な半導体装置（第１例）の製造途中の断面図（その１）である。 図２は、フラッシュメモリとロジック回路とを混載してなる仮想的な半導体装置（第１例）の製造途中の断面図（その２）である。 図３は、フラッシュメモリとロジック回路とを混載してなる仮想的な半導体装置（第１例）の製造途中の断面図（その３）である。 図４は、フラッシュメモリとロジック回路とを混載してなる仮想的な半導体装置（第１例）の製造途中の断面図（その４）である。 図５は、フラッシュメモリとロジック回路とを混載してなる仮想的な半導体装置（第２例）の製造途中の断面図（その１）である。 図６は、フラッシュメモリとロジック回路とを混載してなる仮想的な半導体装置（第２例）の製造途中の断面図（その２）である。 図７（ａ）、（ｂ）は、仮想的な半導体装置（第３例）の製造途中の断面図である 図８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。 図９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図１０は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。 図１１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。 図１２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。 図１３は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。 図１４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その７）である。 図１５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その８）である。 図１６は、本発明の第１実施形態に係る半導体装置の製造途中の平面図（その１）である。 図１７は、本発明の第１実施形態に係る半導体装置の製造途中の平面図（その２）である。 図１８は、本発明の第１実施形態に係る半導体装置の等価回路の一例を示す図である。 図１９は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２０は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２）である。 図２１は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その３）である。 図２２は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その４）である。 図２３は、本発明の第２実施形態に係る半導体装置の製造途中の平面図（その１）である。 図２４は、本発明の第２実施形態に係る半導体装置の製造途中の平面図（その２）である。 図２５は、本発明の第２実施形態に係る半導体装置の製造途中の平面図（その３）である。 図２６は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２７は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その２）である。 図２８は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その３）である。 図２９は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その４）である。 図３０は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その５）である。 図３１は、本発明の第３実施形態に係る半導体装置の製造途中の平面図である。 図３２は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その１）である。 図３３は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その２）である。 図３４は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その３）である。 図３５は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その４）である。 図３６は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その５）である。 図３７は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その６）である。 図３８は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その７）である。 図３９は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その１）である。 図４０は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その２）である。 図４１は、本発明の第５実施形態において、反射防止膜の厚さによってAs-イオンがどの程度ブロックされるのかを調査して得られたグラフである。 図４２は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その１）である。 図４３は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その２）である。 図４４は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その３）である。 図４５は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その４）である。 図４６は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その５）である。 図４７は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その６）である。 図４８は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その７）である。 図４９は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その８）である。 図５０は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その９）である。 図５１は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その１０）である。 図５２は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その１１）である。 図５３は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その１２）である。 図５４は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その１３）である。 図５５は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その１４）である。 図５６は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その１５）である。 図５７は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その１６）である。 図５８は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その１７）である。 図５９は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その１８）である。 図６０は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その１９）である。 図６１は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その２０）である。 図６２は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その２１）である。 図６３は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その２２）である。 図６４は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その２３）である。 図６５は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その２４）である。 図６６は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その２５）である。 図６７は、本発明の第６実施形態に係る半導体装置の製造途中の平面図（その１）である。 図６８は、本発明の第６実施形態に係る半導体装置の製造途中の平面図（その２）である。 図６９は、本発明の第６実施形態に係る半導体装置の製造途中の平面図（その３）である。

（１）予備的事項の説明
本発明の実施の形態の前に、予備的事項について説明する。

（i）第１例
図１〜図４は、フラッシュメモリとロジック回路とを混載してなる仮想的な半導体装置（第１例）の製造途中の断面図である。

最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。

まず、シリコン基板１にSTI(Shallow Trench Isolation)用の素子分離溝１ａを形成した後、その溝１ａ内に二酸化シリコン膜を素子分離絶縁膜２として埋め込む。次いで、シリコン基板１の表面を熱酸化して第１熱酸化膜３を形成した後、全面に第１ポリシリコン膜４を形成してそれをパターニングし、第１周辺回路領域Iとセル領域IIのみにポリシリコン膜４を残す。その後に、全面にONO膜５を形成する。

続いて、図１（ｂ）に示すように、第２周辺回路領域III上の第１熱酸化膜３とONO膜５とをエッチングして除去する。そして、第２周辺回路領域IIIのシリコン基板１の表面を熱酸化して第２熱酸化膜７を形成した後、全面に第２ポリシリコン膜６を形成する。

次に、図２（ａ）に示すように、第２ポリシリコン膜６の上に第１レジストパターン９を形成する。そして、その第１レジストパターン９をマスクにして、第１周辺回路領域Iとセル領域IIにおける各膜４〜６をエッチングする。これにより、セル領域IIには、ポリシリコンよりなるフローティングゲート４ｂとコントロールゲート６ｂが残されることになる。また、第１周辺回路領域Iには、ポリシリコンよりなる第１、第２導電体４ａ、６ａが残される。

この後に、第１レジストパターン９は除去される。

次に、図２（ｂ）に示すように、第２導電体６ａが露出する第２レジストパターン１０をセル領域IIと第２周辺回路領域IIIに形成する。そして、その第２レジストパターン１０をマスクにして第２ポリシリコン膜６をエッチングすることにより、第２周辺回路領域IIにゲート電極６ｃを形成すると共に、第１周辺回路領域Iの第２導電体６ａを除去し、ONO膜５を露出させる。

続いて、図３（ａ）に示す断面構造を得るまでの工程について説明する。

まず、フローティングゲート４ｂとゲート電極６ｃとをマスクにしてシリコン基板１にn型不純物をイオン注入することにより、各ゲート４ｂ、６ｃの側方のシリコン基板１に第１〜第４ソース／ドレインエクステンション１１ａ〜１１ｄを形成する。次に、全面に酸化シリコン膜等の絶縁膜を形成した後、それをエッチバックして各ゲート４ｂ、６ｃと第１導電体４ａのそれぞれの横に絶縁性サイドウォール１４ａとして残す。そのエッチバックの際、第１、第２熱酸化膜３、７はパターニングされてそれぞれトンネル絶縁膜３ａ、ゲート絶縁膜７ａとなる。

そして、その絶縁性サイドウォール１４ａをマスクにして、シリコン基板１にn型不純物を再びイオン注入することにより、第１〜第４n型ソース／ドレイン領域１２ａ〜１２ｄをシリコン基板１に形成する。

次いで、その第１〜第４n型不純物拡散領域１２ａ〜１２ｄ上に第１〜第４シリサイド層１３ａ〜１３ｄを形成した後、全面にカバー絶縁膜１５と層間絶縁膜１６とを順に形成する。

ここまでの工程により、第２周辺回路領域IIIには、第１、第２n型不純物拡散領域１２ａ、１２ｂとゲート電極６ｃとで構成される周辺トランジスタTRが形成され、セル領域IIには、第１、第２不純物拡散領域１２ａ、１２ｂ、トンネル絶縁膜３ａ、フローティングゲート４ｂ、中間絶縁膜５ｂ、及びコントロールゲート６ｂで構成されるフラッシュメモリセルFLが形成されたことになる。

一方、第１周辺回路領域Iにおける第１導電体４ａは、不図示の参照トランジスタのゲート電極を兼ねている。その参照トランジスタは、フラッシュメモリセルFLのトンネル絶縁膜３ａと同じプロセスで形成されたゲート絶縁膜を有しているので、参照トランジスタの耐圧を調べることで、フラッシュメモリセルFLのトンネル絶縁膜３ａの耐圧を調べることができる。

次に、図３（ｂ）に示すように、カバー絶縁膜１５と層間絶縁膜１６とをパターニングして、第１〜第４シリサイド層１３ａ〜１３ｄに至る深さの第１〜第４ホール１６ａ〜１６ｄを形成すると共に、第１導電体４ａの上に第５ホール１６ｅを形成する。

これらのホール１６ａ〜１６ｅは、最初にカバー絶縁膜１５をエッチングストッパ膜として使用しながら層間絶縁膜１６をエッチングし、次にエッチングガスを変えてカバー絶縁膜１５をエッチングすることにより形成される。

また、これらのホールのうち、第１〜第４ホール１６ａ〜１６ｄのコンタクト構造は、ボーダレスコンタクトと呼ばれる。ボーダレスコンタクトでは、各ホール１６ａ〜１６ｄが多少位置ずれしてその一部が素子分離絶縁膜２に重なっても、素子分離絶縁膜２とカバー絶縁膜１５とのエッチング速度の違いによって、ホール形成時における素子分離絶縁膜２のエッチング量を抑えている。

一方、第５ホール１６ｅは、第１導電体４ａとのコンタクトをとり、参照トランジスタにゲート電圧を印加するために形成されるものなので、その底部に第１導電体４ａが露出しなければならない。ところが、第１〜第４ホール１６ａ〜１６ｄの形成が、カバー絶縁膜１５のエッチング終了と同時に完了するのに対し、第５ホール１６ｅを形成するには、カバー絶縁膜１５の下のONO膜５をもエッチングしなければならない。

そのため、ホールのエッチング時間を第１〜第４ホール１６ａ〜１６ｄのエッチング時間に合わせると、図示のように、第５ホール１６ｅのエッチング量が不足してホール１６ｅが未開口となり、その下に第１導電体４ａが露出しない。

従って、第５ホール１６ｅを開口させるには、第１〜第４ホール１６ａ〜１６ｄの形成に必要なエッチング時間に加え、第５ホール１６ｅが貫通するONO膜５のエッチング時間の分だけ余計にエッチングを行わなければならない。

但し、このように長時間エッチングを行っても、第１〜第４ホール１６ａ〜１６ｄと第１〜第４シリサイド層１３ａ〜１３ｄとが位置ずれを起こしていなければ特に問題は無い。

しかし、それらの間に位置ずれが発生していると、図４の点線円内に示されるように、例えば第３ホール１６ｃの下の素子分離絶縁膜２がエッチングされてしまい、第３ホール１６ｃにシリコン基板１が露出してしまう。こうなると、第３ホール１６ｃ内に埋め込まれる第３導電性プラグ１９ｃとシリコン基板１とが短絡してしまい、第３n型ソース／ドレイン領域１２ｃの電位を導電性プラグ１９ｃでコントロールできなくなってしまう。このような不都合は、第３導電性プラグ１９ｃだけでなく、第１、第２、第４ホール１６ａ、１６ｃ、１６ｄに形成される第１、第２、第４導電性プラグ１９ａ、１９ｃ、１９ｄによっても発生し得る。

（ii）第２例
上記した第１例の不都合を解消するため、以下のような方法も考えられる。

図５、図６は、仮想的な半導体装置（第２例）の製造途中の断面図である。

まず、第１例で示した図２（ｂ）の工程を終了した後に、図５（ａ）に示すように、フローティングゲート４ｂとゲート電極６ｃとをマスクにしてシリコン基板１にn型不純物をイオン注入することにより、各ゲート４ｂ、６ｃの側方のシリコン基板１に第１〜第４ソース／ドレインエクステンション１１ａ〜１１ｄを形成する。

次に、図５（ｂ）に示すように、全面に酸化シリコン等の絶縁膜１４を形成する。

続いて、図６（ａ）に示すように、絶縁膜１４をエッチバックして各ゲート４ｂ、６ｃと第１導電体４ａのそれぞれの横に絶縁性サイドウォール１４ａとして残す。本例では、更にエッチングを進めて、第１導電体１上のONO膜５をもエッチングして除去する。

続いて、絶縁性サイドウォール１４ａをマスクにして、シリコン基板１にn型不純物を再びイオン注入することにより、第１〜第４n型ソース／ドレイン領域１２ａ〜１２ｄをシリコン基板１に形成する。

その後に、各n型ソース／ドレイン領域１２ａ〜１２ｄの上に第１〜第４シリサイド層１３ａ〜１３ｄを形成する。

この後は、第１例で説明した図３〜図４の工程を行うことにより、層間絶縁膜１６に第１〜第５ホール１６ａ〜１６ｄを形成し、図６（ｂ）に示す断面構造を得る。

以上説明した第２例では、図６（ａ）に示したように、エッチバックにより絶縁性サイドウォール１４ａを形成する際にONO膜５も同時に除去し、第１導電体４ａの表面を露出させる。そのため、第１〜第４ホール１６ａ〜１６ｄを過剰にエッチングしなくても第５ホール１６ｅの下に第１導電体４ａの表面が露出する。

しかし、図６（ａ）に示すエッチバック工程では、絶縁性サイドウォール１４ａの形成に本来必要なエッチング時間よりも長くエッチングを行うため、素子分離絶縁膜２がエッチングされその上面がシリコン基板１のそれよりも下がってしまう。その結果、図６（ｂ）の点線Xのように、第３n型ソース／ドレイン領域１２ｃとシリコン基板１のそれぞれの側面が素子分離溝１ａの側壁に表出する。従って、第３ホール１６ｃが位置ずれを起こすと、第１例と同様に、第３ホール１６ｃ内に形成される第３導電性プラグ１９ｃとシリコン基板１とがショートしてしまう。

（iii）第３例
上記した第１例と第２例の他に、以下のような方法も考えられる。

図７（ａ）、（ｂ）は、仮想的な半導体装置（第３例）の製造途中の断面図である。

まず、第１例で示した図２（ａ）の工程の後に、図７（ａ）に示すように、コントロールゲート６ｂ上と第２ポリシリコン膜６上とに、第２導電体６ａが露出する第２レジストパターン１０を形成する。

次に、図７（ｂ）に示すように、第２レジストパターン１０をマスクにし、第２ポリシリコン膜６をエッチングしてゲート電極６ｃを形成すると共に、第２導電体６ａとONO膜５とをエッチングして除去し、第１導電体４ａを露出させる。その後に、第２レジストパターン１０を除去する。

この後は、第１例で説明した図３、図４の工程が行われる。

第３例では、ゲート電極６ｃのパターニング時にONO膜５をエッチングして除去するが、そのエッチングによって素子分離絶縁膜２の上面がシリコン基板１の上面よりも下がるので、やはり第２例と同じような不都合が発生してしまう。また、第２周辺回路領域IIIのゲート絶縁膜が薄いと、ONO膜をエッチングする際にソース／ドレイン形成予定領域のシリコン基板１の表面がRIE等のエッチング雰囲気に長時間曝されて汚染したり、シリコン基板１が掘られたりする不都合が生じる。

上記した第１〜第３例では、第１導電体４ａ上のONO膜５の除去の仕方がそれぞれ異なるが、いずれの例でもONO膜を除去しようとすると第１〜第４ホール１６ａ〜１６ｄ内で導電性プラグとシリコン基板１とのショートが発生する。これを防ぐために、ONO膜５を除去するための専用のフォトリソグラフィ工程を追加することも考えられるが、これでは工程数が多くなり、半導体装置の生産性が悪化してしまう。

本願発明者は、このような第１〜第３例の不都合を解消するため、次のような本発明の実施の形態に想到した。

（２）第１実施形態
図８〜図１５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図であり、図１６、図１７はその平面図である。

本実施形態では、FPGA等のロジック混載メモリが作製される。

最初に、図８（ａ）に示す断面構造を得るまでの工程について説明する。

まず、第１周辺回路領域（第１領域）I、セル領域（第２領域）II、及び第２周辺回路領域（第３領域）IIIが画定されたp型シリコン基板（半導体基板）２０にSTI用の素子分離溝２０ａを形成した後、その素子分離溝２０ａ内に酸化シリコンを素子分離絶縁膜２１として埋め込む。

次いで、シリコン基板２０の表面を熱酸化して犠牲酸化膜（不図示）を形成し、その犠牲酸化膜をスルー膜として使用しながらシリコン基板２０にn型不純物としてP+イオンをイオン注入して、シリコン基板２０の深部に第１nウエル１７ａを形成する。そのイオン注入の条件としては、例えば加速エネルギ２MeV、ドーズ量２×１０¹³cm^-3が採用される。

続いて、１回目の条件を加速エネルギ４００KeV及びドーズ量１．５×１０¹³cm^-3とし、２回目の条件を加速エネルギ１００KeV及びドーズ量２×１０¹²cm^-3のとするイオン注入により、シリコン基板２０にp型不純物のB⁺イオンを注入して、上記の第１nウエル１７ａよりも浅い部分のシリコン基板２０に第１pウエル１７ｂを形成する。

更に、加速エネルギ４０KeV、ドーズ量６×１０¹³cm^-3の条件でシリコン基板２０にB⁺イオンをイオン注入することにより、セル領域IIに後で形成されるフラッシュメモリセルの閾値電圧を制御するためのセル用不純物拡散領域１７ｃを形成する。

その後、第２周辺回路領域IIIにおいてもイオン注入を行い、図示のような第２nウエル２２と第２pウエル２３とを形成する。これらのウエルのうち、第２nウエル２２のイオン注入は二回に分けて行われ、１回目の条件としてはP⁺イオンの加速エネルギ６００KeV、ドーズ量１．５×１０¹³cm^-3が採用され、２回目の条件としては加速エネルギ２４０KeV、ドーズ量６．０×１０¹²cm^-3が採用される。また、第２pウエル２３も２回のイオン注入により形成され、１回目の条件としてはB⁺イオンの加速エネルギ４００KeV、ドーズ量１．５×１０¹³cm^-3が採用され、２回目の条件としては加速エネルギ１００KeV、ドーズ量８×１０¹²cm^-3が採用される。

なお、上記のn型不純物とp型不純物の打ち分けは不図示のレジストパターンを用いて行われ、イオン注入が終了した後にそのレジストパターンは除去される。

その後、イオン注入のスルー膜として使用した犠牲酸化膜をフッ酸溶液によって除去してシリコン基板２０の清浄面を露出させた後、ArとO₂との混合雰囲気中、温度９００℃〜１０５０℃の条件でその清浄面を熱酸化する。これにより、シリコン基板２０の各領域I〜IIIには、厚さ約１０nmの熱酸化膜が第１絶縁膜２４として形成される。

次に、図８（ｂ）に示す断面構造を得るまでの工程について説明する。

まず、SiH₄（シラン）とPH₃（ホスフィン）とを反応ガスとして使用する減圧CVD(Chemical Vapor Deposition)法により、第１絶縁膜２４の上に第１導電膜２５としてポリシリコン膜を約９０nmの厚さに形成する。そのポリシリコン膜には、反応ガス中のPH₃により、リンがin-situでドープされることになる。

続いて、フォトリソグラフィによりその第１導電膜２５をパターニングして第２周辺回路領域III上から除去する。なお、セル領域IIにおける第１導電膜２５は、このパターニングによりワードライン方向に直行した帯状となる。

次に、第１導電膜２５上と、第２周辺回路領域III上の第１絶縁膜２４上とに、減圧CVD法を用いて酸化シリコン膜と窒化シリコン膜とをこの順にそれぞれ厚さ５nm、１０nmに形成する。更に、O₂雰囲気中において、基板温度約９５０℃、加熱時間約９０分間の条件で窒化シリコン膜の表面を酸化し、窒化シリコン膜の表面に約３０nmの酸化シリコン膜を形成する。これにより、酸化シリコン膜、窒化シリコン膜、及び酸化シリコン膜をこの順に積層してなるONO膜が第２絶縁膜２６として全面に形成されたことになる。

その第２絶縁膜２６を構成するONO膜は、低温で形成しても酸化シリコン膜と比較してリーク電流が小さい。そのため、フラッシュメモリセルのフローティングゲートとコントロールゲートの間の中間絶縁膜としてこの第２絶縁膜２６を使用することで、フローティングゲートに蓄積された電荷がコントロールゲート側に逃げ難くなり、フラッシュメモリセルに書き込まれた情報を長時間にわたって保持することができる。

このような第２絶縁膜２６を形成した後、加速エネルギを１５０KeV、ドーズ量を３×１０¹²cm^-3とする条件を採用して、第１、第２絶縁膜２４、２６をスルー膜として使用しながらn型不純物のAs^-イオンをシリコン基板２０にイオン注入してn型不純物拡散領域２２ａを形成する。そのn型不純物拡散領域２２ａは、後で形成されるp型MOSトランジスタの閾値電圧を調節する役割を担う。

更に、第１、第２絶縁膜２４、２６をスルー膜として使用しながら、加速エネルギ３０KeV、ドーズ量５×１０¹²cm^-3の条件でシリコン基板６０にp型不純物のB⁺イオンをイオン注入する。これにより、第２周辺回路領域IIIには、p型MOSトランジスタの閾値電圧を調節するためのp型不純物拡散領域２３ａが形成される。

なお、このような不純物拡散領域２２ａ、２３ａのイオン注入では、不図示のレジストパターンによってn型不純物とp型不純物の打ち分けが行われる。

続いて、図９（ａ）に示すように、第２絶縁膜２６の上に第１レジストパターン２７を形成する。その第１レジストパターン２７には、後で導電性プラグと接続される第１導電膜２５のコンタクト領域CRの上に第１窓２７ａを有すると共に、第２周辺回路領域IIIの上に第２窓２７ｂを有する。そして、この第１レジストパターン２７をマスクとして使用しながら、CH₃とO₂との混合ガスをエッチングガスとするプラズマエッチングにより、第１レジストパターン２７で覆われていない領域の第２絶縁膜２６をエッチングし、その第２絶縁膜２６を構成する最上層の酸化シリコン膜と窒化シリコン膜とをエッチングする。次いで、第１レジストパターン２７をマスクにして、HF溶液により第２絶縁膜２６の最下層の酸化シリコン膜をウエットエッチングして除去する。

これにより、コンタクト領域CRにおける第１導電膜２５と、第２周辺回路領域IIIのシリコン基板２０が露出すると共に、コンタクト領域CRを除いた領域のみに第２絶縁膜が残る。

続いて、酸素アッシングによって第１レジストパターン２７を除去した後、ウエット処理によりシリコン基板２０の表面を洗浄する。

次に、図９（ｂ）に示す断面構造を得るまでの工程について説明する。

まず、酸素雰囲気中で基板温度を約８５０℃とする酸化条件を採用して、第２絶縁膜２６で覆われていない部分のシリコンを熱酸化する。これにより、ポリシリコンよりなる第１導電膜２５上において第２絶縁膜２６が除去されていた部分と、第２周辺回路領域IIIのシリコン基板２０のそれぞれの表面に、厚さ約２．２nmの熱酸化膜が第３絶縁膜２８として形成される。その第３絶縁膜２８は第２絶縁膜２６と隣接して形成され、これらの第２、第３絶縁膜２６、２８により絶縁体２９が構成される。なお、図９（ｂ）には明示しないが、コンタクト領域CR上の絶縁体２９の厚さは他の領域に比べて著しく薄い。

その後に、SiH₄を反応ガスとして使用する減圧CVD法により、各絶縁膜２６、２８の上に、厚さ約１８０nmのノンドープのポリシリコン膜を第２導電膜３０として形成する。

次に、図１０（ａ）に示す断面構造を得るまでの工程について説明する。

まず、第２導電膜３０上にフォトレジストを塗布し、それを露光、現像することにより、第２レジストパターン１８を形成する。次に、この第２レジストパターン１８をエッチングマスクとして使用して第１、第２導電膜２５、３０、及び絶縁体２９をパターニングする。そのパターニングはプラズマエッチングチャンバ内で行われ、ポリシリコンよりなる第１、第２導電膜２５、３０のエッチングガスとしてはCl₂とO₂との混合ガスが使用され、ONO膜で構成される第２絶縁膜２６のエッチングガスとしてはCH₃とO₂との混合ガスが使用される。

このようなパターニングの結果、第２導電膜３０を第２周辺回路領域IIIに残しながら、第１周辺回路領域I上の第１、第２導電膜２５、３０が、コンタクト領域CRを含む領域においてそれぞれ第１、第２導電体２５ａ、３０ａとされる。そして、セル領域II上では、第１、第２導電膜２５、３０と絶縁体２９とがそれぞれフローティングゲート２５ｄ、コントロールゲート３０ｄ、中間絶縁膜２９ｄとされる。

この後に、第２レジストパターン３０は除去される。

図１６は、この工程を終了後の平面図であり、先の図１０（ａ）は、図１６のA−A線に沿う断面図に相当する。これに示されるように、第１導電体２５ａは、素子分離絶縁膜２１上のパッド部２５ｂと第１絶縁膜２４上のゲート部２５ｃとで構成される。

次いで、図１０（ｂ）に示すように、第１導電体２５ａのパッド部２５ｂと第２導電膜３０とを覆い、且つゲート部２５ｃとフローティングゲート２５ｄとが露出する第３窓３１ａを備えた第３レジストパターン３１を各領域I〜IIIに形成する。そして、この第３窓３１ａを通じてn型不純物のAsを加速エネルギ５０KeV、ドーズ量６×１０¹⁴cm^-3の条件でシリコン基板２０にイオン注入することにより、フローティングゲート２５ｄとゲート部２５ｃのそれぞれの側方のシリコン基板２０に第１〜第４n型ソース／ドレインエクステンション３２ａ〜３２ｄを形成する。

その後に、第３レジストパターン３１を除去する。

次に、図１１（ａ）に示すように、フローティングゲート２５ｄとコントロールゲート３０ｄの側面を酸化して熱酸化膜（不図示）を形成した後、窒化シリコン膜を全面に形成してそれをエッチバックし、第２導電体３０ａとフローティングゲート２５ｄのそれぞれの側面に第１絶縁性サイドウォール３３として残す。

次に、図１１（ｂ）に示すように、各領域I〜IIIの上に第４レジストパターン３４を形成する。その第４レジストパターン３４は、パッド部２５ｂのコンタクト領域CR上に第４窓３４ａを有すると共に、第２周辺回路領域III上においてゲート電極形状を有する。そして、Cl₂とO₂との混合ガスをエッチングガスとして採用し、この第４レジストパターン３４をマスクにしながら第２導電体３０ａと第２導電膜３０とをプラズマエッチングすることにより、コンタクト領域CR上の第２導電体３０ａを除去して第１開口３０ｂを形成すると共に、第２周辺回路領域III上に第１、第２ゲート電極３０ｆ、３０ｇを形成する。また、このエッチングでは、素子分離絶縁膜２１上に延在していた第２導電膜３０がパターニングされて配線３０ｅとなる。

この後に、第４レジストパターン３４を除去する。

次に、図１２（ａ）に示すように、第１ゲート電極３０ｆの側方の第３絶縁膜２８が露出する大きさの第５窓３５ａを備えた第５レジストパターン３５を各領域I〜IIIの上に形成する。そして、その第５レジストパターン３５をマスクにしてチルト角０°、加速エネルギ０．５KeV、及びドーズ量３．５×１０¹⁴cm^-3の条件でB⁺をシリコン基板２０にイオン注入する。その後に、第５窓３５ａを通じてチルト角２８°、加速エネルギ８０KeV、及びドーズ量７．０×１０¹²cm^-3の条件でAs⁺を四方向からシリコン基板２０にイオン注入することにより、第１ゲート電極３０ｆの側方のシリコン基板２０に第５、第６n型ソース／ドレインエクステンション３２ｅ、３２ｆを形成する。その後に、第５レジストパターン３５は除去される。

続いて、図１２（ｂ）に示すように、第２ゲート電極３０ｇの側方の第３絶縁膜２８が露出する大きさの第６窓３６ａを備えた第６レジストパターン３６を各領域I〜IIIの上に形成する。

そして、その第６レジストパターン３６をマスクにしてチルト角０°、加速エネルギ３．０KeV、及びドーズ量１．０×１０¹⁵cm^-3の条件でAs⁺をシリコン基板２０にイオン注入する。その後に、第６窓３６ａを通じてチルト角２８°、加速エネルギ３５KeV、及びドーズ量１．０×１０¹³cm^-3の条件でBF₂をシリコン基板２０にイオン注入することにより、第２ゲート電極３０ｇの側方のシリコン基板２０に第１、第２p型ソース／ドレインエクステンション３２ｇ、３２ｈを形成する。その後に、第６レジストパターン３６は除去される。

次に、図１３（ａ）に示す断面構造を得るまでの工程について説明する。

まず、CVD法により全面に酸化シリコン膜を形成した後、その酸化シリコン膜をエッチバックして、第２導電体３０ａ、コントロールゲート３０ｄ、配線３０ｅ、及び第１、第２ゲート電極３０ｆ、３０ｇのそれぞれの側面に第２絶縁性サイドウォール３７を形成する。そして、そのエッチバックを更に進めることにより、第２絶縁性サイドウォール３７をマスクにしながら、パッド部２５ｂ上で絶縁体２９を構成している第３絶縁膜２８をエッチングし、第１開口３０ｂよりも直径が小さな第２開口２９ａを形成する。

また、このエッチバックにより、第２絶縁性サイドウォール３７がマスクとなって第１絶縁膜２４がパターニングされ、その第１絶縁膜２４がゲート部２５ｃとフローティングゲート２５ｄのそれぞれの下にゲート絶縁膜２４ａ及びトンネル絶縁膜２４ｂとして残る。

更に、第２周辺回路領域IIIでは、第３絶縁膜２８がパターニングされて第１、第２ゲート３０ｆ、３０ｇの下にゲート絶縁膜２８ａ、２８ｂとして残る。

続いて、図１３（ｂ）に示すように、シリコン基板２０上にNMOS形成領域が露出する第７レジストパターン３９を形成し、このレジストパターン３９をマスクにしながら加速エネルギ１０KeV、ドーズ量６×１０¹⁵cm^-3の条件でP⁺をシリコン基板２０にイオン注入する。これにより、ゲート部２５ｃ、フローティングゲート２５ｄ、第１ゲート電極３０ｆのそれぞれの側方のシリコン基板２０に、第１〜第６n型ソース／ドレイン領域３８ａ〜３８ｆが形成される。また、このイオン注入では、第２導電体３０ａ、コントロールゲート３０ｄ、第１ゲート電極３０ｆにもn型不純物が導入され、これらがn型化される。

その結果、第１周辺回路領域Iでは、ゲート部２５ｃ、ゲート絶縁膜２４ａ、及び第１、第２n型ソース／ドレイン領域３８ａ、３８ｂで構成される参照トランジスタTR_refが形成される。一方、セル領域IIでは、コントロールゲート３０ｄ、中間絶縁膜２９ｄ、フローティングゲート２５ｄ、トンネル絶縁膜２４ｂ、及び第３、第４n型ソース／ドレイン領域３８ｃ、３８ｄで構成されるフラッシュメモリセルFLが形成される。そして、第２周辺回路領域IIIでは、第１ゲート電極３０ｆ、ゲート絶縁膜２８ａ、及び第５、第６n型ソース／ドレイン領域３８ｅ、３８ｆで構成されるn型MOSトランジスタTR_nが形成される。

この後に、第７レジストパターン３９は除去される。

次いで、図１４（ａ）に示すように、第１周辺回路領域I、セル領域II、及びn型MOSトランジスタTR_nを第８レジストパターン４０で覆う。そして、加速エネルギ５KeV、ドーズ量４×１０¹⁵cm^-3のイオン注入条件を採用して、第２ゲート電極３０ｇの側方のシリコン基板２０にp型不純物としてB⁺を導入することにより、第１、第２p型ソース／ドレイン領域３８ｇ、３８ｈを形成する。これにより、n型MOSトランジスタTR_nの隣の第２周辺回路領域IIIには、第２ゲート電極３０ｇ、ゲート絶縁膜２８ｂ、及び第１、第２p型ソース／ドレイン領域３８ｇ、３８ｈで構成されるp型MOSトランジスタTR_pが形成される。

そのp型MOSトランジスタTR_pは、n型MOSトランジスタTR_nと共にセンスアンプ等のロジック回路を構成する。

そのイオン注入が終了した後、第８レジストパターン４０を除去する。

次に、図１４（ｂ）に示す断面構造を得るまでの工程について説明する。

まず、スパッタ法により全面にコバルト膜を厚さ約８nmに形成した後、そのコバルト膜をアニールしてシリコンと反応させる。そして、素子分離絶縁膜２１等の上の未反応のコバルト膜をウエットエッチングして除去し、シリコン基板２０の表層に第１〜第８コバルトシリサイド層４１ａ〜４１ｈを形成する。

続いて、CVD法によりシリコン窒化膜を厚さ約５０nmに形成し、それをエッチングストッパ膜４２とする。次いで、そのエッチングストッパ膜４２の上にCVD法により第４絶縁膜４３として酸化シリコン膜を形成し、エッチングストッパ膜４２と第４絶縁膜４３とを第１層間絶縁膜４４とする。なお、その第４絶縁膜４３の厚さは、シリコン基板２０の平坦面上で約１０００nmである。

続いて、CMP(Chemical Mechanical Polishing)法により第１層間絶縁膜４４の上面を研磨して平坦化する。その後に、フォトリソグラフィにより第１層間絶縁膜４４をパターニングして第１〜第９ホール４４ａ〜４４ｉを形成する。これらのホールのうち、第１ホール４４ａは、パッド部２５ｂのコンタクト領域CR上に位置しており、第１、第２開口３０ｂ、２９ａの内側に形成される。また、残りの第２〜第９ホール４４ｂ〜４４ｉは、それぞれ第１〜第８コバルトシリサイド層４１ａ〜４１ｈの上に形成される。そして、上記の第１ホール４４ａの下にはONO膜で構成される第２絶縁膜２６が形成されていないため、第２周辺回路領域IIIにおける第４〜第９ホール４４ａ〜４４ｉを形成するのと同じ条件で第１ホール４４ａを形成することにより、パッド部２５ｂの表面を露出させることができる。

次に、図１５（ａ）に示す断面構造を得るまでの工程について説明する。

まず、第１〜第９ホール４４ａ〜４４ｉ内と第１層間絶縁膜４４上とに、スパッタ法によりTi（チタン）膜とTiN（窒化チタン）膜とをこの順に形成し、それらをグルー膜とする。そして、六フッ化タングステンを反応ガスとして使用するCVD法により、そのグルー膜の上にW（タングステン）膜を形成して第１〜第９ホール４４ａ〜４４ｉ内を完全に埋め込む。そして、第１層間絶縁膜４４の上面に形成された余分なW膜とグルー膜とをCMP法により除去し、それらを第１〜第９ホール４４ａ〜４４ｉ内に第１〜第９導電性プラグ４５ａ〜４５ｉとして残す。

これらの導電性プラグのうち、第２〜第９導電性プラグ４５ｂ〜４５ｉは、第１〜第８コバルトシリサイド層４１ａ〜４１ｈを介してソース／ドレイン領域３８ａ〜３８ｈと電気的に接続される。

一方、第１導電性プラグ４５ａは、第１導電体２５ｂのコンタクト領域CRと電気的に接続される。

また、同図に示されるように、絶縁体２９を構成する第２絶縁膜２６は、第３絶縁膜２８よりもコンタクト領域CRから離れる構造となる。

次に、図１５（ｂ）に示す断面構造を得るまでの工程について説明する。

最初に、塗布型の低誘電率絶縁膜４６を全面に形成した後、低誘電率絶縁膜４６が吸湿するのを防ぐ酸化シリコン膜をカバー絶縁膜４７としてその上に形成し、低誘電率絶縁膜４６とカバー絶縁膜４７とを第２層間絶縁膜４８とする。

次いで、フォトリソグラフィによりその第２層間絶縁膜４８をパターニングして、各プラグ４５ａ〜４５ｉの上に第１〜第９配線溝４８ａ〜４８ｉを形成する。なお、このフォトリソグラフィにおいて、酸化シリコンよりなるカバー絶縁膜４７のプラズマエッチングにはCH₃とO₂との混合ガスがエッチングガスとして使用され、低誘電率絶縁膜４６のプラズマエッチングにはO₂ガスがエッチングガスとして使用される。

その後、スパッタ法により全面にCu（銅）膜をシード層として形成し、このシード層に給電を行うことによりシード層上に電解銅めっき膜を形成し、その銅めっき膜により各配線溝４８ａ〜４８ｉを完全に埋め込む。その後に、CMP法を用いて、第２層間絶縁膜４８の上に形成された余分なシード層と銅めっき膜とを除去し、それらを各配線溝４８ａ〜４８ｉの中に第１〜第９銅配線４９ａ〜４９ｉとして残す。

各銅配線４９ａ〜４９ｉの機能は特に限定されないが、フラッシュメモリセルFLの上の第４、第５銅配線４９ｄ、４９ｅは、例えばNAND型フラッシュメモリのビットライン（BL）とソースライン（SL）として機能する。また、コントロールゲート３０ｄはワードライン（WL）として機能する。

図１７は、この工程を終了後の平面図であり、先の図１５（ｂ）は、図１７のB−B線に沿う断面図に相当する。但し、図１７では、各層の平面レイアウトを見やすくするために、第１〜第９銅配線４９ａ〜４９ｉと第２層間絶縁膜２８とを省略してある。

これに示されるように、第２導電体３０ａは、第１導電体２５ａのゲート部２５ｃの上方からパッド部２５ｂのコンタクト領域CRの外側に延在するように形成される。また、その第２導電体３０ａは、絶縁膜に囲まれており、電気的にはフローティングの状態となる。

以上により、本実施形態に係る半導体装置の基本構造が完成した。

その半導体装置は、図１５（ａ）に示すように、シリコン基板２０上に第１絶縁膜２４、第１導電体２５ａ、第２絶縁膜２６、及び第２導電体３０ａが順に形成された第１の部分Ｌを有する。更に、その半導体装置は、第１導電体２５ａと第２導電体３０ａ、又は第１導電体２５ａと第２絶縁膜２６のいずれか一方が積層された第２の部分Ｍと、第２絶縁膜２６と第２導電体３０ａのいずれもが積層されない第３の部分Ｎとを有する。そして、これら第１〜第３の部分Ｌ〜Ｎを一体的に有してなる積層構造体１２０がその半導体装置に形成されたことになる。

また、半導体装置には、図１５（ｂ）に示したように参照トランジスタTR_refが形成されるが、この参照トランジスタTR_refの機能は特に限定されない。例えば、参照トランジスタTR_refは、工場から出荷する前に、フラッシュメモリセルFLのトンネル絶縁膜２４ｂの耐圧を調べる場合に使用される。これを行うには、第２、第３導電性プラグ４５ｂ、４５ｃを介して第１、第２n型ソース／ドレイン領域３８ａ、３８ｂに所定の電圧を印加した状態で、第１導電性プラグ４５ａを介してゲート部２５ｃの電位を高めていく。そして、ゲート絶縁膜２４ａがブレイクダウンを起こしてゲート部２５ｃに電子が注入されると、第１導電性プラグ４５ａに電流が流れるので、その電流を検出することにより、ゲート絶縁膜２４ａと同じプロセスによって形成されたフラッシュメモリセルFLのトンネル絶縁膜２４ｂの耐圧を調べることができる。

或いは、図１８に示すように、センスアンプS/Aに入力される参照電流I_refを生成するために上記の参照トランジスタTR_refを用いてもよい。この場合は、参照トランジスタTR_refのゲート部２５ｃにゲート電圧V_gとして２V程度の電圧を印加する共に、そのソース−ドレイン間に約０．５V程度の電圧を印加する。これにより、参照トランジスタTR_refのソース−ドレイン間に参照電流I_refが流れ、それがセンスアンプS/Aに入力される。そして、センスアンプS/Aでは、この参照電流I_refと、フラッシュメモリセルFLの読み出し電流I_BLとの大小が比較され、フラッシュメモリセルFLに１と０のどちらの情報が書き込まれているのかが判断される。

参照トランジスタTR_refは、フラッシュメモリセルFLと同じ温度特性を持っているので、例えば周囲の温度が上昇して読み出し電流I_BLの大きさが小さくなった場合、参照電流I_refの大きさも小さくなるため、各電流I_BL、I_refの差が温度に大きく影響されない。従って、周囲の温度が変化しても、センスアンプS/Aにおける各電流I_BL、I_refの大小の判断に誤りが発生し難くなり、フラッシュメモリセルFLの読み出し動作を正確に行うことができる。

上記した本実施形態によれば、図８（ｂ）に示したように、第１絶縁膜２４とONOよりなる第２絶縁膜２６とをスルー膜として使用しながら、イオン注入により、第２周辺回路領域IIIに閾値調整用のn型不純物拡散領域２２ａとp型不純物拡散領域２３ａとを形成する。そして、図９（ａ）に示したように、そのイオン注入が終了してスルー膜としての役割を終えた第１、第２絶縁膜２４、２６を第２周辺回路領域III上で除去するのと同時に、第１周辺回路領域Iのコンタクト領域CR上の第２絶縁膜２６も除去する。そのため、本実施形態では、コンタクト領域CR上の第２絶縁膜２６を除去するための専用のマスク工程が不要となり、工程数の増大を抑えながら、コンタクト領域CR上の第２絶縁膜２６を選択的に除去することが可能となる。

しかも、図９（ａ）のエッチング工程では、第１周辺回路領域Iでは第２絶縁膜２６のみを除去するのに対し、第２周辺回路領域IIIでは第１、第２絶縁膜２４、２６の二層を除去するので、第２周辺回路領域IIIのエッチング量が第１周辺回路領域Iにおけるそれよりも多くなる。そのため、この工程におけるエッチング量を第２周辺回路領域IIIのそれに合わせることで、第１周辺回路領域Iにおける第２絶縁膜２６を完全に除去しながら、第２周辺回路領域IIIにおいて第１、第２絶縁膜２４、２６が過剰にエッチングされるのを防ぐことができる。従って、本発明の予備的事項で説明した第１〜第３例のような素子分離絶縁膜２１の削れが第２周辺回路領域IIIにおいて発生しないので、素子分離絶縁膜２１の削れに伴う導電性プラグ４５ｆ〜４５ｉとシリコン基板２０とのショートを防ぐことができ、不良となる半導体装置の数を減らして生産性を高めることが可能となる。

（３）第２実施形態
第１実施形態では、第１導電体２５ａをゲートとするトランジスタを形成したが、第１導電体２５ａと第２導電体３０ａとを電極とするキャパシタを形成することもできる。本実施形態では、フラッシュメモリセルの制御用の高電圧を発生するためのポンピングキャパシタに上記の第１導電体を用いる。

図１９〜図２２は、本発明の第２実施形態に係る半導体装置の製造途中の断面図であり、図２３〜図２５はその平面図である。これらの図において、第１実施形態で説明した要素については第１実施形態と同じ符号を付し、以下ではその説明を省略する。

最初に、図１９（ａ）に示す断面構造を得るまでの工程について説明する。

まず、第１実施形態の図１０（ａ）で説明したように、第２レジストパターン１８をエッチングマスクとして使用して第１、第２導電膜２５、３０、及び絶縁体２９をパターニングする。但し、本実施形態では、図１９（ａ）に示されるように、そのパターニングによって形成された第１周辺回路領域I上の第１導電体２５ａには第１実施形態のようなゲート部２５ｂは形成されない。

図２３は、このパターニングを終了した時点での平面図であり、上の図１９（ａ）は図２３のC−C線に沿う断面図に相当する。これに示されるように、第１導電体２５ａは、キャパシタ下部電極形状の矩形にパターニングされる。

次に、図１９（ｂ）に示すように、第３レジストパターン３１の第３窓３１ａを通じてAsを加速エネルギ５０KeV、ドーズ量６×１０¹⁴cm^-3の条件でシリコン基板２０にイオン注入することにより、フローティングゲート２５ｄの側方のシリコン基板２０に第２、第３n型ソース／ドレインエクステンション３２ｃ、３２ｄを形成する。その後に、第３レジストパターン３１は除去される。

続いて、図２０（ａ）に示すように、窒化シリコン膜を全面に形成した後、それをエッチバックして、第１導電体３０ａとフローティングゲート２５ｄのそれぞれの側面に第１絶縁性サイドウォール３３として残す。

次いで、図２０（ｂ）に示すように、各領域I〜IIIの上に第４レジストパターン３４を形成し、この第４レジストパターン３４をマスクにして第２導電体３０ａと第２導電膜３０とをプラズマエッチングする。これにより、コンタクト領域CR上の第２導電体３０ａに第１開口３０ｂが形成されると共に、第２導電体３０ａがキャパシタ上部電極形状の矩形にパターニングされる。また、第２周辺回路領域IIIでは、第２導電膜３０がパターニングされて第１、第２ゲート電極３０ｆ、３０ｇと配線３０ｅとが形成される。

この後に、第４レジストパターン３４を除去する。

図２４は、この工程を終了した時点での平面図であり、上の図２０（ｂ）は図２４のD−D線に沿う断面図に相当する。

次に、図２１（ａ）に示される断面構造を得るまでの工程について説明する。

まず、第１実施形態の図１２（ａ）、（ｂ）で説明した工程を行うことにより、第１、第２ゲート電極３０ｆ、３０ｇの側方のシリコン基板２０に、それぞれ第５、第６n型ソース／ドレインエクステンション３２ｅ、３２ｆと第１、第２p型ソース／ドレインエクステンション３２ｇ、３２ｈとを形成する。そして、CVD法により全面に酸化シリコン膜を形成した後、その酸化シリコン膜をエッチバックして、第２導電体３０ａ、コントロールゲート３０ｄ、配線３０ｅ、及び第１、第２ゲート電極３０ｆ、３０ｇのそれぞれの側面に第２絶縁性サイドウォール３７を形成する。

そして、このエッチバックの後に若干のオーバーエッチングを行うことにより、第１開口３０ｂ下の酸化シリコンよりなる第３絶縁膜２８を除去して第２開口２９ａを形成し、その第２開口２９ａからコンタクト領域CRを露出させる。なお、このエッチバックは、ONO膜で構成される第２絶縁膜２６が残存する程度に行われるので、周辺回路領域の素子分離絶縁膜２１が大きく減少するといった不都合は生じない。

また、このようなエッチバックの結果、フローティングゲート２５ｄ下の第１絶縁膜２４がパターニングされてトンネル絶縁膜２４ｂになると共に、第１、第２ゲート電極３０ｆ、３０ｇ下の第３絶縁膜２８がパターニングされてゲート絶縁膜２８ａ、２８ｂとなる。

その後に、第１実施形態で説明した図１３（ｂ）、図１４（ａ）のイオン注入工程を行うことにより、図２１（ｂ）に示すように、フローティングゲート２５ｄと第１、第２ゲート電極３０ｆ、３０ｇの側方のシリコン基板２０に、第３〜第６n型ソース／ドレイン領域３８ｃ〜３８ｆと第１、第２p型ソース／ドレイン領域３８ｇ、３８ｈを形成する。

次に、第１実施形態で説明した図１４（ｂ）、図１５（ａ）の工程を行うことにより、図２２の断面図のようなフラッシュメモリセルFL、n型MOSトランジスタTR_n、及びp型MOSトランジスタTR_pの基本構造を完成させる。そして、図２２に示されるように、第２導電体３０ａに至る深さの第１０ホール４４ｊを形成し、その中に第２導電体３０ａと電気的に接続される第１０導電性プラグ４５ｊを形成する。

図２５は、この工程を終了した時点での平面図であり、上の図２１は図２５のE−E線に沿う断面図に相当する。

この後は、第１実施形態の図１５（ｂ）で説明したのと同様の工程を行うことにより、第２層間絶縁層と銅配線とを形成して、本実施形態に係る半導体装置の基本構造を完成させる。

その半導体装置は、図２２に示されるように、第１、第２導電体２５ａ、３０ａの間で絶縁体２９を構成する第２絶縁膜２６がキャパシタ誘電体膜として機能し、これら第１、第２導電体２５ａ、３０ａと第２絶縁膜２６によってキャパシタQが構成される。

そのキャパシタQの機能は特に限定されないが、１．２Vの電源電圧を昇圧して１０Vの高電圧を発生する昇圧回路内のポンピングキャパシタとしてキャパシタQを使用するのが好ましい。このようにして得られた高電圧は、例えば、フラッシュメモリセルFLに書き込み又は消去を行う際にコントロールゲート３０ｄに印加され、それによりトンネル絶縁膜２４ｂを介してフローティングゲート２５ｄに電子が注入、又は引き抜かれる。

また、このキャパシタQでは、第２開口２９ａの直径を第１開口３０ｂのそれよりも小さくしたので、点線円内に示すように、第１開口３０ｂの側面と第１導電体２５ａとの間に第２絶縁膜２６が張り出した構造となる。そのような構造によれば、第１導電体２５ａと第２導電体３０ａとの間に常に第２絶縁膜２６が存在するので、第２絶縁膜２６を介してキャパシタQの耐圧が劣化することはない。

以上説明した本実施形態によれば、第１実施形態で図８（ｂ）、図９（ａ）を参照して説明したように、トランジスタの閾値調整用の不純物領域２２ａ、２３ｂをイオン注入で形成する際にスルー膜として使用した第１、第２絶縁膜２４、２６を除去するのと同時に、第１周辺回路Iのコンタクト領域I上のONO膜よりなる第２絶縁膜２６を除去する。そのため、マスク工程を追加せずにコンタクト領域CR上の第２絶縁膜を選択的に除去することが可能となると共に、本発明の予備的事項で説明した第１〜第３例のような素子分離絶縁膜２１のエッチングが発生しない。

（４）第３実施形態
本実施形態は、第１実施形態で説明した第１導電体２５ａを抵抗素子として使用するものである。

図２６〜図３０は、本発明の第３実施形態に係る半導体装置の製造途中の断面図であり、図３１はその平面図である。これらの図において、第１実施形態で説明した要素については第１実施形態と同じ符号を付し、以下ではその説明を省略する。

最初に、図２６（ａ）に示す断面構造を得るまでの工程について説明する。

まず、第１実施形態の図８（ｂ）の工程を行った後、図２６（ａ）に示すように、第１導電膜２５の二つのコンタクト領域CRのそれぞれの上に第１窓２７ａを備えた第１レジストパターン２７を第２絶縁膜２６の上に形成する。そして、その第１レジストパターン２７をマスクにするフォトリソグラフィにより、コンタクト領域CR上の第２絶縁膜２６を除去すると共に、第２周辺回路領域III上の第１、第２絶縁膜２４、２６とを除去する。その後に、第１レジストパターン２７を除去する。

次に、図２６（ｂ）に示すように、第１実施形態と同様の酸化条件を採用して第２絶縁膜２６で覆われていない部分のシリコンを熱酸化し、それにより形成された熱酸化膜を第３絶縁膜２８とする。そして、その第３絶縁膜２８と第２絶縁膜２６とで構成される絶縁体２９の上に第２導電膜３０としてポリシリコン膜を形成する。

続いて、図２７（ａ）に示すように、フォトリソグラフィにより第１、第２導電膜２５、３０と絶縁体２９とをパターニングして、第１周辺回路領域Iにおいてエッチングされずに残存する第１、第２導電膜２５、３０を第１、第２導電体２５ａ、３０ａとすると共に、セル領域IIの第１、第２導電膜２５、３０と絶縁体２９をそれぞれフローティングゲート２５ｄ、コントロールゲート３０ｄ、及び中間絶縁膜２９ｄとする。

次いで、図２７（ｂ）に示すように、第３レジストパターン３１の第３窓３１ａを通じてシリコン基板２０にn型不純物をイオン注入して、フローティングゲート２５ｄの側方のシリコン基板２０に第２、第３n型ソース／ドレインエクステンション３２ｃ、３２ｄを形成する。

その後に、第３レジストパターン３１を除去する。

次に、図２８（ａ）に示すように、窒化シリコン膜を全面に形成した後、それをエッチバックして、第２導電体３０ａとフローティングゲート２５ｄのそれぞれの側面に第１絶縁性サイドウォール３３として残す。

続いて、図２８（ｂ）に示すように、第１導電体２５ａの二つのコンタクト領域CRに対応する二つの第４窓３４ａを備えた第４レジストパターン３４をエッチングマスクとして用いながら、第２導電体３０ａと第２導電膜３０とをエッチングする。これにより、第２導電膜３０がパターニングされてコンタクト領域CRの上に第１開口３０ｂが形成されると共に、第２周辺回路領域IIIの上の第２導電膜３０がパターニングされて第１、第２ゲート電極３０ｆ、３０ｇが形成される。更に、素子分離絶縁膜２１上に延在していた第２導電膜３０もパターニングされて配線３０ｅとなる。

その後、このパターニングに使用した第４レジストパターン３４は除去される。

次いで、図２９（ａ）に示すように、第１、第２ゲート電極３０ｆ、３０ｇの側方のシリコン基板２０に、それぞれ第５、第６n型ソース／ドレインエクステンション３２ｅ、３２ｆと第１、第２p型ソース／ドレインエクステンション３２ｇ、３２ｈとを形成する。

そして、CVD法により全面に酸化シリコン膜を形成した後、その酸化シリコン膜をエッチバックして、第２導電体３０ａ、コントロールゲート３０ｄ、配線３０ｅ、及び第１、第２ゲート電極３０ｆ、３０ｇのそれぞれの側面に第２絶縁性サイドウォール３７を形成する。

また、このようなエッチバックの結果、フローティングゲート２５ｄ下の第１絶縁膜２４がパターニングされてトンネル絶縁膜２４ｂになると共に、第１、第２ゲート電極３０ｆ、３０ｇ下の第３絶縁膜２８がパターニングされてゲート絶縁膜２８ａ、２８ｂとなる。更に、第１導電体２５ａのコンタクトCR上の第３絶縁膜２８が除去されて第１開口３０ｂよりも小さな第２開口２９ａが形成され、その第２開口２９ａにコンタクト領域CRが露出する。

続いて、図２９（ｂ）に示すように、フローティングゲート２５ｄと第１、第２ゲート電極３０ｆ、３０ｇの側方のシリコン基板２０に、第３〜第６n型ソース／ドレイン領域３８ｃ〜３８ｆと第１、第２p型ソース／ドレイン領域３８ｇ、３８ｈを形成する。

次に、第１実施形態で説明した図１４（ｂ）、図１５（ａ）の工程を行うことにより、図３０に示すように、第１層間絶縁膜４４に第１、第４〜第９ホール４４ａ、４４ｄ〜４４ｉを形成した後、各ホールの中に第１、第４〜第９導電性プラグ４５ａ、４５ｄ〜４５ｉを形成する。

ここまでの工程により、フラッシュメモリセルFL、n型MOSトランジスタTR_n、及びp型MOSトランジスタTR_pの基本構造が図示のように完成したことになる。

図３１は、この工程を終了した時点での平面図であり、上の図３０は図３１のF−F線に沿う断面図に相当する。

この後は、第１実施形態の図１５（ｂ）で説明したのと同様の工程を行うことにより、第２層間絶縁層と銅配線とを形成して、本実施形態に係る半導体装置の基本構造を完成させる。

その半導体装置では、図３０に示されるように、第１導電体２５ａの上に第１ホール４４ａが間隔をおいて二つ形成されると共に、各第１ホール４４ａのそれぞれに第１導電性プラグ４５ａが形成される。そして、これら二つの第１導電性プラグ４５ａを端子とし、第１導電体２５ａを抵抗体とする抵抗素子Rが図示のように形成される。

その抵抗素子Rの機能は特に限定されず、ロジック回路に必要とされる任意の抵抗として用いてよい。

ところで、第２絶縁膜２６の上の第２導電体３０ａは、電気的にフローティングとなっており、上記の抵抗素子Rと電気的に接続されるものではないが、第１開口３０ｂの近くで第１導電体２５ａと短絡すると、第１導電体２５ａを流れるべき電流が第２導電体３０ａに流れ込んで抵抗素子Rの抵抗値が設計よりも増える恐れがある。

その点に鑑み、本実施形態では、第２開口２９ａの直径を第１開口３０ｂのそれよりも小さくした。これによれば、点線円内に示すように、第１開口３０ｂの側面と第１導電体２５ａとの間に第２絶縁膜２６が張り出した構造となるので、第２実施形態と同様に第１導電体２５ａと第２導電体３０ａとの短絡が生じることはない。その結果、第１、第２導電体２５ａ、３０ａ同士の短絡に伴う抵抗素子Rの抵抗値のばらつきを抑制でき、その抵抗値を設計通りにすることができる。

また、上記した本実施形態では、第１実施形態で図８（ｂ）、図９（ａ）を参照して説明したように、トランジスタの閾値調整用の不純物領域２２ａ、２３ｂをイオン注入で形成する際にスルー膜として使用した第１、第２絶縁膜２４、２６を除去するのと同時に、第１周辺回路Iのコンタクト領域I上のONO膜よりなる第２絶縁膜２６を除去する。そのため、工程数の増大を招かずにコンタクト領域CR上の第２絶縁膜を選択的に除去することが可能となる。

更に、第１実施形態と同様に、第１、第２絶縁膜２４、２６を除去する工程では、第２周辺回路領域IIIのエッチング量の方が第１周辺回路領域Iのそれよりも多い。従って、この工程のエッチング量を第２周辺回路領域IIIにおけるそれに合わせることで、コンタクト領域CR上での第２絶縁膜２６を完全に除去しながら、第２周辺回路領域IIIにおけるエッチングが過剰になるのを防止することができ、第２周辺回路領域IIIの素子分離絶縁膜２１がエッチングされるのを防ぐことができる。

（５）第４実施形態
第１実施形態では、第１周辺回路領域Iに第２導電体３０ａを残存させたが、これを途中で除去するようにしたのが本実施形態である。

図３２〜図３８は、本発明の第４実施形態に係る半導体装置の製造途中の断面図である。これらの図において、第１実施形態で説明した要素については第１実施形態と同じ符号を付し、以下ではその説明を省略する。

まず、第１実施形態で説明した図９（ａ）の工程を行うことにより、図３２（ａ）に示すように、第２絶縁膜２６をパターニングする。但し、第１実施形態では、コンタクト領域CR以外の第１周辺回路領域Iにもパターニング後の第２絶縁膜２６を残していたが、本実施形態では、パターニングによりセル領域IIにのみ第２絶縁膜２６を残す。

次いで、図３２（ｂ）に示すように、第１実施形態と同じ酸化条件を採用して、第１周辺回路領域I上のポリシリコンよりなる第１導電体２５と第２周辺回路領域III上のシリコン基板２０とを熱酸化する。そして、これにより形成された熱酸化膜を第３絶縁膜２８とし、その第３絶縁膜２８と第２絶縁膜２６とを絶縁体２９とする。

その後に、第１実施形態の図１０（ａ）と同じ工程を行うことにより、図３３（ａ）に示すように、第１導電膜２５、絶縁体２９、及び第２導電体３０のそれぞれをパターニングする。その結果、第１周辺回路領域Iには、第１導電体２５ａ、絶縁体２９を構成する第２絶縁膜２８、及び第２導電体３０ａの積層体が形成される。そして、セル領域II上には、後でフラッシュメモリセルを構成することになるフローティングゲート２５ｄ、中間絶縁膜２９ｄ、及びコントロールゲート３０ｄの積層体が形成されることになる。

次に、図３３（ｂ）に示すように、第１実施形態の図１０（ｂ）と同じようにして、第３レジストパターン３１の第３窓３１ａを通じてシリコン基板２０にn型不純物をイオン注入する。そのイオン注入により、フローティングゲート２５ｄとゲート部２５ｃのそれぞれの側方のシリコン基板２０に、第１〜第４n型ソース／ドレインエクステンション３２ａ〜３２ｄが形成される。その後に、第３レジストパターン３１を除去する。

続いて、図３４（ａ）に示すように、全面に窒化シリコン膜を形成した後、その窒化シリコン膜をエッチバックして、第２導電体３０ｂとフローティングゲート２５ｄのそれぞれの側面に第１絶縁性サイドウォール３３として残す。

次に、図３４（ｂ）に示す断面構造を得るまでの工程について説明する。

まず、各領域I〜IIIの上に第４レジストパターン３４を形成する。その第４レジストパターン３４は、セル領域IIを覆うと共に、第２周辺回路領域III上においてゲート電極形状を有する。一方、第１周辺回路領域Iは、その第４レジストパターン３４で覆われずに露出する。

次いで、Cl₂とO₂との混合ガスをエッチングガスとして採用し、第４レジストパターン３４をマスクにしながら、第１周辺回路領域Iの第２導電体３０ａと第２周辺回路領域IIの第２導電膜３０とをプラズマエッチングする。その結果、第１周辺回路領域Iでは、第２導電体３０ａの全てが除去されて第２絶縁膜２８が露出すると共に、第１絶縁性サイドウォール３３が第２絶縁膜２８の上面よりも突出し、その側面３３ａが露出した構造が得られる。そして、第２周辺回路領域IIIでは、第２導電膜３０がパターニングされて第１、第２ゲート電極３０ｆ、３０ｇとなる。

この後に、第４レジストパターン３４を除去する。

続いて、図３５（ａ）に示すように、第５レジストパターン３５の第５窓３５ａを通じてn型不純物をシリコン２０にイオン注入して、第１ゲート電極３０ｆの側方のシリコン基板２０に第５、第６n型ソース／ドレインエクステンション３２ｅ、３２ｆを形成する。その後に、第５レジストパターン３５は除去される。

次いで、図３５（ｂ）に示すように、第６レジストパターン３６の第６窓３６ａを通じてp型不純物をシリコン２０にイオン注入することにより、第２ゲート電極３０ｇの側方のシリコン基板２０に第１、第２p型ソース／ドレインエクステンション３２ｇ、３２ｈを形成する。その後に、第６レジストパターン３６は除去される。

次に、図３６（ａ）に示す断面構造を得るまでの工程について説明する。

まず、CVD法により全面に酸化シリコン膜を形成した後、その酸化シリコン膜をエッチバックすることにより、点線円内に示されるように、第２導電体３０ａ（図３４（ａ）参照）が除去されて露出していた第１絶縁性サイドウォール３３の側面３３ａと第２絶縁膜２８の上とに第２絶縁性サイドウォール３７を形成する。その第２絶縁性サイドウォール３７は、コントロールゲート３０ｄ、及び第１、第２ゲート電極３０ｆ、３０ｇのそれぞれの側面にも形成される。

そして、更にそのエッチバックを進めて、第２絶縁性サイドウォール３７をマスクにしながら、パッド部２５ｂ上で絶縁体２９を構成している第３絶縁膜２８をエッチングする。これにより、パッド部２５ｂの第３絶縁膜２８がパターニングされて第３開口２９ｂが形成され、点線円内に示すように、第２絶縁性サイドウォール３７の曲面状の側面３７ａがその第３開口２９ｂの側面に連続した構造が得られる。

また、このエッチバックでは、第２絶縁性サイドウォール３７がマスクとなって第１絶縁膜２４がパターニングされ、その第１絶縁膜２４がゲート部２５ｃとフローティングゲート２５ｄのそれぞれの下にゲート絶縁膜２４ａ及びトンネル絶縁膜２４ｂとして残る。

更に、第２周辺回路領域JIIでは、第３絶縁膜２８がパターニングされて第１、第２ゲート３０ｆ、３０ｇの下にゲート絶縁膜２８ａ、２８ｂとして残る。

続いて、第１実施形態で説明した図１３（ｂ）の工程と同様に、図３６（ｂ）に示すように、第７レジストパターン３９をマスクとするイオン注入により、ゲート部２５ｃ、フローティングゲート２５ｄ、第１ゲート電極３０ｆのそれぞれの側方のシリコン基板２０に第１〜第６n型ソース／ドレイン領域３８ａ〜３８ｆを形成する。その後に、第７レジストパターン３９を除去する。

この工程により、第１実施形態と同様に、参照トランジスタTR_ref、フラッシュメモリセルFL、及びn型MOSトランジスタTR_nの基本構造が完成したことになる。

次に、第１実施形態で説明した図１４（ａ）の工程と同様に、図３７（ａ）に示すように、第８レジストパターン４０をマスクとするイオン注入により第２ゲート電極３０ｇの側方のシリコン基板２０に第１、第２p型ソース／ドレイン領域３８ｇ、３８ｈを形成する。そのイオン注入が終了した後、第８レジストパターン４０は除去される。そして、この工程により、第２周辺回路領域IIIには、第１実施形態で説明したp型MOSトランジスタTR_nの基本構造が完成する。

続いて、第１実施形態の図１４（ｂ）の工程を行うことにより、図３７（ｂ）に示すように、各ソース／ドレイン領域３８ａ〜３８ｈの表層に第１〜第８コバルトシリサイド層４１ａ〜４１ｈを形成し、更にその上の第１層間絶縁膜４４をパターニングして第１〜第９ホール４４ａ〜４４ｉを形成する。

次いで、第１実施形態の図１５（ａ）の工程を行うことにより、図３８に示すように、各ソース／ドレイン領域３８ａ〜３８ｈと電気的に接続される第１〜第９導電性プラグ４５ａ〜４５ｉを第１〜第９ホール４４ａ〜４４ｉの中に形成する。

この後は、第２層間絶縁膜と銅配線の形成工程を行うが、これらの工程は第１実施形態と同様なので、その説明は省略する。

以上説明した本実施形態によれば、第１〜第３実施形態で説明した理由により、図３２（ａ）に示した工程において、余分なマスク工程を追加しないでコンタクト領域CR上の第２絶縁膜２６を除去できると共に、その第２絶縁膜２６を除去する際に素子分離絶縁膜２１がエッチングされるのを防ぐことができる。

更に、本実施形態では、図３４（ｂ）に示した工程において、第１周辺回路領域Iを覆わないように第４レジストパターン３４を形成し、第１周辺回路領域I上の第２導電体３０ａをエッチングして除去するようにした。これによれば、第１実施形態の図１１（ｂ）の工程のように第４レジストパターン３４に第４窓３４ａを形成しないので、その第４窓３４ａと第２導電体３０ａとのアライメントを考慮する必要が無く、第４レジストパターン３４の位置合わせ精度を緩和することができる。更に、第４窓３４ａを形成しない分だけ第４レジストパターン３４の形状が単純化されるので、第４レジストパターン３４を形成するのに必要な露光データが第１実施形態よりも少なくなり、その露光データを作成する手間を減らすことができる。

（６）第５実施形態
図３９、図４０は、本発明の第５実施形態に係る半導体装置の製造途中の断面図である。これらの図において、第１実施形態で説明した要素については第１実施形態と同じ符号を付し、以下ではその説明を省略する。

最初に、図３９（ａ）に示す断面構造を得るまでの工程について説明する。

まず、第１実施形態の図９（ｂ）の工程を行うことにより、図３９（ａ）に示すように、第２、第３絶縁膜２６、２８の上に厚さ約１８０nmのポリシリコン膜を第２導電膜３０として形成する。

その後、本実施形態では、第１、第２導電膜２５、３０のパターニングの際に露光光の反射を防止する反射防止膜５０として７０nm以上の厚さの窒化シリコン膜を形成する。

次に、図３９（ｂ）に示すように、反射防止膜５０の上に第２レジストパターン１８を形成し、この第２レジストパターン１８をマスクにして、反射防止膜５０、第１、第２導電膜２５、３０、及び絶縁体２９をエッチングする。そのエッチングでは、ポリシリコンよりなる第１、第２導電膜２５、３０のエッチングガスとしてCl₂とO₂との混合ガスが使用される。また、窒化シリコン膜よりなる反射防止膜５０とONO膜よりなる第２絶縁膜２６のエッチングガスとしてはCH₃とO₂との混合ガスが使用される。

このようなエッチングの結果、第１周辺回路領域I上の第１、第２導電膜２５、３０がそれぞれ第１、第２導電体２５ａ、３０ａとされ、セル領域II上の第１、第２導電膜２５、３０と絶縁体２９とがそれぞれフローティングゲート２５ｄ、コントロールゲート３０ｄ、中間絶縁膜２９ｄとされる。

この後に、第２レジストパターン１８は除去される。

続いて、図４０（ａ）に示すように、７０nm以上の厚い反射防止膜５０をマスクにし、その反射防止膜５０によってコントロールゲート３０ｄと第２周辺回路領域IIIの第２導電膜３０にイオンが注入されるのを防ぎながら、n型不純物のAsを加速エネルギ５０KeV、ドーズ量６×１０¹⁵cm^-3の条件でシリコン基板２０にイオン注入する。それにより、フローティングゲート２５ｄとゲート部２５ｃのそれぞれの側方のシリコン基板２０には、第１〜第４n型ソース／ドレインエクステンション３２ａ〜３２ｄが形成される。

この後は、第１実施形態で説明した図１１（ａ）〜図１５（ｂ）と同じ工程を行うことにより、本実施形態に係る半導体装置の基本構造を完成させる。

以上説明した本実施形態では、図３９（ａ）で説明したように、コントロールゲート３０ｄ上の反射防止膜５０が７０nm以上の厚みを有するので、第１〜第４n型ソース／ドレインエクステンション３２ａ〜３２ｄをイオン注入で形成する際、反射防止膜５０でイオンをブロックすることができる。そのため、そのイオン注入の際、第２導電膜３０にn型不純物が注入されるのを防止するために第１実施形態で形成した第３レジストパターン３１（図１０（ｂ）参照）が不要となるので、その第３レジストパターンの形成工程の分だけ工程を簡略化することが可能となる。

図４１は、窒化シリコン膜よりなる反射防止膜５０の厚さによって、As^-イオンがどの程度ブロックされるのかを調査して得られたグラフである。特に、この調査では、図１４（ａ）の工程で低抵抗化のために第２ゲート電極３０ｇにイオン注入されたB⁺の濃度と、図４０のイオン注入工程で反射防止膜５０を通り抜けて第２ゲート電極３０ｇに注入されたAs^-との比の百分率を求めた。図４１の縦軸はその百分率を表す。

図４１に示されるように、窒化シリコン膜よりなる反射防止膜５０の厚さを７０nm以上とすることで、殆ど全てのAs^-が反射防止膜５０によってブロックされるのが理解される。

（７）第６実施形態
図４２〜図６６は、本発明の第６実施形態に係る半導体装置の製造途中の断面図であり、図６７〜図６９はその平面図である。

本実施形態では、第１実施形態と同様にFPGA等のロジック混載メモリが作製されるが、第１実施形態よりもトランジスタを大幅に多く形成するので、ロジック混載メモリの機能も大幅に向上させることができる。

最初に、図４２に示す断面構造を得るまでの工程について説明する。

まず、第１、第２周辺回路領域I、IIIとセル領域IIとが画定されたシリコン基板６０にSTI用の溝６０ａを形成し、その溝６０ａ内に素子分離絶縁膜６１として酸化シリコンを形成する。その後に、シリコン基板６０の全面を熱酸化して厚さ約１０nmの熱酸化膜を形成し、それを犠牲絶縁膜５９とする。

なお、シリコン基板６０の第２周辺回路領域IIIは、高電圧トランジスタ形成領域III_H、中電圧トランジスタ形成領域III_M、及び低電圧トランジスタ形成領域III_Lに更に細分される。

次に、図４３に示すように、高電圧トランジスタ形成領域III_Hにおいてn型MOSトランジスタが形成される領域とセル領域IIとが露出する第１窓６２ａを備えた第１レジストパターン６２を犠牲絶縁膜５９の上に形成する。その第１窓６２ａには、第１周辺回路領域Iの一部も露出する。そして、その第１窓６２ａを通じてn型不純物のP⁺イオンをシリコン基板６０にイオン注入し、シリコン基板６０の深部に第１nウエル６３を形成する。そのイオン注入の条件は特に限定されないが、本実施形態では加速エネルギ２MeV、ドーズ量２×１０¹³cm^-3を採用する。

この後に、第１レジストパターン６２を除去する。

次いで、図４４に示すように、犠牲絶縁膜５９の上にフォトレジストを塗布し、それを露光、現像することにより第２レジストパターン５８を形成する。その第２レジストパターン５８は、高電圧トランジスタ形成領域III_Hにおいてn型MOSトランジスタが形成される領域とセル領域IIとが露出する第２窓５８ａを有する。第１周辺回路領域Iの一部もその第２窓５８ａから露出する。

また、中電圧トランジスタ形成領域III_Mと低電圧トランジスタ形成領域III_Lにおいてn型MOSトランジスタが形成される領域上の第２レジストパターン５８にはそれぞれ第３、第４窓５８ｂ、５８ｃが形成される。

そして、このような第２レジストパターン５８をマスクにして、１回目の条件を加速エネルギ４００KeV及びドーズ量１．５×１０¹³cm^-3とし、２回目の条件を加速エネルギ１００KeV、ドーズ量２×１０¹²cm^-3とするイオン注入でシリコン基板６０にp型不純物のB+イオンを注入することにより、第１〜第３pウエル６４〜６６を形成する。

高電圧トランジスタ形成領域III_Hには、閾値電圧の高いn型MOSトランジスタと閾値電圧の低いn型MOSトランジスタとが形成されるが、後者の閾値電圧が上記の第１pウエル６４によって制御される。

この後に、第２レジストパターン５８を除去する。

次に、図４５に示すように、高電圧トランジスタ形成領域III_Hにおいて閾値電圧の高いn型MOSトランジスタが形成される領域上に第５窓６７ａを有する第３レジストパターン６７を各領域I〜IIIの上に形成する。その第３レジストパターン６７は、第５窓６７ａの他に、中電圧トランジスタ形成領域III_Mと低電圧トランジスタ形成領域III_Lにおいてn型MOSトランジスタが形成される領域上に第６、第７窓６７ｂ、６７ｃが形成される。

そして、この第３レジストパターン６７をマスクにして、加速エネルギ１００KeV、ドーズ量６×１０¹²cm^-3の条件でシリコン基板６０にp型不純物のB⁺イオンをイオン注入することにより、第４〜第６pウエル６８〜７０を形成する。

これらのウエルのうち、第４pウエル６８は、高電圧トランジスタ形成領域III_Hに後で形成される閾値電圧の高いn型MOSトランジスタの閾値電圧を制御するものである。一方、第５、第６pウエル６９、７０は、中電圧トランジスタ形成領域III_Mと低電圧トランジスタ形成領域III_Lに後で形成されるn型MOSトランジスタのチャネルストップ層としての機能を有する。

その後に、第３レジストパターン６７を除去する。

続いて、図４６に示すように、各領域III_H、III_M、及びIII_Lにおいてp型MOSトランジスタが形成される領域上に第８〜第１０窓７１ａ〜７１ｃを有する第４レジストパターン７１を各領域I〜III上に形成する。

そして、この第４レジストパターン７１をマスクにして、１回目の条件を加速エネルギ６００KeV及びドーズ量１．５×１０¹³cm^-3とし、２回目の条件を加速エネルギ２４０KeV、ドーズ量３×１０¹²cm^-3とするイオン注入により、シリコン基板６０にn型不純物のP⁺イオンを注入して第２〜第４nウエル７２〜７４を形成する。

高電圧トランジスタ形成領域III_Hには、閾値電圧の高いp型MOSトランジスタと閾値電圧の低いp型MOSトランジスタとが形成されるが、後者の閾値電圧が上記の第２pウエル７２によって制御される。

この後に、第４レジストパターン７１を除去する。

次いで、図４７に示すように、高電圧トランジスタ形成領域III_Hにおいて閾値電圧の高いp型MOSトランジスタが形成される領域上に第１１窓７５ａを有する第５レジストパターン７５を各領域I〜IIIの上に形成する。その第５レジストパターン７５には、中電圧トランジスタ形成領域III_Mと低電圧トランジスタ形成領域III_Lにおいてp型MOSトランジスタが形成される領域上に第１２、第１３窓７５ｂ、７５ｃが形成される。

そして、この第５レジストパターン７５をマスクにして、加速エネルギ２４０KeV、ドーズ量６．５×１０¹²cm^-3の条件でシリコン基板６０にn型不純物のP⁺イオンをイオン注入することにより、第５〜第７nウエル７６〜７８を形成する。

これらのウエルのうち、第５nウエル７６は、高電圧トランジスタ形成領域III_Hに後で形成される閾値電圧の高いp型MOSトランジスタの閾値電圧を制御するものである。一方、第６、第７nウエル７７、７８は、中電圧トランジスタ形成領域III_Mと低電圧トランジスタ形成領域III_Lに後で形成されるp型MOSトランジスタのチャネルストップ層としての機能を有する。

この後に、第５レジストパターン７５を除去する。

続いて、図４８に示すように、第１周辺回路領域Iとセル領域II上に第１４窓７９ａを備えた第６レジストパターン７９を各領域I〜III上に形成する。そして、その第６レジストパターン７９をマスクにして、加速エネルギ４０KeV、ドーズ量６×１０¹³cm^-3の条件でシリコン基板６０にp型不純物のB⁺イオンをイオン注入することにより、第１p型不純物拡散領域８０を形成する。その第１p型不純物拡散領域８０は、セル領域IIに後で形成されるフラッシュメモリセルの閾値電圧を制御する役割を担う。

この後に、第６レジストパターン７９を除去する。

次に、図４９に示す断面構造を得るまでの工程について説明する。

まず、フッ酸溶液によるウエットエッチングで犠牲絶縁膜５９を除去し、シリコン基板６０の清浄面を露出させる。そして、ArとO₂との混合雰囲気において基板温度を９００℃〜１０５０℃とする熱処理条件でシリコン基板６０の表面に熱酸化膜を厚さ約１０nmに形成し、それを第１絶縁膜８１とする。その第１絶縁膜８１は、後でフラッシュメモリセルのトンネル絶縁膜となる。

次に、図５０に示す断面構造を得るまでの工程について説明する。

まず、SiH₄とPH₃とを反応ガスとして使用する減圧CVD法により、第１絶縁膜８１の上に、in-situでリンがドープされたポリシリコン膜を厚さ約９０nmに形成し、それを第１導電膜８２とする。次いで、フォトリソグラフィによりその第１導電膜８２をパターニングして第２周辺回路領域IIIから除去する。なお、セル領域IIにおける第１導電膜８２は、このパターニングによりワードライン方向に直行した帯状となる。

次に、第１導電膜８２上と、第２周辺回路領域III上の第１絶縁膜８１上とに、減圧CVD法を用いて酸化シリコン膜と窒化シリコン膜とをこの順にそれぞれ厚さ５nm、１０nmに形成する。更に、O₂雰囲気中において、基板温度約９５０℃で窒化シリコン膜の表面を酸化し、その表面に約３０nmの酸化シリコン膜を形成する。これにより、酸化シリコン膜、窒化シリコン膜、及び酸化シリコン膜をこの順に積層してなるONO膜が第２絶縁膜８３として全面に形成される。

なお、ONO膜中の窒化シリコン膜を酸化する際の熱処理や、図４９で説明した第１絶縁膜８１を形成する際の熱処理により、シリコン基板６０に形成されていたウエル中の不純物が約０．１〜０．２μm以上拡散し、ウエルの不純物分布がブロードとなる。

続いて、図５１に示すように、中電圧トランジスタ形成領域III_Mにおいてn型MOSトランジスタが形成される領域上に第１５窓８４ａを備えた第７レジストパターン８４を各領域I〜III上に形成する。そして、その第７レジストパターン８４をマスクにし、第１、第２絶縁膜８１、８３をスルー膜にしながら、加速エネルギ３０KeV、ドーズ量５×１０¹²cm^-3の条件でシリコン基板６０にp型不純物のB⁺イオンをイオン注入する。これにより、中電圧トランジスタ形成領域III_Mには、n型MOSトランジスタの閾値電圧を調節するための第２p型不純物拡散領域８５が形成されたことになる。

その後に、第７レジストパターン８４を除去する。

次に、図５２に示すように、今度は中電圧トランジスタ形成領域III_Mにおいてp型MOSトランジスタが形成される領域上に第１６窓８６ａを備えた第８レジストパターン８６を各領域I〜III上に形成する。更に、その第８レジストパターン８６をマスクにし、第１、第２絶縁膜８１、８３をスルー膜にしながら、加速エネルギ１５０KeV、ドーズ量３×１０¹²cm^-3の条件でシリコン基板６０にn型不純物のAs^-イオンをイオン注入する。これにより、中電圧トランジスタ形成領域III_Mには、p型MOSトランジスタの閾値電圧を調節するための第１n型不純物拡散領域８７が形成されたことになる。

その後に、第７レジストパターン８４を除去する。

次いで、図５３に示すように、第２絶縁膜８３の上にフォトレジストを塗布し、それを露光、現像することにより、低電圧トランジスタ形成領域III_Lの上に第１７窓８８ａを備えた第９レジストパターン８８を形成する。

低電圧トランジスタ形成領域III_Lには、高閾値電圧と低閾値電圧の二つのn型MOSトランジスタと、高閾値電圧と低閾値電圧の二つのp型MOSトランジスタとが後で形成されるが、上記した第１７窓８８ａは、そのうちの高閾値電圧のn型MOSトランジスタが形成される領域の上に形成される。

そして、第１、第２絶縁膜８１、８３をスルー膜にしながら、第１７窓８８ａを通じて加速エネルギ１０KeV、ドーズ量５×１０¹²cm^-3の条件でシリコン基板６０にp型不純物のB+イオンをイオン注入する。これにより、低電圧トランジスタ形成領域IIILには、高閾値電圧のn型MOSトランジスタの閾値電圧調節用の第３p型不純物拡散領域８９が形成されたことになる。

その後に、第９レジストパターン８８は除去される。

続いて、図５４に示すように、低電圧トランジスタ形成領域III_Lにおいて高閾値電圧のp型MOSトランジスタが形成される領域上に第１８窓９０ａを備えた第１０レジストパターン９０を各領域I〜IIIの上に形成する。その後、第１、第２絶縁膜８１、８３をスルー膜にしながら、第１７窓９０ａを通じて加速エネルギ１００KeV、ドーズ量５×１０¹²cm^-3の条件でシリコン基板６０にn型不純物のAs^-イオンをイオン注入して、高閾値電圧のp型MOSトランジスタの閾値電圧調節用の第２n型不純物拡散領域９１を形成する。

このイオン注入を終了後、第１０レジストパターン９０を除去する。

ここまでの工程により、第２周辺回路領域IIIにおけるトランジスタの閾値電圧を制御するための拡散領域８５、８７、８９、９１の形成が終了したので、これらの拡散領域をイオン注入で形成する際にスルー膜として使用した第２周辺回路領域IIIの第１、第２絶縁膜８１、８３はこれ以降の工程では不要となる。

そこで、次の図５５に示す工程では、その第２周辺回路領域IIIの第１、第２絶縁膜８１、８３を除去する。これを行うには、図５５に示すように、セル領域IIを覆う第１１レジストパターン９２を第２絶縁膜８３の上に形成する。第１周辺回路領域Iにおける第１導電膜８２のコンタクト領域CRと、第２周辺回路IIIは、その第１１レジストパターン９２に覆われずに露出する。

次いで、第１１レジストパターン９２をマスクとして使用しながら、CH₃とO₂との混合ガスをエッチングガスとするプラズマエッチングと、その後のHF溶液によるウエットエッチングにより、コンタクト領域CR上の第２絶縁膜８３と、第２周辺回路IIIの第１、第２絶縁膜８１、８３とをエッチングして除去する。これにより、コンタクト領域CR以外の領域のみに第２絶縁膜８３が残ると共に、第２周辺回路領域IIIのシリコン基板６０が露出することになる。

続いて、酸素アッシングによって第１１レジストパターン９２を除去した後、ウエット処理によりシリコン基板６０の表面を洗浄する。

次に、図５６に示す断面構造を得るまでの工程について説明する。

まず、基板温度を８５０℃とする酸化条件を採用し、第２周辺回路領域IIIに露出しているシリコン基板６０の表面を１３nmの厚さだけ熱酸化して、それにより形成された熱酸化膜を第３絶縁膜９４とする。この熱酸化では、第２絶縁膜８３で覆われずに露出している第１導電膜８２のコンタクト領域CR上にも熱酸化膜よりなる第３絶縁膜９４が形成される。

次いで、セル領域IIと高電圧トランジスタ形成領域III_Hの上に第１２レジストパターン９３を形成する。そして、この第１２レジストパターン９３をマスクとして使用しながら、HF溶液を用いたウエットエッチングにより、中電圧トランジスタ形成領域III_Mと低電圧トランジスタ形成領域III_L上の第３絶縁膜９４をエッチングして除去する。また、このエッチングでは、第１導電膜８２のコンタクト領域CR上の熱酸化膜よりなる第３絶縁膜９４もエッチングされ、それによりコンタクト領域CRが露出する。

その後に、第１２レジストパターン９３を除去する。

次に、図５７に示す断面構造を得るまでの工程について説明する。

まず、酸素雰囲気中で基板温度を約８５０℃とする酸化条件を採用し、中電圧トランジスタ形成領域III_Mと低電圧トランジスタ形成領域III_Lにおいて露出しているシリコン基板６０の表面を約６nmの厚さだけ熱酸化して、それにより形成された熱酸化膜を第４絶縁膜９６とする。その第４絶縁膜９６は、先の第３絶縁膜９４と同様に、第１導電膜８２のコンタクト領域CR上にも形成される。

続いて、セル領域II、高電圧トランジスタ形成領域III_H、及び中電圧トランジスタ形成領域III_Mの上に第１３レジストパターン９５を形成する。そして、この第１３レジストパターン９５をマスクとして使用しながら、HF溶液を用いたウエットエッチングにより、コンタクト領域CR上と低電圧トランジスタ形成領域III_L上の第４絶縁膜９６をエッチングして除去する。

その後に、第１３レジストパターン９５を除去する。

次に、図５８に示す断面構造を得るまでの工程について説明する。

まず、酸素雰囲気中で基板温度を約８５０℃とする酸化条件を採用して、第２〜第４絶縁膜８３、９４、９６で覆われていない部分のシリコンを約２．２nmの厚さだけ熱酸化する。これにより、ポリシリコンよりなる第１導電膜８２のコンタクト領域CRと、低電圧トランジスタ形成領域III_Lのシリコン６０のそれぞれの表面に、厚さ約２．２nmの熱酸化膜が第５絶縁膜９７として形成される。その第５絶縁膜９７は第２絶縁膜８３と隣接して形成され、これらの第２、第５絶縁膜８３、９７により絶縁体９９が構成される。なお、このようにしてコンタクト領域CRに形成された第５絶縁膜９７の厚さは第２絶縁膜８３よりも格段に薄くなる。

また、第５絶縁膜９７を熱酸化によって形成した結果、第３絶縁膜９４と第４絶縁膜９６の最終的な厚さはそれぞれ１６nm及び７nmとなる。

その後に、SiH₄を反応ガスとして使用する減圧CVD法により、厚さ約１８０nmのノンドープのポリシリコン膜を第２導電膜１００として全面に形成する。

次に、図５９に示す断面構造を得るまでの工程について説明する。

まず、第２導電膜１００上にフォトレジストを塗布し、それを露光、現像することにより、第１４レジストパターン１０１を形成する。次に、この第１４レジストパターン１０１をエッチングマスクとして使用して第１、第２導電膜８２、１００、及び絶縁体９９をパターニングする。そのパターニングはプラズマエッチングチャンバ内で行われ、ポリシリコンよりなる第１、第２導電膜８２、１００のエッチングガスとしてはCl₂とO₂との混合ガスが使用され、絶縁体９９を構成するONO膜よりなる第２絶縁膜８３のエッチングガスとしてはCH₃とO₂との混合ガスが使用される。

このようなパターニングの結果、第２導電膜１００を第２周辺回路領域IIIに残しながら、第１周辺回路領域I上の第１、第２導電膜８２、１００がそれぞれ第１、第２導電体８２ａ、１００ａとされ、セル領域II上の第１、第２導電膜８２、１００と絶縁体２９とがそれぞれフローティングゲート８２ｄ、コントロールゲート１００ｄ、中間絶縁膜９９ｄとされる。

この後に、第１４レジストパターン１０１は除去される。

図６７は、この工程を終了後の平面図であり、上の図５９は、図６７のG−G線に沿う断面図に相当する。但し、図６７では、構成を見易くするために、第１周辺回路領域Iにおける第２導電体１００ａを省くと共に、第２周辺回路領域IIIを省略している。

図６７に示されるように、第１導電体８２ａはパッド部８２ｂとゲート部８２ｃとで構成される。

次に、図６０に示す断面構造を得るまでの工程について説明する。

まず、フローティングゲート８２ｄとコントロールゲート１００ｄのそれぞれの側面を熱酸化することにより、これらの側面に極薄い熱酸化膜（不図示）を形成する。その熱酸化膜は、最終的に形成されるフラッシュメモリセルのリテンション特性を向上させる役割を担う。

その後に、第２導電体１００ａ、コントロールゲート１００ｄ、及び第２導電膜１００を覆う不図示のレジストパターンを形成し、そのレジストパターンをマスクにしてシリコン基板６０にn型不純物としてAs⁺をイオン注入する。そのイオン注入の条件は特に限定されないが、本実施形態では例えば加速エネルギ５０KeV、ドーズ量６．０×１０¹⁴cm^-3が採用される。そのようなイオン注入の結果、第１導電体８２ａとフローティングゲート８２ｄのそれぞれの側方には、第２〜第４n型ソース／ドレインエクステンション１０２ｂ〜１０２ｄが形成されることになる。

その後に、上記のレジストパターンを除去し、フローティングゲート８２ｄとコントロールゲート１００ｄの側面を再度熱酸化し、不図示の熱酸化膜を形成する。

次に、図６１に示すように、窒化シリコン膜を全面に形成した後、それをエッチバックして、第２導電体１００ａとフローティングゲート８２ｄのそれぞれの側面に第１絶縁性サイドウォール１０３として残す。

次に、図６２に示すように、フォトリソグラフィにより第１周辺回路領域I上の第２導電体１００ａと第２周辺回路領域III上の第２導電膜１００とをパターニングする。これにより、コンタクト領域CR上の第２導電体１００ａが除去されて第１開口１００ｂが形成されると共に、第２周辺回路領域IIIでは、パターニングされた第２導電膜１００よりなる第１〜１０ゲート電極１００ｅ〜１００ｎが形成される。

続いて、図６３に示すように、第１〜１０ゲート電極１００ｅ〜１００ｎと不図示のレジストパターンとをマスクにしながらシリコン基板６０にAs等のn型不純物をイオン注入することにより、図示のような第５〜第１４n型ソース／ドレインエクステンション１０２ｅ〜１０２ｎを形成する。また、これと同様にB等のp型不純物をシリコン基板６０にイオン注入することにより、図示のような第１〜第１０p型ソース／ドレインエクステンション１０２ｐ〜１０２ｙを形成する。なお、上記のイオン注入におけるn型不純物とp型不純物との打ち分けは、不図示のレジストパターンを用いて行われ、イオン注入が終了後にそのレジストパターンは除去される。

次に、図６４に示す断面構造を得るまでの工程について説明する。

まず、CVD法により全面に酸化シリコン膜を形成した後、その酸化シリコン膜をエッチバックして、第２導電体１００ａ、コントロールゲート１００ｄ、及び第１〜１０ゲート電極１００ｅ〜１００ｎの側面に第２絶縁性サイドウォール１０４を形成する。そして、そのエッチバックの後にオーバーエッチを行うことにより、第２絶縁性サイドウォール１０４をマスクにしながら、パッド部２５ｂ上で絶縁体９９を構成している第５絶縁膜９７をエッチングする。これにより、第１開口１００ｂよりも直径が小さな第２開口９９ａが絶縁体９９に形成されると共に、その第２開口９９ａからコンタクト領域CRが露出し、第２周辺回路領域IIのシリコン基板６０が露出する。

また、このエッチバックにより、第２絶縁性サイドウォール１０４がマスクとなって第１絶縁膜８１がパターニングされ、その第１絶縁膜８１が第１導電体８２ａとフローティングゲート８２ｄのそれぞれの下にゲート絶縁膜８１ａ及びトンネル絶縁膜８１ｂとして残る。

更に、第２周辺回路領域IIIでは、第１〜１０ゲート電極１００ｅ〜１００ｎがマスクとなって第３〜第５絶縁膜９４、９６、９７がパターニングされ、これらの絶縁膜がゲート絶縁膜９４ａ〜９４ｄ、９６ａ、９６ｂ、９７ａ〜９７ｄとして残される。

その後、第２絶縁性サイドウォール１０４、コントロールゲート１００ｄ、及び第１〜１０ゲート電極１００ｅ〜１００ｎをマスクとするイオン注入により、図示のような第１〜第１４n型ソース／ドレイン領域１０５ａ〜１０５ｎと、第１〜第１０p型ソース／ドレイン領域１０５ｐ〜１０５ｙとを形成する。このイオン注入におけるn型不純物とp型不純物との打ち分けは、不図示のレジストパターンを用いて行われ、イオン注入が終了後にそのレジストパターンは除去される。

ここまでの工程により、高電圧トランジスタ形成領域III_Hと低電圧トランジスタ形成領域III_Lのそれぞれには、センスアンプ等のロジック回路を構成するn型MOSトランジスタTR_n(Low Vth)、TR_n(High Vth)と、p型MOSトランジスタTR_p(Low Vth)、TR_p(High Vth)とが形成される。各トランジスタに付されたLow VthとHigh Vthは、そのトランジスタの閾値電圧の高低を示すものである。

このように閾値電圧が高いものと低いものとを混在させると、閾値電圧が低いトランジスタを使用することで回路を高速に動作させることができるとともに、スタンバイ時にはその閾値電圧が低いトランジスタをオフ状態にし、代わりに閾値電圧が高いトランジスタを使用することで、スタンバイ中に発生するリーク電流を抑制することができる。

また、上記のトランジスタのうち、高電圧トランジスタ形成領域III_Hに形成されるものは、ゲート電極に印加される電圧が５Vの高電圧トランジスタとなり、低電圧トランジスタ形成領域III_Lに形成されるものは１．２Vの低電圧トランジスタとなる。

そして、中電圧トランジスタ形成領域III_Mには、ゲート電極への印加電圧が共に２．５Vのn型MOSトランジスタTR_nとp型MOSトランジスタTR_pとが図示のように形成される。

一方、セル領域IIでは、コントロールゲート１００ｄ、中間絶縁膜９９ｄ、フローティングゲート８２ｄ、トンネル絶縁膜８１ｂ、及び第３、第４n型ソース／ドレイン領域１０５ｃ、１０５ｄで構成されるフラッシュメモリセルFLが形成される。

図６８は、この工程を終了後の平面図であり、先の図６４は、図６８のH−H線に沿う断面図に相当する。但し、図６８では、構成を見易くするために、第２周辺回路領域IIIを省略している。

図６８に示されるように、第１導電体８２ａのゲート部８２ｃの側方のシリコン基板６０には第１n型ソース／ドレイン領域１０５ａが形成されている。そして、第１、第２n型ソース／ドレイン領域１０５ａ、１０５ｂ、ゲート絶縁膜８１ａ（図６４参照）、及びゲート部８２ｃにより参照トランジスタTR_refが構成される。

次に、図６５に示す断面構造を得るまでの工程について説明する。

まず、スパッタ法により全面にコバルト膜を厚さ約８nmに形成した後、そのコバルト膜をアニールしてシリコンと反応させる。そして、素子分離絶縁膜６１等の上の未反応のコバルト膜をウエットエッチングして除去し、シリコン基板６０の表層にコバルトシリサイド層１０６ｂ〜１０６ｙを形成する。

続いて、CVD法によりシリコン窒化膜を厚さ約５０nmに形成し、それをエッチングストッパ膜１０７とする。次いで、そのエッチングストッパ膜１０７の上にCVD法により第６絶縁膜１０８として酸化シリコン膜を形成し、エッチングストッパ膜１０７と第６絶縁膜１０８とを第１層間絶縁膜１０９とする。その第６絶縁膜１０８は、シリコン基板６０の平坦面上で約１μmの厚さを有する。

続いて、CMP法により第１層間絶縁膜１０９の上面を研磨して平坦化する。その後に、フォトリソグラフィにより第１層間絶縁膜１０９をパターニングして、第１、第３〜２５ホール１０９ａ、１０９ｃ〜１０９ｙを形成する。これらのホールのうち、第１ホール１０９ａは、第１導電体８２ａのコンタクト領域CR上に位置しており、第１、第２開口１００ｂ、９９ａの内側に形成される。また、残りの第３〜第２５ホール１００ｃ〜１００ｙは、それぞれコバルトシリサイド層１０６ｂ〜１０６ｙの上に形成される。

更に、第１、第３〜２５ホール１０９ａ、１００ｃ〜１００ｙ内と第１層間絶縁膜１０９上とに、スパッタ法によりTi膜とTiN膜とをこの順に形成し、それらをグルー膜とする。そして、六フッ化タングステンを反応ガスとして使用するCVD法により、そのグルー膜の上にW膜を形成して第１、第３〜２５ホール１０９ａ、１００ｃ〜１００ｙ内を完全に埋め込む。そして、第１層間絶縁膜１０９の上面に形成された余分なW膜とグルー膜とをCMP法により除去し、それらを第１、第３〜２５ホール１０９ａ、１００ｃ〜１００ｙ内に第１、第３〜２５導電性プラグ１１０ａ、１１０ｃ〜１１０ｙとして残す。

次に、図６６に示す断面構造を得るまでの工程について説明する。

最初に、塗布型の低誘電率絶縁膜１１１を全面に形成した後、その上にカバー絶縁膜１１２として酸化シリコン膜を形成し、低誘電率絶縁膜１１１とカバー絶縁膜１１２とを第２層間絶縁膜１１３とする。

次いで、フォトリソグラフィによりその第２層間絶縁膜１１３をパターニングして、配線溝１１３ａを形成する。

その後、スパッタ法により全面にCu膜をシード層として形成し、このシード層に給電を行うことによりシード層上に電解銅めっき膜を形成し、その銅めっき膜により各配線溝１１３ａを完全に埋め込む。その後に、CMP法を用いて、第２層間絶縁膜１１３の上に形成された余分なシード層と銅めっき膜とを除去し、それらを各配線溝１１３ａの中に銅配線１１４として残す。

図６９は、この工程を終了後の平面図であり、先の図６７は、図６９のJ−J線に沿う断面図に相当する。但し、図６９では、各層の平面レイアウトを見やすくするために、第２周辺回路領域IIIを省くと共に、銅配線１１４と第２層間絶縁膜１１３とを省略してある。

これに示されるように、第１導電体８２ａのゲート部８２ｃの側方のシリコン基板２０には、第２n型ソース／ドレイン領域が形成されており、その上に第２導電性プラグが電気的に接続されている。その第２導電性プラグは、第２層間絶縁膜に形成された第２ホール内に形成されており、残りの第１、第３〜２５導電性プラグ１１０ａ、１１０ｃ〜１１０ｙと同じプロセスによって形成される。

以上により、本実施形態に係る半導体装置の基本構造が完成した。

その半導体装置の製造方法によれば、図５１〜図５４に示したように、第２絶縁膜８３をスルー膜にしながら、中電圧トランジスタ形成領域III_Mと低電圧トランジスタ形成領域III_Lのそれぞれに閾値電圧調節用のウエル８５、８７、８９、９１を形成する。そして、図５５に示したように、そのイオン注入が終了してスルー膜としての役割を終えた第２絶縁膜８３を第２周辺回路領域IIで除去するのと同時に、第１導電体８２ａのコンタクト領域CR上の第２絶縁膜８３も除去する。このように、本実施形態では、スルー膜の除去工程が、コンタクト領域CR上の第２絶縁膜８３の除去工程を兼ねるので、余計なマスク工程を追加すること無しに、コンタクト領域CR上の第２絶縁膜８３を除去することが可能となる。

以下に、本発明の特徴を付記する。

（付記１） 半導体基板の第１領域上に第１絶縁膜、第１導電体、第２絶縁膜、及び第２導電体が順に形成された第１の部分と、
前記半導体基板上に前記第１導電体と前記第２導電体、又は前記第１導電体と前記第２絶縁膜のいずれか一方が積層された第２の部分と、
前記半導体基板上に前記第２絶縁膜と前記第２導電体のいずれもが積層されない第３の部分と、
を一体的に有する積層構造体と、
前記積層構造体を覆い、前記第３の部分の一部において前記積層構造体の前記第１導電体のコンタクト領域が露出するホールを備えた第３絶縁膜と、
を有することを特徴とする半導体装置。

（付記２） 前記第１絶縁膜は酸化シリコン膜であることを特徴とする付記１に記載の半導体装置。

（付記３） 前記第２絶縁膜はONO膜であることを特徴とする付記１に記載の半導体装置。

（付記４） 前記半導体基板の第２領域上に順に形成されたトンネル絶縁膜、前記第１導電体と同じ材料で構成されるフローティングゲート、前記第２絶縁膜と同じ材料で構成される中間絶縁膜、及び前記第２導電体と同じ材料で構成されるコントロールゲートと、前記フローティングゲートの側方の前記半導体基板に形成された第１、第２ソース／ドレイン領域とで構成されるフラッシュメモリセルを有することを特徴とする付記１に記載の半導体装置。

（付記５） 前記第１導電体は、前記コンタクト領域に形成されたパッド部と、該パッド部に繋がるゲート部とで構成され、
前記ゲート部の側方の前記半導体基板に第３、第４ソース／ドレイン領域が形成されて、
前記第１絶縁膜、前記ゲート部、及び前記第３、第４ソース／ドレイン領域によりトランジスタが構成されることを特徴とする付記１に記載の半導体装置。

（付記６） 前記パッド部の前記コンタクト領域上の前記第２導電体に第１開口が形成されると共に、前記第１開口の内側の前記パッド部上に第２開口を備えた酸化シリコン膜が形成されて、前記ホールが前記第１、第２開口の内側に形成されたことを特徴とする付記５に記載の半導体装置。

（付記７） 前記第２導電体は電気的にフローティング状態であることを特徴とする付記１に記載の半導体装置。

（付記８） 前記第１導電体、前記第２絶縁膜、及び前記第２導電体によりキャパシタが構成されたことを特徴とする付記１に記載の半導体装置。

（付記９） 前記ホールが間隔をおいて二つ形成されると共に、該ホールのそれぞれに前記コンタクト領域と電気的に接続された導電性プラグが形成されて、該二つの導電性プラグと前記第１導電体とにより抵抗素子が構成されることを特徴とする付記４に記載の半導体装置。

（付記１０） 半導体基板と、
前記半導体基板の第１領域上に順に形成された第１絶縁膜及び第１導電体と、
前記第１導電体上のコンタクト領域を除く領域に形成された絶縁体と、
前記第１導電体と前記絶縁体とを覆い、前記コンタクト領域の上にホールを備えた層間絶縁膜と、
前記ホール内に形成され、前記第１導電体のコンタクト領域と電気的に接続された導電性プラグと、
を有することを特徴とする半導体装置。

（付記１１） 半導体基板の第１領域上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第１導電体を形成する工程と、
前記第１導電体上に第２絶縁膜を形成する工程と、
前記第１導電体のコンタクト領域上の前記第２絶縁膜を除去する工程と、
前記第２絶縁膜の上に第２導電膜を形成する工程と、
前記第１導電体のコンタクト領域上の前記第２導電膜を除去し、該第２導電膜を第２導電体とする工程と、
前記第２導電体を覆う第３絶縁膜を形成する工程と、
前記コンタクト領域上の前記第３絶縁膜に第１ホールを形成する工程と、
前記コンタクト領域と電気的に接続される第１導電性プラグを前記第１ホール内に形成する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記１２） 前記第２絶縁膜としてONO膜を形成することを特徴とする付記１１に記載の半導体装置の製造方法。

（付記１３） 前記第１絶縁膜を形成する工程において、該第１絶縁膜を前記半導体基板の第２領域にも形成し、
前記第２導電膜を形成する工程において、前記第２領域の前記第１絶縁膜上にも該第２導電膜を形成し、
前記第２導電膜を前記第２導電体とする工程において、前記第２領域の該第２導電膜をパターニングしてコントロールゲートとし、
前記コンタクト領域上の前記第２絶縁膜を除去する工程において、該第２絶縁膜を前記コントロールゲートの下に中間絶縁膜として残し、
前記第１導電体を形成する工程において、該第１導電体と同じ材料で構成されるフローティングゲートを前記中間絶縁膜の下に形成し、
前記フローティングゲートの側方の前記半導体基板に第１、第２ソース／ドレイン領域を形成して、該第１、第２ソース／ドレイン領域、前記第１絶縁膜、前記フローティングゲート、前記中間絶縁膜、及び前記コントロールゲートでフラッシュメモリセルを構成する工程を更に有することを特徴とする付記１１に記載の半導体装置の製造方法。

（付記１４） 前記第１絶縁膜を形成する工程において、該第１絶縁膜を前記半導体基板の第３領域にも形成すると共に、
前記第２絶縁膜を形成する工程において、該第２絶縁膜を前記第３領域の前記第１絶縁膜上にも形成し、
前記第１、第２絶縁膜をスルー膜として使用しながら、前記第３領域の前記半導体基板に不純物を注入する工程を有することを特徴とする付記１３に記載の半導体装置の製造方法。

（付記１５） 前記不純物を注入した後、前記コンタクト領域上の前記第２絶縁膜を除去する工程において、前記第３領域の前記第１、第２絶縁膜を除去する工程と、
前記第１、第２絶縁膜を除去後、前記第３領域の前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側方の前記半導体基板に第３、第４ソース／ドレイン領域を形成して、前記ゲート絶縁膜、前記ゲート電極、及び前記第３、第４ソース／ドレイン領域により第１トランジスタを構成する工程とを有することを特徴とする付記１４に記載の半導体装置の製造方法。

（付記１６） 前記不純物を注入する工程は、前記第１トランジスタの閾値電圧を調節する不純物拡散領域をイオン注入で形成する工程であることを特徴とする付記１５に記載の半導体装置の製造方法。

（付記１７） 前記第１、第３領域は周辺回路領域であり、前記第２領域はセル領域であることを特徴とする付記１６に記載の半導体装置の製造方法。

（付記１８） 前記第１導電体のコンタクト領域上の前記第２導電膜を除去する工程は、該第２導電膜の上に７０nm以上の厚さの反射防止膜を形成する工程と、該反射防止膜の上にレジストパターンを形成する工程と、前記レジストパターンをマスクにして前記反射防止膜と前記第２導電膜とをパターニングすることにより、前記第２導電体、前記コントロールゲート、及び前記ゲート電極を形成する工程と、前記レジストパターンを除去する工程とを有し、
前記第１、第２ソース／ドレイン領域を形成する工程は、イオン注入用のレジストパターンを形成せずに、前記反射防止膜をマスクにして前記半導体基板に不純物を注入して行われることを特徴とする付記１３に記載の半導体装置の製造方法。

（付記１９） 前記反射防止膜として窒化シリコン膜を使用することを特徴とする付記１８に記載の半導体装置の製造方法。

（付記２０） 前記コントロールゲートを形成した後に、前記第２導電体と前記フローティングゲートのそれぞれの側面に第１絶縁性サイドウォールを形成する工程を有し、
前記コンタクト領域上の前記第２導電膜を除去する工程において、該第２導電膜の全てを除去し、
前記第２導電膜の除去によって露出した前記第１絶縁性サイドウォールの側面に第２絶縁性サイドウォールを形成する工程を有することを特徴とする付記１３に記載の半導体装置の製造方法。

（付記２１） 前記第１導電体を形成する工程において該第１導電体にパッド部とゲート部とを形成し、
前記ゲート部の側方の前記半導体基板に第５、第６ソース／ドレイン領域を形成して、前記第１絶縁膜、前記ゲート部、及び前記第５、第６ソース／ドレイン領域により第２トランジスタを構成する工程を有することを特徴とする付記１１に記載の半導体装置の製造方法。

（付記２２） 前記第３絶縁膜をパターニングすることにより、前記第２導電体に至る深さの第２ホールを前記第１ホールから離して形成する工程と、
前記第２導電体と電気的に接続される第２導電性プラグを前記第２ホールの中に形成し、前記第１導電体、前記第２絶縁膜、及び前記第２絶縁膜でキャパシタを構成する工程とを有することを特徴とする付記１１に記載の半導体装置の製造方法。

（付記２３） 前記第１ホールを形成する工程において、該第１ホールを間隔を置いて二つ形成し、
前記第１導電性プラグを形成する工程において、前記第１ホールのそれぞれに該第１導電性プラグを形成して、前記二つの第１導電性プラグと前記第１導電体で抵抗素子を構成することを特徴とする付記１１に記載の半導体装置の製造方法。

１、２０、６０…シリコン基板、１ａ、２０ａ、６０ａ…素子分離溝、２、２１、６１…素子分離絶縁膜、３…第１熱酸化膜、４…第１ポリシリコン膜、４ａ…第１導電体、４ｂ…フローティングゲート、５…ONO膜、５ｂ…中間絶縁膜、６…第２ポリシリコン膜、６ａ…第２導電体、６ｃ…ゲート電極、７…第２熱酸化膜、１０…第２レジストパターン、１１ａ〜１１ｄ…第１〜第４ソース／ドレインエクステンション、１２ａ〜１２ｄ…第１〜第４n型ソース／ドレイン領域、１３ａ〜１３ｄ…第１〜第４シリサイド層、１４…絶縁膜、１４ａ…絶縁性サイドウォール、１５…カバー絶縁膜、１６…層間絶縁膜、１６ａ〜１６ｅ…第１〜第５ホール、１８…第２レジストパターン、１９ａ〜１９ｅ…第１〜第５導電性プラグ、２２…nウエル、２２ａ…n型不純物拡散領域、２３…pウエル、２３ａ…p型不純物拡散領域、２４…第１絶縁膜、２５…第１導電膜、２５ａ…第１導電体、２５ｂ…パッド部、２５ｃ…ゲート部、２５ｄ…フローティングゲート、２６…第２絶縁膜、２７…第１レジストパターン、２７ａ…第１窓、２７ｂ…第２窓、２８…第３絶縁膜、２９…絶縁体、２９ａ…第２開口、２９ｂ…第３開口、２９ｄ…中間絶縁膜、３０…第２導電膜、３０ａ…第２導電体、３０ｂ…第１開口、３０ｄ…コントロールゲート、３０ｅ…配線、３１…第３レジストパターン、３１ａ…第３窓、３２ａ〜３２ｆ…第１〜第６n型ソース／ドレインエクステンション、３２ｇ、３２ｈ…第１、第２p型ソース／ドレインエクステンション、３３…第１絶縁性サイドウォール、３４…第４レジストパターン、３４ａ…第４窓、３５…第５レジストパターン、３５ａ…第５窓、３６…第６レジストパターン、３６ａ…第６窓、３７…第２絶縁性サイドウォール、３８ａ〜３８ｆ…第１〜第６n型ソース／ドレイン領域、３８ｇ、３８ｈ…第１、第２p型ソース／ドレイン領域、３９…第７レジストパターン、４０…第８レジストパターン、４１ａ〜４１ｈ…第１〜第８コバルトシリサイド層、４２…エッチングストッパ層、４３…第４絶縁膜、４４…第１層間絶縁膜、４４ａ〜４４ｉ…第１〜第９ホール、４５ａ〜４５ｉ…第１〜第９導電性プラグ、４６…低誘電率絶縁膜、４７…カバー絶縁膜、４８…第２層間絶縁膜、４８ａ〜４８ｉ…第１〜第９配線溝、４９ａ〜４９ｉ…第１〜第９銅配線、５０…反射防止膜、５８…第２レジストパターン、５９…犠牲絶縁膜、６２…第１レジストパターン、６２ａ…第１窓、６３…第１nウエル、６４〜６６…第１〜第３pウエル、６７…第３レジストパターン、６７ａ〜６７ｃ…第５〜第７窓、６８〜７０…第４〜第６pウエル、７１…第４レジストパターン、７１ａ〜７１ｃ…第８〜第１０窓、７２〜７４…第２〜第４nウエル、７５…第５レジストパターン、７５ａ〜７５ｃ…第１１〜第１３窓、７６〜７８…第５〜第７nウエル、７９…第６レジストパターン７９、７９ａ…第１４窓、８０…第１p型不純物拡散領域、８１…第１絶縁膜、８２…第１導電膜、８２ａ…第１導電体、８２ｂ…パッド部、８２ｃ…ゲート部、８２ｄ…フローティングゲート、８３…第２絶縁膜、８４…第７レジストパターン、８４ａ…第１５窓、８５…第２p型不純物拡散領域、８６…第８レジストパターン、８６ａ…第１６窓、８７…第１n型不純物拡散領域、８８…第９レジストパターン、８８ａ…第１７窓、８９…第３p型不純物拡散領域、９０…第１０レジストパターン、９０ａ…第１８窓、９１…第２n型不純物拡散領域、９２…第１１レジストパターン、９３…第１２レジストパターン、９４…第３絶縁膜、９５…第１３レジストパターン、９６…第４絶縁膜、９７…第５絶縁膜、９９…絶縁体、９９ｄ…中間絶縁膜、１００…第２導電膜、１００ａ…第２導電体、１００ｄ…コントロールゲート、１００ｅ〜１００ｎ…第１〜１０ゲート電極、１０１…第１４レジストパターン、１０２ｂ〜１０２ｎ…第２〜第１４n型ソース／ドレインエクステンション、１０２ｐ〜１０２ｙ…第１〜第１０p型ソース／ドレインエクステンション、１０３…第１絶縁性サイドウォール、１０４…第２絶縁性サイドウォール、１０５ａ〜１０５ｎ…第１〜第１４n型ソース／ドレイン領域、１０５ｐ〜１０５ｙ…第１〜第１０p型ソース／ドレイン領域、１０７…エッチングストッパ膜、１０８…第６絶縁膜、１０９…第１層間絶縁膜、１０９ａ〜１０９ｙ…第１〜第２５ホール、１１０ａ〜１１０ｙ…第１〜第２５導電性プラグ、１１１…低誘電率絶縁膜、１１２…カバー絶縁膜、１１３…第２層間絶縁膜、１１３ａ…配線溝、１１４…銅配線、１２０…積層構造体。

Claims (8)

1. 半導体基板と、
   前記半導体基板の第１領域上に、第１絶縁膜と、前記第１絶縁膜上に形成された第1導電体と、前記第１導電体上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された第２導電体と、を有し、前記第２絶縁膜及び前記第２導電体の一部に前記第１導電体に達する開口を有する積層構造体と、
   前記積層構造体上に形成された第３絶縁膜と、
   前記第３絶縁膜に形成され、前記開口の内側で前記第２絶縁膜から離間して位置し、前記第１導電体に達するホールと、を有し、
   前記開口は、前記第２導電体に形成された第１開口部分と、前記第２絶縁膜に形成され平面視で前記第１開口部分と重なり前記第１開口部分より小さい第２開口部分とを有することを特徴とする半導体装置。
2. 前記半導体基板の第２領域上に順に形成されたトンネル絶縁膜、前記第１導電体と同じ材料で構成されるフローティングゲート、前記第２絶縁膜と同じ材料で構成される中間絶縁膜、及び前記第２導電体と同じ材料で構成されるコントロールゲートと、前記フローティングゲートの側方の前記半導体基板に形成された第１、第２ソース／ドレイン領域とで構成されるフラッシュメモリセルを有することを特徴とする請求項１に記載の半導体装置。
3. 前記第１導電体は、前記開口の下に形成されたパッド部と、該パッド部に繋がるゲート部とを有し、
   前記ゲート部の側方の前記半導体基板に第３、第４ソース／ドレイン領域が形成されて、
   前記第１絶縁膜、前記ゲート部、及び前記第３、第４ソース／ドレイン領域によりトランジスタが構成されることを特徴とする請求項１に記載の半導体装置。
4. 前記第１導電体、前記第２絶縁膜、及び前記第２導電体によりキャパシタが構成されることを特徴とする請求項１に記載の半導体装置。
5. 前記積層構造体は、間隔を開けて二つの前記開口を有し、
   二つの前記開口のそれぞれに前記ホールが形成されると共に、該ホールのそれぞれに前記第１導電体と電気的に接続された導電性プラグが形成されて、該二つの導電性プラグと前記第１導電体とにより抵抗素子が構成されることを特徴とする請求項１に記載の半導体装置。
6. 前記第２絶縁膜は、前記開口と離間する第１の部分と、前記開口に接する第２の部分とを有し、前記第１の部分と前記第２の部分とは異なる材料を有することを特徴とする請求項１に記載の半導体装置。
7. 前記第２絶縁膜の前記第２の部分は、前記第２絶縁膜の前記第１の部分よりも薄いことを特徴とする請求項６に記載の半導体装置。
8. 前記第２絶縁膜の第１の部分はONO膜であり、前記第２絶縁膜の前記第２の部分は酸化シリコン膜であることを特徴とする請求項６又は請求項７に記載の半導体装置。

Images