TWI382528B - 半導體記憶裝置及其製造方法 - Google Patents

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Description

半導體記憶裝置及其製造方法
本發明有關於半導體記憶裝置及其製造方法。
一般習知之半導體積體電路裝置(半導體記憶裝置)(參照日本專利特開2004－228571號公報)具備有：記憶單元區域，形成有多個之記憶單元電晶體；和周邊電路區域，形成有多個之周邊電路電晶體。例如，在日本專利特開2003－309193號公報記載有在半導體基板具備記憶單元電晶體和其存取電路之半導體積體電路裝置。
該半導體積體電路裝置在半導體基板之主表面上具備有記憶單元區域和周邊區域，在記憶單元區域形成有多個之記憶單元電晶體。另外，在周邊區域形成有電源電壓系MOS電晶體，和高耐壓NMOS電晶體等之周邊電路電晶體。在製造以此方式構成之半導體積體電路裝置時，在形成記憶單元電晶體之後，形成周邊電路電晶體。依照此種方式，在先前技術之半導體周邊電路裝置之製造方法中，記憶單元電晶體和周邊電路電晶體之形成步驟成為分開之步驟。
但是，在日本專利特開2003－309193號公報所記載之半導體積體電路裝置之製造方法中，因為記憶單元電晶體之形成步驟和周邊電路電晶體之形成步驟成為分開之步驟，所以總步驟數變多，會有成本變高之問題。
本發明針對上述之問題，其目的是使半導體積體電路裝置(半導體記憶裝置)之總步驟數減少，使成本成為低廉者。
本發明之半導體記憶裝置之製造方法，在一態樣中，該半導體記憶裝置具有：記憶單元區域，形成有記憶單元電晶體；和周邊電路區域，形成有周邊電路用來進行記憶單元電晶體之動作控制；該製造方法所具備之步驟包含有：在半導體基板之主表面形成第1絕緣膜；在第1絕緣膜上形成第1導電膜；對第1導電膜進行圖案製作，用來形成使成為記憶單元電晶體之源極側雜質區域之區域被開口之導電膜圖案；以導電膜圖案作為遮罩，形成記憶單元電晶體之源極側雜質區域；以覆蓋導電膜圖案之方式，形成第2絕緣膜；在第2絕緣膜上形成第2導電膜；對第2絕緣膜和第2導電膜進行蝕刻，用來形成記憶單元電晶體之記憶體閘電極；對導電膜圖案進行圖案製作，形成記憶單元電晶體之閘電極，並形成在周邊電路區域之電晶體之閘電極；和形成記憶單元電晶體之汲極區域，形成在周邊電路區域之電晶體之源極區域，和汲極區域。
本發明之半導體記憶裝置，在一態樣中具備有：半導體基板；隔離區域，選擇性地形成在半導體基板之主表面上；第1、第2區域，被隔離區域劃分，經由該隔離區域成為相鄰；第1雜質區域，形成在第1區域上；第2雜質區域，形成在第1區域上；第3雜質區域，形成在第2區域上；第4雜質區域，形成在第2區域上；第1通道區域，形成在第1雜質區域和第2雜質區域之間；第2通道區域，形成在第3雜質區域和第4雜質區域之間；第1閘，形成在第1通道區域所處位置之半導體基板之主表面中，位於第1雜質區域側之主表面上，在其間包夾有第1絕緣膜；第2閘，形成在第1通道區域所處位置之半導體基板之主表面中，位於第2雜質區域側之主表面上，在其間包夾有可以儲存電荷之第2絕緣膜；第3閘，形成在第2通道區域所處位置之半導體基板之主表面中，位於第3雜質區域側之主表面上，在其間包夾有第3絕緣膜；第4閘，形成在第2通道區域所處位置之半導體基板之主表面中，位於第4雜質區域側之主表面上，在其間包夾有可以儲存電荷之第4絕緣膜；第1連接部，形成在位於第1區域和第2區域之間之隔離區域上，用來連接形成在第1區域上之第2閘和形成在第2區域上之第3閘；和第2連接部，形成在第1連接部間；第2連接部包含有第1導電膜和經由第5絕緣膜形成在第1導電膜之周圍之第2導電膜。
本發明之半導體記憶裝置，在另一態樣中具備有：半導體基板；隔離區域，選擇性地形成在半導體基板之主表面上；活性區域，在半導體基板之主表面上被隔離區域劃分；第1雜質區域，形成在活性區域上；第2雜質區域，形成在活性區域上；通道區域，形成在位於第1雜質區域和第2雜質區域之間之半導體基板之主表面上；環狀之第1閘，形成在通道區域之上面中之第1雜質區域側之上面，在其間包夾有第1絕緣膜；凹部，形成在位於第2雜質區域側之第1閘的側面上；環狀之第2閘，形成在通道區域之上面中，第2雜質區域側之上面，在其間包夾有可以儲存電荷之第2絕緣膜，形成在第1閘之側面上；連接部，連接到第2閘，形成在凹部內；和電壓施加部，連接到連接部，可以對第2閘施加電壓。
本發明之半導體記憶裝置之製造方法，在另一態樣中所具備之步驟包含有：在半導體基板之主表面上選擇性地形成隔離區域，用來劃分活性區域；在活性區域上形成第1絕緣膜；在第1絕緣膜上形成第1導電膜；對第1導電膜施加圖案製作，用來形成導電膜圖案，在可以作為源極區域之功能之第1雜質區域之區域上具有開口部，在第1雜質區域側之側面具有凹部；以導電膜圖案作為遮罩，將雜質導入到半導體基板之主表面，用來形成第1雜質區域；以覆蓋導電膜圖案之方式，形成可以儲存電荷之第2絕緣膜；在第2絕緣膜上形成第2導電膜；對第2導電膜和第2絕緣膜施加蝕刻，在導電膜圖案之開口部之側面上形成第2閘，在其間包夾有第2絕緣膜；對導電膜圖案中之可以作為汲極區域之功能之第2雜質區域所處位置之區域進行蝕刻，用來在包圍第1雜質區域之周圍之半導體基板之主表面上，形成第1閘；和對半導體基板之主表面導入雜質，用來形成第2雜質區域。
依照本發明之半導體記憶裝置(半導體積體電路裝置)及其製造方法時，可以使總步驟數減少，可以使成本變為低廉。
本發明之上述和其他目的、特徵、態樣和優點，經由附圖之有關於本發明之下列詳細說明可明白地理解。
下面用圖1至圖85用來說明本發明之實施形態。
(實施形態1)
圖1是平面圖，用來概略地表示本實施形態1之半導體積體電路裝置(非揮發性半導體記憶裝置)10。該半導體積體電路裝置10，例如適於作為搭載有MONOS(Metal Oxide Nitride Oxide Silicon)構造之快閃記憶體之混載微電腦。該半導體積體電路裝置10在基板上具備有周邊電路區域65和記憶單元區域67。
周邊電路區域65，例如，具備有MPU(Micro Processing Unit)區域61、I/O(Input/Output)區域64、和ROMcontrol區域63a。
另外，記憶單元區域67具備有ROM(Read Only Memory)區域63、和RAM(Random Access Memory)區域62。
該等之各個區域61、63a、64、63、62被選擇性地形成在半導體基板13之主表面上之隔離區域25劃分。該隔離區域25之構成包含有在半導體基板13之主表面的例如被蝕刻至300nm左右之溝，和充填在該溝內的例如氧化矽膜等之絕緣膜。圖2是ROM區域63之記憶單元區域之剖面圖。如該圖2所示，在記憶單元區域67之ROM區域63形成有多個之記憶單元電晶體27。
在該記憶單元區域67，於半導體基板13之主表面側，形成有P型井12。在該半導體基板13之主表面上，例如形成有由MONOS構造等構成之多個記憶單元電晶體(第1電晶體)27，在記憶單元電晶體27之上面側設有位元線48。記憶單元電晶體27具備有：汲極區域(第1雜質區域)17，形成在半導體基板13上；源極區域(第2雜質區域)15，形成在半導體基板13之主表面上；通道區域75，位於源極區域15和汲極區域17之間，形成在半導體基板13之主表面上；控制閘(第1閘)42，經由絕緣膜(第1絕緣膜)41，形成在通道區域75所處之半導體基板13之主表面中，位於汲極區域17側之主表面上；和記憶體閘電極(第2閘)45，經由可以儲存電荷之絕緣膜(第2絕緣膜)44，形成在通道區域75所處之半導體基板13之主表面中，位於源極區域15側之主表面上。
控制閘42，例如，由植入(導入)有磷(P)等之雜質之多結晶矽膜等之導電膜形成。該控制閘42之對半導體基板13之主表面之垂直方向之厚度為例如200nm左右，在與半導體基板13之主表面平行之方向之寬度，例如成為90nm左右。
在該控制閘42之汲極區域17側之側面上，例如，形成有由氧化矽膜等構成之側壁狀之絕緣膜46。記憶體閘電極45在控制閘42之源極區域15側之側面上形成側壁狀，例如，由多結晶矽膜等之導電膜構成。該側壁狀之記憶體閘電極45之底部寬度，例如，成為45nm左右。在該記憶體閘電極45之源極區域15側之側面上，形成有由氧化矽膜等構成之側壁狀之絕緣膜46。
源極區域15成為LDD(Lightly Doped Drain)構造，具有：低濃度雜質擴散層15a，導入砷(As)等n型雜質；和高濃度雜質擴散層15b，導入較低濃度雜質擴散層15a濃度高的n型雜質。低濃度雜質擴散層15a，例如，與砷一起，以例如101 3 ~101 4 cm－ 2 之離子植入量(劑量)，植入磷等。
與砷之熱擴散相較之下，磷在半導體基板13之主表面之平行方向比較容易擴散。因此，低濃度雜質擴散層15a之控制閘42側之端部，成為比低濃度雜質擴散層15a之中央部低之濃度。因此，經由植入磷等，在低濃度雜質擴散層15a之端部，可以形成適於孔之形成之雜質之電荷密度區域。另外，當使用砷形成低濃度雜質擴散層15a時，經由同時導入硼，可以構建成在砷之雜質擴散層之周圍覆蓋有硼之雜質擴散層之構造(Halo構造)，可以使電場更進一步提高。
汲極區域17亦與源極區域15同樣地構成，具備有n型之低濃度雜質擴散層17a，和濃度比該低濃度雜質擴散層17a高之高濃度雜質擴散層17b。
另外，在記憶體閘電極45之上面、控制閘42之上面、源極區域15之上面、和汲極區域17之上面上，例如，分別形成有由鈷矽化物(CoSi)或鎳矽化物(NiSi)等構成之金屬矽化物膜37。在此處之控制閘42之上面，從源極區域15側延伸到汲極區域17側形成平坦面狀，形成在該控制閘42之上面上之金屬矽化物膜37亦是從源極區域15側延伸到汲極區域17側形成平坦面狀。因此，金屬矽化物膜37之厚度不會偏差，可以使控制閘42之電阻均一化，可以將控制閘42之電阻設定在所希望之值。
通道區域75具備有：記憶體閘下通道區域(第1通道區域)14，位於源極區域15側，形成在位於記憶體閘電極45下之區域；和控制閘下通道區域(第2通道區域)16，位於汲極區域17側，形成在位於控制閘42下之區域。
記憶體閘下通道區域14之電荷密度(雜質濃度)，小於控制閘下通道區域16之電荷密度。例如，記憶體閘下通道區域14之電荷密度較好為101 7 ~101 8 /cm3 ，為3×101 7 /cm3 ~7×101 7 /cm3 更好，例如成為5×101 7 /cm3 之左右。控制閘下通道區域16之雜質之電荷密度(雜質濃度)例如成為101 8 /cm3 之左右。
絕緣膜44形成在位於記憶體閘電極45下之半導體基板13之主表面上，和在控制閘42和記憶體閘電極45之間。
該絕緣膜44之形成例如經由順序疊層例如：氧化矽，對半導體基板13之主表面之垂直方向之厚度成為5nm左右；10nm左右之氮化矽膜，形成在該氧化矽膜上；和5nm左右之氧化矽膜，形成在該氧化矽膜上。然後，該絕緣膜44在垂直於半導體基板13之主表面方向之厚度，例如，成為20nm左右。
絕緣膜41形成在位於控制閘42下之半導體基板13之主表面上，例如，由厚度3nm左右之矽氧化膜構成。
在以此方式構成之記憶單元電晶體27之表面上，形成有絕緣膜52，在該絕緣膜52之上面形成有層問絕緣膜38。另外，在該層間絕緣膜38之上面上，形成有位元線48。
另外，在形成於汲極區域17之上面之金屬矽化物膜37，形成有接觸部49。該接觸部49之構成包含有：接觸孔，從層間絕緣膜38之上面貫穿到下面側；導電膜39，形成在該接觸孔之內壁面上；和導電膜50，形成在導電膜39之表面側，充填在接觸孔內。另外，接觸部49貫穿層間絕緣膜38，連接到形成在層間絕緣膜38上之位元線48。
圖3是周邊電路區域65之剖面圖。如該圖3所示，在周邊電路區域65所處位置之半導體基板13之主表面上，形成有P型井12、和N型井18。另外，在P型井12和N型井18之交界部份形成有隔離區域(STI(Shallow Trench Isolation)隔離)25。另外，在P型井12之上面上形成有周邊電路電晶體28a。另外，在N型井18之上面上形成有周邊電路電晶體28b。另外，在周邊電路電晶體28a、28b之上面上形成有絕緣膜52，在絕緣膜52之上面形成有層間絕緣膜38。在該層間絕緣膜38之上面配置有多個之上層佈線48a、48b、48c、48d。周邊電路電晶體28a具備有：閘電極43a，形成在半導體基板13之主表面上；和閘絕緣膜40，形成在該閘電極43a和半導體基板13之間。
閘電極43a在垂直於半導體基板13之主表面方向的高度，成為與圖2所示之記憶單元電晶體27之控制閘42之高度大致相同之高度。
另外，周邊電路電晶體28a具備有形成在半導體基板13之主表面上之源極區域19a和汲極區域19b。在閘電極43a之側面形成有側壁47。
源極區域19a具備有：N型之低濃度雜質擴散層19a1；和N型之高濃度雜質擴散層19a2，其濃度高於被導入到低濃度雜質擴散層19a1內之電荷密度。另外，汲極區域亦與源極區域19a同樣地構成，具備有：低濃度雜質擴散層19b1；和高濃度雜質擴散層19b2，其電荷密度大於該低濃度雜質擴散層19b1。另外，在閘電極43a、源極區域19a、和汲極區域19b之上面上，例如，形成有由鈷矽化物(CoSi)或鎳矽化物(NiSi)等構成之金屬矽化物膜37。
周邊電路電晶體28b具備有：閘電極43b，形成在半導體基板13之主表面上；閘絕緣膜40，形成在位於該閘電極43b下之半導體基板13之主表面上；和P型之源極區域20a與P型之汲極區域20b。另外，在閘電極43b之上面上，源極區域20a之上面上，和汲極區域20b之上面上，亦形成有金屬矽化物膜37，並形成有接觸部49。該接觸部49連接到上層佈線48c、48d。
下面使用圖4用來說明依照上述方式構成之半導體積體電路裝置10之寫入動作。圖4是寫入動作時之記憶單元區域67之剖面圖。如該圖4所示，在被選擇之記憶單元電晶體27a之汲極區域17，例如，施加0.8V左右之電壓，在源極區域15，例如，施加6V左右之電壓。另外，在記憶體閘電極45施加11V左右之電壓，在控制閘42施加1.5V左右之電壓。
依照此種方式，當施加電壓時，在控制閘42和記憶體閘電極45之交界附近，產生大電場藉以產生多個熱電子。然後，電子被捕捉在可以儲存電荷之絕緣膜44內。然後，在電子進入絕緣膜44中之氮化矽之部份，用來寫入電資訊。此種現象為習知之源極側面植入(Source side injection：SSI)。
下面使用圖5用來說明依照上述方式構成之半導體積體電路裝置10之刪除動作。圖5是刪除動作之記憶單元區域67之剖面圖。如該圖5所示，在源極區域15例如被施加6V左右之電壓，在汲極區域17被施加0V左右之電壓。另外，在控制閘42被施加0V左右之電壓，在記憶體閘電極45被施加－6V左右之電壓。
依照此種方式，對記憶體閘電極45施加負電位，對記憶體閘側雜質擴散層施加正電位，用來在記憶體閘電極45側之源極區域15之端部產生強反轉，產生帶間隧道現象，可以產生電洞。所產生之電洞利用偏壓之吸引，被植入到位於記憶體閘電極45下之絕緣膜44內，用來進行刪除動作。
依照此種方式，植入到絕緣膜44內之電子被電洞中和，用來使上升之臨限電壓降低。
在讀出動作時，例如，對被選擇之記憶單元電晶體27之控制閘42和記憶體閘電極45，施加例如1.5V左右之電壓。然後，對源極區域15施加例如0V左右之電壓，對汲極區域17施加例如1.5V左右之電壓。依照此種方式，在源極區域15和汲極區域17之間施加電壓，該電壓位於被選擇之記憶單元電晶體27之寫入狀態之臨限電壓，和刪除狀態之記憶單元電晶體27之臨限電壓之間。在此處當電子被捕捉在被選擇之記憶單元電晶體27之絕緣膜44內，臨限電壓上升之時，維持OFF狀態，當電洞被植入到絕緣膜44內之時，成為ON狀態。
下面說明依照上述方式構成之半導體積體電路裝置10之製造方法。
圖6是在半導體積體電路裝置10之製造步驟之第1步驟之記憶單元區域67之剖面圖，圖7是第1步驟之周邊電路區域65之剖面圖。
如該圖7所示，選擇性地，例如，以300nm左右蝕刻半導體基板13之主表面，用來形成隔離(元件隔離區域)25用之溝。然後施加熱氧化，在半導體基板13之主表面上和溝部之表面上，例如，形成10nm左右之熱氧化膜。依照此種方式，在形成熱氧化膜之後，在半導體基板13之主表面上，例如，堆積500nm左右之氧化矽膜等之絕緣膜，利用CMP(Chemical Mechanical Polishing)法，將氧化矽膜充填在溝部內，藉以形成隔離區域25。
依照此種方式，經由選擇性地形成隔離區域25，在半導體基板13之主表面上，劃分形成有圖2所示之記憶單元電晶體27之圖1所示之ROM區域63和RAM區域62，邏輯電路區域(周邊電路區域)65等。
依照此種方式，在形成隔離區域25之後，更在半導體基板13之主表面例如以ISSG(In－Situ Steam Generation)氧化法之熱氧化法形成由氧化矽構成之絕緣膜30，例如，形成5nm左右之厚度。在此處如圖6所示，在圖1之記憶單元區域67所處位置之半導體基板13之主表面上，例如，導入電荷密度為101 8 /cm3 左右之雜質，用來形成雜質區域16a。
圖8是半導體積體電路裝置10之第2步驟(第1導電膜之形成步驟)之記憶單元區域67之剖面圖。另外，圖9是半導體積體電路裝置10之第2步驟之周邊電路區域65之剖面圖。如該圖8、圖9所示，在形成於半導體基板13之主表面上之記憶體區域67和周邊電路區域65之全面之絕緣膜30之上面上，堆積由多晶矽膜構成之導電膜31，例如成為2.9nm左右。然後，在由該多晶矽膜構成之導電膜31之上面上，利用TEOS(Tetraethoxysilane)氣體，以CVD法等堆積絕緣膜32。
圖10是半導體積體電路裝置10之第3步驟(第1導電膜之圖案製作步驟)之記憶單元區域67之剖面圖。如該圖10所示，然後對絕緣膜32和導電膜31施加圖案製作，用來形成導電膜圖案31a，其中在成為圖2所示之記憶單元電晶體27之源極區域15之區域，形成有開口部31b。圖11是半導體積體電路裝置10之第3步驟之周邊電路區域65之剖面圖。如該圖11所示，周邊電路區域65之半導體基板13之主表面上被導電膜圖案31a覆蓋。
圖12是半導體積體電路裝置10之第4步驟(記憶單元電晶體之記憶體閘下通道區域14之形成步驟)之記憶單元區域67之剖面圖。如該圖12所示，導電膜圖案31a具有開口部31b成為使雜質區域16a之上面中之一部份露出。然後，以該導電膜圖案31a作為遮罩，將與雜質區域16a之導電型不同之導電型之雜質導入到半導體基板13之主表面。依照此種方式，當將與雜質區域16a之導電型不同之導電型之雜質導入到半導體基板13之主表面時，形成電荷密度比雜質區域16a之電荷密度小之雜質區域14a。依照此種方式，在半導體基板13之主表面中，在位於導電膜圖案31a下之部份，殘留雜質區域16a，在位於導電膜圖案31a之開口部31b之部份，形成電荷密度比雜質區域16a小之雜質區域14a。
依照此種方式，經由在導電膜圖案31a預先形成開口部31b，即使不使用遮罩亦可以實施不同濃度之雜質區域。
依照此種方式，以導電膜圖案31a作為遮罩，可以進行無遮罩植入，可以簡易地形成記憶體閘下通道區域14。圖13是半導體積體電路裝置10之第4步驟之周邊電路區域65之剖面圖。如該圖13所示，在周邊電路區域65，在半導體基板13之主表面上大致全面地形成導電膜31並在該導電膜31上形成絕緣膜32。
圖14是半導體積體電路裝置10之第5步驟(第2絕緣膜之形成步驟)之記憶單元區域67之剖面圖。如該圖14所示，除去絕緣膜32，以覆蓋導電膜圖案31a之方式順序疊層由氧化矽構成之絕緣膜，由氮化矽構成之絕緣膜，和由氧化矽構成之絕緣膜。利用此種方式，以覆蓋導電膜圖案31a之方式形成絕緣膜33。另外，氧化矽亦可以，例如，以如同ISSG氧化法之熱氧化法形成。依照上述之方式當在導電膜圖案31a上形成絕緣膜33時，在開口部31b所處位置之半導體基板13之主表面上亦形成熱氧化膜。在另外一方面，在導電膜圖案31a和半導體基板13之主表面之間形成為絕緣膜30。另外，在該絕緣膜33之上面上堆積由多晶矽膜等構成之導電膜34。
圖15是半導體積體電路裝置10之第5步驟之周邊電路區域之剖面圖。如該圖15所示，在半導體積體電路裝置10之第5步驟，在圖1所示之周邊電路區域65所處之區域，於半導體基板13之主表面上形成有：導電膜圖案31a，在其間包夾有絕緣膜30；絕緣膜33，形成在該導電膜圖案31a之上面上；和導電膜34，形成在該絕緣膜33上。
圖16是半導體積體電路裝置10之第6步驟(記憶體閘電極－源極區域之形成步驟)之記憶單元區域之剖面圖。如該圖16所示，對形成在絕緣膜33之上面上之導電膜34進行蝕刻，在導電膜圖案31a之開口部31b之內側面上，形成側壁狀之記憶體閘電極45。依照此種方式，經由在導電膜圖案31a預先形成開口部31b，可以自行產生地形成記憶體閘電極45。亦即，在形成記憶體閘電極45時，即使不使用遮罩亦可以形成記憶體閘電極45，可以減少遮罩之片數。
另外，因為可以自行產生地形成記憶體閘電極45，所以與利用光微影法形成記憶體閘電極45之情況不同地，可以防止產生遮罩偏差產生位置偏移，形狀不良等之問題。
在此處之半導體基板13之主表面中，被側壁狀之記憶體閘電極45包圍之區域，已形成有雜質區域14a。然後，以導電膜圖案31a和記憶體閘電極45作為遮罩，導入雜質，用來形成n型之低濃度雜質擴散層15a。因此，在位於記憶體閘電極45下之半導體基板13之主表面上，殘留雜質區域14a，藉以形成記憶體閘下通道區域14。另外，在位於導電膜圖案31a下之半導體基板13之主表面上，形成有雜質區域16a。依照此種方式之本實施形態1之半導體積體電路裝置10之製造方法時，可以利用無遮罩植入形成記憶體閘下通道區域14，並可以形成源極區域15之低濃度雜質擴散層15a。
圖17是半導體積體電路裝置10之第6步驟之周邊電路區域之剖面圖。如該圖17所示，在周邊電路區域之半導體基板13之主表面上，順序地形成有導電膜31，和形成位於該導電膜31之上面上之絕緣膜33。
圖18是半導體積體電路裝置10之第7步驟(控制閘和閘電極形成步驟)之記憶單元區域之剖面圖，圖19是半導體積體電路裝置10之第7步驟之周邊電路區域之剖面圖。在該第7步驟中，首先除去形成在圖16、圖17所示之記憶單元區域和周邊電路區域之絕緣膜33。在此處之記憶單元區域，除去形成在導電膜圖案31a之上面上之絕緣膜33，和半導體基板13之主表面上中之形成在被記憶體閘電極45包夾之區域之絕緣膜33。另外，在周邊電路區域，除去形成在導電膜圖案31a之上面上絕緣膜33。因此，絕緣膜33殘留在導電膜圖案31a之開口部31b側之側面上，和位於記憶體閘電極45下之半導體基板13之主表面上。亦即，絕緣膜33成為從形成記憶體閘電極45之下面延伸到側面。依照此種方式形成圖2所示之絕緣膜44。
然後，在除去絕緣膜33之一部份之後，在導電膜圖案31a之上面上配置光罩，利用光微影法對導電膜圖案31a施加圖案製作。利用該圖案製作同時形成：記憶單元電晶體27之控制閘42，形成在記憶單元區域；和周邊電路電晶體28a、28b之閘電極43a、43b，形成在周邊電路區域。
然後，利用圖案製作使圖2所示之記憶單元電晶體27之汲極區域17，和周邊電路電晶體28a、28b之汲極區域19b、20b露出到外方。
在該導電膜圖案31a之圖案製作時，採用氧化矽膜和多晶矽膜之選擇比較大之蝕刻，可以抑制對各個汲極區域17、19b、20b所處位置之半導體基板13之主表面造成蝕刻損壞。依照此種方式，經由減輕對各個汲極區域17、19b、20b所處位置之半導體基板13之主表面造成之蝕刻損壞，可以抑制各個汲極區域17、19b、20b所處位置之半導體基板13之主表面之凹陷。
圖20是半導體積體電路裝置10之第8步驟(記憶單元電晶體之汲極區域和周邊電路電晶體之雜質區域之形成步驟)之記憶單元區域之剖面圖。另外，圖21是半導體積體電路裝置10之第8步驟之周邊電路區域之剖面圖。在該圖20、圖21中，使用遮罩72進行光刻，該遮罩72在圖1所示之記憶單元電晶體27之汲極區域17，和周邊電路電晶體28a之源極區域19a和汲極區域19b所處位置之區域形成開口。然後，將雜質植入到從所形成之光抗蝕劑露出之半導體基板13之主表面上，用來形成記憶單元電晶體27之低濃度雜質擴散層17a，和周邊電路電晶體28a之低濃度雜質擴散層19a1、19b1。
在此處之本實施形態1之半導體積體電路裝置10之製造方法中，在汲極區域17、19b、20b和源極區域19a、20a所處位置之半導體基板13之主表面上，不形成由所謂ONO膜構成之絕緣膜33。因此，不對汲極區域17、19b、20b和源極區域19a、20a所處位置之半導體基板13之主表面施加用以形成ONO膜之氧化矽膜熱氧化處理。利用此種方式，可以抑制由於ONO膜之形成用之熱氧化處理使汲極區域17、19b、20b和源極區域19a、20a所處位置之半導體基板13之主表面成為凹陷。
另外，因為在汲極區域17、19b、20b和源極區域19a、20a所處位置之半導體基板13之主表面上，不形成ONO膜，所以不會有由於除去ONO膜造成之損壞，可以更進一步地抑制汲極區域17、19b、20b和源極區域19a、20a所處位置之半導體基板13之主表面之凹陷。
另外，當依照上述方式形成低濃度雜質擴散層17a時，圖18所示之雜質區域16a殘留在位於控制閘42下之半導體基板13之主表面上，作為控制閘下通道區域16。
圖22是半導體積體電路裝置10之第9步驟(周邊電路電晶體之雜質區域之形成步驟)之記憶單元區域之剖面圖。另外，圖23是半導體積體電路裝置10之第9步驟之周邊電路區域之剖面圖。如該圖22、圖23所示，在該第9步驟，首先，將光罩73配置在半導體基板13之主表面上，利用光微影法形成光罩，在周邊電路電晶體28b之源極區域20a、汲極區域20b所處位置之部份，形成開口。另外，將雜質導入到源極區域20a、汲極區域20b所處位置之半導體基板13之主表面，用來形成低濃度雜質擴散層20a1、20b1。
圖24是半導體積體電路裝置10之第10步驟(記憶單元電晶體和周邊電路電晶體之側壁之形成步驟)之記憶單元區域之剖面圖。另外，圖25是半導體積體電路裝置10之第10步驟之周邊電路區域之剖面圖。在該圖24、圖25中，例如，利用CVD法等，在半導體基板13之主表面上形成由氧化矽膜等構成之絕緣膜36。然後，對該絕緣膜36施加蝕刻，用來在控制閘42、閘電極43a、43b之側面上形成側壁狀之絕緣膜36、46。
然後，將雜質導入到半導體基板13之主表面上，在半導體基板13之主表面上形成高濃度雜質擴散層17b、15b和高濃度雜質擴散層19a2、19b2，藉以形成記憶單元電晶體27和周邊電路電晶體28a。然後，形成高濃度雜質擴散層20a2、20b2，藉以形成周邊電路電晶體28b。
圖26是半導體積體電路裝置10之第11步驟(金屬矽化物形成步驟)之記憶單元區域之剖面圖。另外，圖27是半導體積體電路裝置10之第11步驟之周邊區域之剖面圖。
如該圖26、圖27所示，在所形成之記憶單元電晶體27之控制閘42之上面，源極區域15、汲極區域17、周邊電路電晶體28a、28b之源極區域19a、20a和汲極區域19b、20b之上面上，形成由鈷矽化物(CoSi)或鎳矽化物(NiSi)等構成之金屬矽化物膜37。這時，形成在控制閘42之上端面之金屬矽化物膜37、和形成在記憶體閘電極45之上端面之金屬矽化物膜37被絕緣膜44電隔絕。
圖28是半導體積體電路裝置10之第12步驟(位元線形成步驟)之記憶單元區域之剖面圖。另外，圖29是半導體積體電路裝置10之第12步驟之周邊電路區域之剖面圖。如該圖28、圖29所示，在所形成之記憶單元電晶體27和周邊電路電晶體28a、28b之上面上形成絕緣膜52，在該絕緣膜52之上面上形成層間絕緣膜38。然後，形成貫穿位於高濃度雜質擴散層17b之絕緣膜52和層間絕緣膜38之接觸部。然後，在層間絕緣膜38上形成佈線48a、48b、48c、48d。依照上述方式，形成圖2、圖3所示之半導體積體電路裝置10。
在上述半導體積體電路裝置10之製造方法中，因為可以抑制在汲極區域17、19b、20b和源極區域19a、20a所處位置之半導體基板13之主表面上形成凹部，所以所形成之汲極區域17、19b、20b和源極區域19a、20a，可以形成在離開半導體基板13之主表面較淺之位置。
在此處當在成為汲極區域17、19b、20b和源極區域19a、20a之區域上形成有凹部時，位於控制閘42、閘電極43a、43b下之半導體基板13之主表面，和汲極區域17、19b、20b與源極區域19a、20a之交界區域形成有高低差。另外，在該交界區域，例如在形成有30nm左右之高低差之狀態，在成為汲極區域17、19b、20b和成為源極區域19a、20a之區域上當導入雜質時，交界區域之雜質之電荷密度會變大為一般習知者。因此，在其後，當導入之雜質進行熱擴散時，在對半導體基板13之主表面之水平方向亦進行擴散。其結果是源極區域15、19a、20a和汲極區域17、19b、20b之間之距離變小，會產生記憶單元電晶體27之臨限電壓急遽變小之問題。另外，在各個記憶單元電晶體27之臨限電壓會產生變動。
另外一方面，依照本實施形態1之半導體積體電路裝置10之製造方法時，可以抑制在汲極區域17、19b、20b和源極區域19a、20a之上面上形成凹部。因此，可以抑制在與位於控制閘42、43a、43b下之半導體基板13之主表面之交界區域形成大的高低差。
圖38是剖面圖，用來詳細地表示本實施形態1半導體積體電路裝置10之記憶單元電晶體27。
如該圖38所示，在位於控制閘42下之半導體基板13之主表面，和對控制閘42位於記憶體閘電極45之相反側之半導體基板13之主表面R1之間，垂直於半導體基板13主表面之方向的距離h2，例如成為2nm以上3nm左右。另外，位於記憶體閘電極45下之半導體基板13之主表面R2和位於控制閘42下之半導體基板13之主表面之間之距離h1，成為10nm左右。
亦即，以距離h2小於h1之方式，使位於絕緣膜46下之半導體基板13之主表面，在位於記憶體閘電極45下之半導體基板13之主表面之上方。另外，如圖20和圖38所示，在主表面R2和位於控制閘42下之半導體基板13之主表面之交界區域，大致沒有高低差，在交界區域成為大致平坦面狀之狀態，將雜質導入到主表面R2，用來形成低濃度雜質擴散層17a，可以抑制被導入之雜質之電荷密度產生變動。
圖85是剖面圖，用來表示周邊電路電晶體之詳細部份，如該圖85所示，即使在使雜質熱擴散時，可以抑制雜質在與半導體基板13之主表面R3之平行方向大幅地擴散，可以使所形成之記憶單元電晶體27之臨限電壓成為所希望者，可以抑制各個記憶單元電晶體27之臨限電壓之變動。
另外，對位於周邊電路電晶體28a、28b之閘電極43a、43b之兩側面之半導體基板13之主表面造成損壞之時序，與對導電膜圖案31a施加圖案製作時，對圖38所示主表面R1造成損壞之時序相同。
因此，可以抑制在位於閘電極43a、43b之兩側面之半導體基板13之主表面，和位於閘電極43a、43b下之半導體基板13之主表面之交界區域形成大的高低差。因此，在周邊電路電晶體28a、28b亦可以抑制源極區域19a、20a和汲極區域19b、20b之間之距離之變小，可以抑制周邊電路電晶體28a、28b之臨限電壓之變小，可以成為所希望之臨限電壓。
另外，位於閘電極43a、43b下之半導體基板13之主表面，和與閘電極43a、43b相鄰之半導體基板13之主表面之對主表面垂直之方向之距離，可以抑制成為例如2nm~3nm左右。另外，在圖6和圖7所示之製造步驟中，亦可以使導入到記憶單元區域所處位置之半導體基板13之主表面之雜質之電荷密度，在導入到周邊電路區域所處位置之半導體基板13之主表面之電荷密度以下。
在此種情況，利用圖6、圖7所示之製造步驟之熱氧化處理，使形成在記憶單元區域所處位置之半導體基板13之主表面上之絕緣膜30之厚度，成為在形成於周邊電路區域所處位置之半導體基板13之主表面上之絕緣膜30之厚度以下。
然後，除去形成於圖38所示之主表面R1上之絕緣膜30和周邊電路電晶體28a、28b之閘電極43a、43b之側面之位置之形成於半導體基板13之主表面上之絕緣膜30，所以主表面R1之一方，當與位於閘電極之側面之半導體基板13之主表面比較時，成為位於上方。利用此種方式，可以將記憶單元電晶體27之臨限電壓設定在所希望之臨限電壓。
在此處之半導體積體電路裝置10之第4步驟(記憶單元電晶體之閘下通道區域之形成步驟)、第5步驟(第2絕緣膜之形成步驟)、和第6步驟(記憶體閘電極－源極區域之形成步驟)是與周邊電路電晶體28a、28b之製造步驟分開之記憶單元電晶體27特有之製造步驟。在進行此種記憶單元電晶體27特有之步驟時，以導電膜圖案31a覆蓋周邊電路區域所處位置之半導體基板13之主表面上，可以抑制對周邊電路區域所處位置之半導體基板13造成影響。
另外一方面，對控制閘電極和周邊電路電晶體之閘電極進行圖案製作之步驟，形成記憶單元電晶體27之汲極區域17和周邊電路電晶體28a之汲極區域19b、源極區域19a之步驟，形成各個側壁之步驟，和形成金屬矽化物膜之步驟同時進行。
依照此種方式，首先，以覆蓋周邊電路區域之狀態進行記憶單元電晶體27特有之步驟，然後，經由進行記憶單元電晶體27之周邊電路電晶體28a、28b之共同步驟，可以減少半導體積體電路裝置10之製造步驟數。
(實施形態2)
下面使用圖30至圖33和圖39至圖45，用來說明本實施形態2之半導體積體電路裝置10。圖39是本實施形態2之半導體積體電路裝置10之記憶單元區域67之平面圖。如該圖39所示，半導體積體電路裝置10具備有：隔離區域90，選擇性地形成在記憶單元區域67所處位置之半導體基板13之主表面上；多個之分割記憶單元區域MCR1、MCR2，被該隔離區域90劃分；控制閘42，形成在各個分割記憶單元區域MCR1、MCR2上；和連接區域PR，連接在記憶體閘電極45。
然後，在各個分割記憶單元區域MCR1、MCR2所處位置之半導體基板13之主表面上形成：多個控制閘42，朝向一方向延伸；和記憶體閘電極45，形成在該控制閘42之側面上，在其間包夾有絕緣膜44。
另外，在位於控制閘42間之半導體基板13之主表面上形成有隔離區域92。然後，利用該隔離區域92，在位於控制閘42間之半導體基板13之主表面上，劃分多個之汲極區域17。然後，在各個汲極區域17上，對各個汲極區域17施加所希望之電壓用來設置接觸部49。
在位於記憶體閘電極45間之半導體基板13之主表面上，形成有沿著記憶體閘電極45延伸之源極區域15。在位於該源極區域15和汲極區域17之間之半導體基板13之主表面上，形成有圖2所示之通道區域75。在位於相鄰之分割記憶單元區域MCR1、MCR2間之隔離區域90上形成有連接佈線(第1連接部)45A，用來連接：記憶體閘電極45，形成在一個之分割記憶單元區域MCR1上；和記憶體閘電極45，形成在鄰接之分割記憶單元區域MCR2上，在其間包夾有隔離區域90。
然後，在隔離區域90之上面中之位於連接佈線45A間之部份，形成有連接部(第1連接部)59，連接在該連接佈線45A之間，在該第1連接部59，對記憶體閘電極45施加所希望之電壓用來形成接觸部(電壓施加部)69。
另外，在該隔離區域90上，形成有：連接佈線(第3連接部)42A，用來連接形成在分割記憶單元區域MCR1上之控制閘42，和形成在分割記憶單元區域MCR2上之控制閘42。在該連接佈線，對控制閘42施加所希望之電壓，用來形成接觸部68，在該接觸部68之下端部形成有襯墊部93。
圖30是剖面圖，用來表示圖39所示之連接部59之詳細部份。如該圖30所示，連接部59具備有：導電膜(殘留部)31A，形成在隔離區域90之上面上，例如，由多晶矽膜等構成；絕緣膜(第5絕緣膜)44，形成在該殘留部31A之側面(周面)上，例如，由ONO膜等形成；和導電膜(第2導電膜)31B，包夾該絕緣膜44而形成在殘留部31A之周面上，充填在連接佈線45A間。在以此方式構成之連接部59之上面上，形成有接觸部69。因此，施加在接觸部69之電壓經由導電膜31B傳達到連接佈線45A，施加在各個記憶體閘電極45。
另外，在本實施形態2中，殘留部31A在記憶體閘電極45A間，於記憶體閘電極45之延伸方向的2處(多個)形成，但是並不只限於此種方式，亦可以成為1處。下面說明以上述方式構成之半導體積體電路裝置10之製造方法。圖40是剖面圖，用來表示上述實施形態1之半導體積體電路裝置10之製造步驟中之對應到圖6、圖7所示之第1製造步驟之製造步驟。
如該圖40所示，在半導體基板13之主表面上，選擇性地形成隔離區域90、92。利用此種方式，在半導體基板13之主表面上形成被隔離區域90劃分之分割記憶單元區域MCR1、MCR2。另外，在各個分割記憶單元區域MCR1、MCR2所處位置之半導體基板13之主表面上，用來形成被隔離區域92劃分之活性區域91。
圖41是圖10之XLI－XLI線之剖面圖，用來表示與上述實施形態1之半導體積體電路裝置10之第3步驟對應之製造步驟，圖31是剖面圖，用來表示圖41中之隔離區域90上之詳細部份。
如該圖41、圖31所示，在形成之源極區域15所處位置之區域，形成具有開口部31b之導電膜圖案31a，和在隔離區域90上形成殘留部31A。
然後，使導電膜圖案31a間之距離L1形成例如300nm左右。另外，多個導電膜圖案31a在排列方向之殘留部31A之寬度L2形成例如150nm左右，在導電膜圖案31a之延伸方向之殘留部31A之寬度L3形成例如100nm左右。另外，在形成有多個殘留部31A之時，殘留部31A間之距離L4例如成為100nm左右，以此方式形成殘留部31A。另外，殘留部31A和鄰接之導電膜圖案31a之間之距離L5例如形成為100nm以下。
圖42和圖43表示與上述圖14所示之上述實施形態1之半導體積體電路裝置10之第5步驟對應之製造步驟，成為圖14之XLII－XLII線之剖面圖，圖32是剖面圖，用來表示圖42之隔離區域90之上面。
如圖14、圖42所示，在半導體基板13之主表面上形成絕緣膜33，位於導電膜圖案31a間。利用此種方式，在導電膜31a之兩側面上和殘留部31A之表面上，形成絕緣膜33。然後，在該絕緣膜33之上面上，堆積導電膜34。
然後，如圖14、圖32、圖43所示，在絕緣膜33之上面上形成導電膜34。這時，以導電膜34充填在殘留部31A間之間隙，和殘留部31A與導電膜圖案31a間之間隙。
圖44是圖16之XLIV－XLIV線之剖面圖，對應到上述圖16所示之上述實施形態1之半導體積體電路裝置10之第6步驟，圖33是剖面圖，用來表示圖44中之分離域90之詳細部份。
如該等之圖16、圖33、圖44所示，對導電膜34施加蝕刻，用來形成記憶體閘電極45。
這時，形成圖2之記憶體閘電極45和在殘留部31A之表面殘留導電膜31B。在此處因為殘留部31A間被配置成互相接近，所以形成在殘留部31A之表面之導電膜31B間連結成一體。另外，因為殘留部31A和導電膜圖案31a之間亦接近，所以形成在殘留部31A之表面之導電膜31B和所形成之記憶體閘電極45形成連結。亦即，在形成記憶體閘電極45之步驟，被配置成互相面對之記憶體閘電極45間，利用形成在殘留部31A之表面之導電膜31B連接成一體。
依照此種方式，在上述實施形態1所示之半導體積體電路裝置10之製造步驟中，在導電膜31之圖案製作步驟，以形成殘留部31A之方式，對導電膜31施加圖案製作，可以自行產生地形成連接部59。
圖45表示上述圖44所示之半導體積體電路裝置10之製造步驟後之製造步驟，成為圖18之XLV－XLV線之剖面圖。如該圖45所示，對導電膜圖案31a施加圖案製作，使成為汲極區域17之區域露出，和形成襯墊部93。
然後，如圖30所示，在所形成之連接部59之上面上，形成接觸部69。亦即，連接部59被利用作為圖2所示之記憶體閘電極45之引出部。另外，上述之半導體積體電路裝置10之製造步驟以外之製造步驟，包含上述實施形態1所記載之半導體積體電路裝置10之製造步驟。
依照此種方式之本實施形態2之半導體積體電路裝置10之製造方法時，不需要設置用以形成記憶體閘電極45之引出部之步驟，所以可以減少半導體積體電路裝置10之製造步驟之總步驟數和遮罩片數。另外，本實施形態2之半導體積體電路裝置10之製造方法是在上述實施形態1之半導體積體電路裝置10之製造步驟中，於導電膜31之圖案製作步驟時，形成殘留部31A，可以獲得與實施形態1半導體積體電路裝置10同樣之作用和效果。
(實施形態3)
下面使用圖46至圖52用來說明本實施形態3之半導體積體電路裝置10。另外，對於與上述實施形態1或實施形態2之半導體積體電路裝置10同樣之構造，附加相同之符號，而其說明則加以省略。
圖46是本實施形態3之半導體積體電路裝置10之平面圖。在該圖46中，半導體積體電路裝置10具備有：隔離區域90，選擇性地形成在記憶單元區域67所處位置之半導體基板13之主表面上；帶狀之活性區域91，被該隔離區域90劃分；源極區域15和汲極區域17，形成在該隔離區域91上；多個之控制閘(第1閘)42A、42B，形成為環狀；和環狀之記憶體閘電極(第2閘)45A、45B，形成在控制閘42A、42B之源極區域(第1雜質區域)15側之側面，在其間包夾有絕緣膜44。
活性區域91形成帶狀，成為在控制閘42A、42B和記憶體閘電極45之寬度方向延伸之方式，在控制閘42A、42B和記憶體閘電極45A、45B之延伸方向，隔開指定之間隔形成多個。
另外，源極區域15形成在該帶狀之活性區域91之兩端部，汲極區域17形成在帶狀之活性區域91之中央部。另外，通道區域75形成在活性區域91中之汲極區域17和源極區域15之間。
因此，在活性區域91之長度方向鄰接之活性區域91，被配置成與源極區域15互相面對。另外，在各個源極區域15形成有接觸部(電壓施加部)51。該電壓施加部51連接到上層佈線48B、48C。
依照此種方式，在各個源極區域15，電阻比活性區域小，經由由障壁金屬或鎢等構成之接觸部或佈線施加電壓，可以減小佈線電阻。
因此，利用被選擇之記憶單元電晶體之位置，可以抑制施加在源極區域15之電壓之變動，在任何一個記憶單元電晶體之源極區域15可以施加所希望之電壓，可以抑制錯誤動作。
在此處當經由活性區域連接各個記憶單元電晶體之源極區域15之情況，在寫入動作時，為著對各個記憶單元電晶體之源極區域施加所希望之電壓，所以需要對共用之源極區域施加大電壓。但是，在此種方式之多個記憶單元電晶體之源極區域15為共用之狀態，當施加大電壓時，即使在非選擇之記憶單元電晶體，亦會有寫入動作，容易產生錯誤動作。另外一方面，依照上述之方式，使各個源極區域個別獨立，而且經由比活性區域低電阻之佈線施加電壓，可以抑制錯誤動作。
控制閘42A、42B通過在活性區域91之長度方向鄰接之活性區域91之通道區域75上，以亦包圍該鄰接之任一活性區域91之源極區域15之方式形成環狀。在該控制閘42A、42B之源極區域15側之側面上，形成有凹部96。該凹部96形成在控制閘42A、42B之長度方向之兩端部側，位於隔離區域90之上面上。另外，在控制閘42A、42B之長度方向之兩端部形成有襯墊93，在該襯墊93形成有可以對控制閘42A、42B施加所希望電壓之接觸部(電壓施加部)68。
記憶體閘電極45A、45B形成在控制閘42A、42B之內側面上，與控制閘42A、42B同樣地，以包圍源極區域15之方式形成環狀。在該記憶體閘電極45A、45B之長度方向之兩端部，形成有可以對該記憶體閘電極45A、45B施加電壓之襯墊部(連接部)59。該連接部59形成為使構成記憶體閘電極45A、45B之導電膜之一部份進入凹部96內。
圖47是圖46之XLVII－XLVII線之剖面圖。如該圖47所示，在半導體基板13之主表面上形成包含控制閘42A之記憶單元電晶體27A，和包含控制閘42B之記憶單元電晶體27B、27C。另外，記憶單元電晶體27A和記憶單元電晶體27B共用汲極區域17。在該共用汲極區域17，形成具備有障壁金屬39和鎢膜50之接觸部49。
該接觸部49連接到上層佈線48B，並經由接觸部94連接到位元線95。
另外，包含形成環狀之控制閘42B，鄰接之記憶單元電晶體27B被隔離區域90互相隔離。另外，圖48是圖46之XLVIII－XLVIII線之剖面圖，成為襯墊部59附近之剖面圖。如該圖48所示，凹部96位於隔離區域90上，在該凹部96之內表面和該凹部96所處位置之隔離區域90之上面上，形成有絕緣膜44。
另外，在該凹部96之內側面上，記憶體閘電極45形成側壁狀，形成在凹部96之一方之內側面上之記憶體閘電極45，和形成在另外一方之內側面上之記憶體閘電極45互相接觸。
在該凹部96內之互相接觸之記憶體閘電極45之上面上，形成有接觸部69，在其間包夾有金屬矽化物膜37。
依照此種方式，接觸部69之襯墊部59形成在凹部96內，由互相接觸之記憶體閘電極45構成。
另外，凹部96之寬度小於圖46所示之記憶體閘電極45之寬度之2倍，小於60nm。
另外，上述構造以外之構造，與上述實施形態1或實施形態2之半導體積體電路裝置10之構造相同。圖83是依照上述方式構成之半導體積體電路裝置10之電路圖，圖84為其概略圖。
下面說明依照上述之方式構成之半導體積體電路裝置10之各個動作。圖80是本實施形態3之半導體積體電路裝置10之讀出動作時之動作線圖。在該圖80和圖46中，在被選擇之記憶單元之源極區域15，施加0V左右之電壓。另外，在被選擇之記憶單元之記憶體閘電極45，例如，施加0V左右之電壓。另外，在被選擇之記憶單元之控制閘42，例如，施加1.5V左右之電壓，在汲極區域17施加1V左右之電壓，在半導體基板13施加0V左右之電壓。
圖81是寫入動作之動作線圖。如該圖81所示，在被選擇之記憶單元之源極區域15，例如施加6V左右之電壓，在記憶體閘電極45，例如施加11V左右之電壓。另外，在被選擇之記憶單元之控制閘42施加1V左右之電壓，和在汲極區域17施加0.8V~1.5V左右之電壓，在半導體基板13施加0V左右之電壓。
圖82是刪除動作之動作線圖。如該圖82所示，在被選擇之記憶單元之源極區域15，例如施加6V左右之電壓，和在記憶體閘電極45，例如施加3V之電壓，在汲極區域17和控制閘，施加0V左右之電壓。另外，在半導體基板13施加0V左右之電壓。在此處對非選擇之記憶單元之記憶體閘電極42，例如施加－6V左右之電壓。
下面說明依照上述方式構成之本實施形態3之半導體積體電路裝置10之製造方法。
圖49是平面圖，用來表示上述圖6、圖7所示之上述實施形態1之半導體積體電路裝置10之製造步驟之第1步驟之對應步驟。
如該圖49所示，在記憶單元區域67所處位置之半導體基板13之主表面上，形成隔離區域90，用來劃分多個活性區域91。
圖50是平面圖，用來表示上述圖10、圖11所示之上述實施形態1之半導體積體電路裝置10之第3步驟之對應製造步驟。
如該圖50所示，在各個活性區域91中之源極區域15所處位置之區域，形成具有開口部31b之導電膜圖案31a。這時，在開口部31b之長度方向之兩端部側，同時圖案製作凹部96。
圖51是平面圖，用來表示上述圖16、圖17所對應之製造步驟。如該圖51和圖16所示，在導電膜圖案31a之表面上和開口部31b所處位置之半導體基板13之主表面上，形成絕緣膜44。這時，在凹部96之內表面上和該凹部96所處位置之隔離區域90上，亦形成導電膜34。
然後，在該絕緣膜44之上面上，堆積(形成)導電膜34，對該導電膜34進行蝕刻，在開口部31b之表面上經由絕緣膜44而形成記憶體閘電極45。
這時，如圖51和圖48所示，在凹部96內殘留構成記憶體閘電極45之導電膜34成為側壁狀，襯墊部59自行產生地形成。在此處當利用光微影法形成襯墊部59之時，所形成之襯墊部和控制閘之餘裕為必要者。另外一方面，如上述之方式，在自行產生地形成之時，不需要此種餘裕，當與利用光微影法形成襯墊部之情況比較時，可以達成半導體積體電路裝置10之微細化。
圖52是平面圖，用來表示上述圖51所示之製造步驟後之製造步驟。
如該圖52所示，對導電膜圖案31a施加圖案製作，用來形成控制閘42，和其他之周邊電路電晶體之閘電極亦被圖案製作地形成。
另外，上述製造步驟以外之步驟，與上述實施形態1、2之製造步驟之步驟相同。
(實施形態4)
下面使用圖53至圖66用來說明本實施形態4之半導體積體電路裝置10。圖53是本實施形態4之半導體積體電路裝置10之例如RAM區域62之平面圖。如該圖53所示，在RAM區域62所處位置之半導體基板13之主表面上，形成多個之SRAM之記憶單元M1~M6。
各個記憶單元M1~M6被配置在半導體基板13之主表面上，互相成為線對稱。下面使用圖54用來簡單地說明SRAM之記憶單元M1之構造。記憶單元M1具有全(full)CMOS單元構造，具備有第1反相器和第2反相器。該記憶單元M1之等效電路以圖54表示。下面使用圖54用來簡單地說明SRAM之記憶單元M1之構造。記憶單元M1具有2個之存取NMOS電晶體N3、N4。
第1反相器包含有第1驅動器MOS電晶體N1和第1負載PMOS電晶體P1，第2反相器包含有第2驅動器NMOS電晶體N2和第2負載PMOS電晶體P2。
第1反相器和第2反相器之輸入和輸出交替連接形成正反器，在正反器之第1記憶節點Na連接第1存取NMOS電晶體N3之源極，在正反器之第2記憶節點Nb連接第2存取NMOS電晶體N4之源極。
記憶節點Na經由第1存取NMOS電晶體N3連接到位元線BL1，記憶節點Nb經由第2存取NMOS電晶體N4連接到位元線BL2。另外，第1和第2存取NMOS電晶體N3、N4之閘極連接到字線WL，第1和第2負載PMOS電晶體P1、P2之源極連接到電源線VDD。
下面說明上述全CMOSSRAM之記憶單元M1之布置。如圖53所示，導入雜質，用來在N井區域之兩側設置P井區域。然後，在半導體基板13之主表面上選擇性地形成隔離區域120，用來在P井區域和N井區域上劃分活性區域102a、102b、102c、102d。然後，在形成於P井區域內之活性區域102a、102b、102c、102d，形成選擇性植入有磷等之N型雜質之雜質擴散區域，在形成於N井區域內之活性區域，選擇性植入硼等之P型雜質，用來形成雜質擴散區域。在本說明書中，活性區域102a、102b、102c、102d包含成為電晶體之源極/汲極之區域，和位於該區域間之與該區域相反導電型之區域(基板部份)。
活性區域102a、102d和活性區域102b、102c均具有直線狀之形狀，在相同之方向(P井區域和N井區域之延伸方向)延伸。利用此種方式，可以使P井區域和N井區域之寬度和形成位置之變動變小。
本實施形態之記憶單元M1由6個MOS電晶體構成。具體而言，記憶單元M1由第1和第2驅動器NMOS電晶體N1、N2，第1和第2存取NMOS電晶體N3、N4，和第1和第2負載PMOS電晶體P1、P2構成。
第1和第2存取NMOS電晶體N3、N4和第1和第2驅動器NMOS電晶體N1、N2分別形成在N井區域之兩側之P井區域上，第1和第2負載PMOS電晶體P1、P2形成在中央之N井區域上。第1存取NMOS電晶體N3形成在包含成為源極/汲極之區域之雜質擴散區域102a1，和多晶矽佈線103a之交叉部，第2存取NMOS電晶體N4形成在包含成為源極/汲極之區域之活性區域102d，和多晶矽佈線103d之交叉部。
第1驅動器NMOS電晶體N1形成在包含成為源極/汲極之區域之雜質擴散區域102a1，和多晶矽佈線103b之交叉部，第2驅動器NMOS電晶體N2形成在包含成為源極/汲極之區域之活性區域，和多晶矽佈線103c之交叉部。
第1負載PMOS電晶體P1形成在包含成為源極/汲極之區域之雜質擴散區域102b1，和多晶矽佈線103b之交叉部，第2存取PMOS電晶體P2形成在包含成為源極/汲極之區域之活性區域102c，和多晶矽佈線103c之交叉部。
多晶矽佈線103a~103d成為各個MOS電晶體之閘極，如圖53所示，在相同方向延伸。亦即，多晶矽佈線103a~103d在P井區域和N井區域之延伸方向(圖53中之縱方向)之垂直方向(圖53之橫方向)延伸，亦即在P井區域和N井區域之排列方向延伸。
以覆蓋活性區域102a~102d和多晶矽佈線103a~103d之方式形成圖中未顯示之層間絕緣膜，形成在該活性區域102a~102d，然後形成具有作為源極/汲極之功能之達到雜質擴散區域之接觸部104a~1041。在該接觸部104a~1041內理與上層佈線連接用之導電層。
另外，接觸部104a、1041是達到閘極之閘接觸部，接觸部104f、104g是達到雜質擴散區域和多晶矽佈線之共用接觸部(Shared Contact)，其以外之接觸部104b、104c、104d、104e、104h、104i、104j、104k是達到雜質擴散區域之擴散接觸部。
在圖53中，成為第1驅動器NMOS電晶體N1之汲極之N型雜質區域，和成為第1存取NMOS電晶體N3之汲極之N型雜質區域，被該等之電晶體共用。形成在該N型雜質擴散區域上之接觸部104c，經由第1金屬配線105a和接觸部(共用接觸部)104f，使第1驅動器NMOS電晶體N1之汲極和第1存取NMOS電晶體N3之汲極，成為與第1負載電晶體P1之汲極連接。該端子成為圖54所示之等效電路圖之記憶體節點Na。
同樣地，第2驅動器NMOS電晶體N2之汲極之N型雜質擴散區域和第2存取NMOS電晶體N3之汲極之N型雜質擴散區域，經由接觸部104j，第1金屬佈線105b和接觸部(共用接觸部)104g，成為與第2負載電晶體P2之汲極連接。該端子成為圖54所示之等效電路圖之記憶體節點Nb。
另外，與依照此種方式構成之記憶單元M1同樣地，構成其他之記憶單元。在此處是記憶單元M2，對記憶單元M1，於多晶矽佈線103b之延伸方向鄰接，記憶單元M3，對記憶單元M1，在活性區域102a~102d之延伸方向鄰接。另外，同樣地，記憶單元M4，對記憶單元M3，在多晶矽佈線103b之延伸方向鄰接。
在此處之記憶單元M1之多晶矽佈線103b之端面，和鄰接該記憶單元M1之記憶單元M2之多晶矽佈線103b之端面之間，例如，成為100nm~120nm左右。另外，在記憶單元M1之雜質區域102a，和記憶單元M2之雜質區域102a之間，例如，成為200nm~220nm左右。另外，該多晶矽佈線103a間，在面對之多晶矽佈線103a之端面，形成有絕緣膜44。
另外，多晶矽佈線103b之端面，和多晶矽佈線103d之端面之距離，亦同樣地成為100nm~120nm左右。另外，多晶矽佈線103d和多晶矽佈線103b成為面對，在多晶矽佈線103b、103d之端面亦形成有絕緣膜44。
圖55是圖53之LV－LV線之剖面圖。如該圖55所示，記憶單元M1、M2之多晶矽佈線103b形成在活性區域102a上，在其間包夾有矽氧化膜等之絕緣膜30。
另外，在位於記憶單元M1之活性區域102a和記憶單元M2之活性區域102a之間之隔離區域90上，記憶單元M1之多晶矽佈線103b和記憶單元M2之多晶矽佈線103b之交界部份位於該處。從位於該記憶單元M1之多晶矽佈線103b，和記憶單元M2之多晶矽佈線103b之間之隔離區域上，在多晶矽佈線103b、103b之前端部之表面上，亦形成絕緣膜44。利用該絕緣膜44，可以確保記憶單元M1之多晶矽佈線103b和記憶單元M2之多晶矽佈線103b之間之絕緣。另外，在位於多晶矽佈線103b間之交界部份之多晶矽佈線103b之前端部表面上，形成側壁狀之導電膜34，在其間包夾有絕緣膜44。
對於依照上述方式構成之半導體積體電路裝置10之製造方法，使用圖56至圖66進行說明。圖56是平面圖，用來表示本實施形態4之半導體積體電路裝置10之製造步驟之第1步驟，對應到上述圖6和圖7所示之上述實施形態1之半導體積體電路裝置10之第1步驟。另外，圖57是圖56之LVII－LVII線之剖面圖。如該圖57所示，在半導體基板13之主表面上選擇性的形成隔離區域120，用來劃分活性區域，和劃分P井區域、N井區域。
然後，將雜質選擇性地導入到各個P井區域和N井區域，用來形成雜質區域102a~102d。
圖58是平面圖，用來表示上述圖56所示之製造步驟後之半導體積體電路裝置10之製造步驟，成為表示與上述圖8、圖9所示之上述實施形態1之半導體積體電路裝置10之第2步驟對應之製造步驟之平面圖。圖59是上述圖58之LIX－LIX線之剖面圖。
如該圖58、圖59所示，對半導體基板13之主表面上施加熱氧化處理，用來形成由氧化矽膜等構成之絕緣膜30。
另外，在半導體基板13之主表面上堆積由多晶矽膜等構成之導電膜31，在其間包夾有絕緣膜30。
圖60是平面圖，用來表示上述圖58之製造步驟後之半導體積體電路裝置10之製造步驟，如上述圖10、圖11所示，成為表示與上述實施形態1之半導體積體電路裝置10之第3步驟對應之步驟之平面圖。圖61是上述圖60之LXI－LXI線之剖面圖。
如該圖60和圖10所示，在ROM區域63形成有導電膜圖案31a，其具備有：開口部31b，位於成為MONOS構造之記憶單元電晶體之閘極區域之區域；和多個之開口部31c~31f，形成在圖60所示之RAM區域62所處位置之區域上。
具體而言，形成導電膜圖案31a，其具備有：開口部31c，位於鄰接之記憶單元M1~M6之多晶矽佈線103b間之區域；開口部31d，位於多晶矽佈線103a和多晶矽佈線103c間之區域；開口部31e，位於多晶矽佈線103b和多晶矽佈線103d間之區域；和開口部31f，位於鄰接之記憶單元M1~M6之多晶矽佈線103c間之區域。
開口部31c，在圖53中，從位於所形成之記憶單元M1之多晶矽佈線103b、和記憶單元M2之多晶矽佈線103b之間之區域，延伸到位於記憶單元M3之多晶矽佈線103b和記憶單元M4之多晶矽佈線103b之間之區域。亦即，開口部31c在活性區域102a、102d之延伸方向延伸，形成長條狀。另外，開口部31d、31e、31f亦與開口部31c同樣地，在活性區域102a~102d之延伸方向延伸形成長條狀。依照此種方式，具備有形成長條狀之開口部31c~31f之導電膜圖案31a，利用搭載有KrF受激準分子雷射，ArF受激準分子雷射等之雷射光作為光源之分級器，可以容易製造。
圖62是剖面圖，用來表示上述圖61所示之半導體積體電路裝置10之製造步驟後之製造步驟，成為用來表示與上述圖14、圖15所示之上述實施形態1之半導體積體電路裝置10之第5步驟對應之製造步驟之剖面圖。
如該圖62所示，在導電膜圖案31a之表面上，開口部31c~31f之內壁面上，和開口部31c~31f所處位置之隔離區域120之上面上，形成由所謂之ONO膜構成之絕緣膜44。然後，在導電膜圖案31a上堆積(形成)導電膜34，在其間包夾有該絕緣膜44。這時，在開口部31c~31f內亦充填有導電膜34。
圖63是剖面圖，用來表示上述圖62所示之製造步驟後之製造步驟，成為用來表示與上述圖16、圖17所示之上述實施形態1之半導體積體電路裝置10之第6步驟對應之製造步驟之剖面圖。圖64是該圖63所示之製造步驟之平面圖。
如圖63所示，對導電膜34施加蝕刻。利用此種方式，如上述之圖64所示，在ROM區域63所處位置之半導體基板13之主表面上，形成記憶體閘電極45。這時，在開口部31c~31f內，於開口部31c~31f之內側面上，形成有側壁狀之導電膜34。
在該側壁狀之導電膜34和導電膜圖案31a之間，形成有絕緣膜44，用來確保導電膜圖案31a和導電膜34之間之絕緣狀態。
圖65是平面圖，用來表示上述圖64所示之製造步驟後之製造步驟，成為用來表示與上述圖18、圖19所示之上述實施形態1之半導體積體電路裝置10之第7步驟對應之製造步驟之平面圖。圖66是上述圖65之LXVI－LXVI線之剖面圖。如該圖65、圖66所示，對導電膜圖案31a施加圖案製作，用來形成多晶矽佈線103a~103d。形成該多晶矽佈線103a~103d之步驟是首先在導電膜圖案31a之上面全面形成抗蝕劑遮罩。然後，在該抗蝕劑遮罩之上方，配置光罩200，對抗蝕劑遮罩施加曝光處理。
在該光罩200形成多個之在多晶矽佈線103a~103d之延伸方向延伸之開口圖案200a、200b。
開口圖案200a例如成為用來連接記憶單元M1之多晶矽佈線103a和多晶矽佈線103c，與記憶單元M2之多晶矽佈線103a和多晶矽佈線103c之圖案。
另外，開口圖案200b例如成為用來連接記憶單元M1之多晶矽佈線103b和多晶矽佈線103d，與記憶單元M2之多晶矽佈線103b和多晶矽佈線103d之圖案。
使用此種光罩200，施加光微影處理，用來對導電膜圖案31a施加圖案製作。這時，在所形成之半導體基板13之主表面上，已形成有開口部31c~31f。因此，使用上述方式之光罩200，對導電膜圖案31a施加圖案製作，利用形成在開口部31c~31f之內壁面上之絕緣膜44進行隔離。例如，記憶單元M1之多晶矽佈線103b和記憶單元M2之多晶矽佈線103b之間，利用形成在開口部31c之內周面上之絕緣膜44進行隔離。另外，多晶矽佈線103a和多晶矽佈線103c之間，利用形成在開口部31d之內周面上之絕緣膜44進行隔離。另外，多晶矽佈線103b和多晶矽佈線103d之間，利用形成在開口部31e內之絕緣膜44進行隔離。另外，記憶單元M1之多晶矽佈線103c與記憶單元M1相鄰之記憶單元之多晶矽佈線103c之間，利用形成在開口部31c之內周面上之絕緣膜44進行隔離。
依照此種方式，預先在各個多晶矽佈線103a~103d間之交界區域形成開口部31c~31f，經由在該開口部31c~31f之內壁面上形成絕緣膜44，可以自行產生地分割各個多晶矽佈線103a~103f。因此，對導電膜圖案31a施加光微影處理時，可以以連接在長度方向鄰接之各個多晶矽佈線103a~103d間之方式，施加圖案製作。
此處之開口部31c之短邊方向(多晶矽佈線103a~103d之延伸方向)之寬度，例如，成為100nm~120nm。另外，開口部31c之開口緣部和活性區域102a之間之距離，例如，可以成為50nm左右。
因此，可以使記憶單元M1之活性區域102a和記憶單元M2之活性區域102a之間之距離成為200nm~220nm左右。
另外一方面，在未形成有開口部31c~31f之狀態，當對多晶矽佈線103a~103d進行圖案製作時，首先考慮所形成之多晶矽佈線103a~103d之形成不良，需要確保各個多晶矽佈線103a~103d問之餘裕，例如，各個多晶矽佈線103a~103d間之距離，例如，需要成為120nm左右。另外，活性區域102a~102d之間之距離，考慮到遮罩偏移和形狀不良等之餘裕，例如，需要確保100nm左右。因此，例如，記憶單元M1之活性區域102a和記憶單元M2之活性區域102a之間之距離，例如，成為300nm~320nm左右。
特別是位於開口部31c下和開口部31c之兩側之半導體基板13之主表面上，成為P井區域，成為相同導電型之井區域。因此，記憶單元M1之活性區域102a和記憶單元M2之活性區域102a之間之距離，單純地由多晶矽佈線103b間之距離決定。
因此，經由使多晶矽佈線103b間之距離變小，可以使活性區域102a間之距離確實地變小，可以使半導體積體電路裝置10大幅地微細化。依照此種方式之本實施形態4之半導體積體電路裝置10之製造方法時，可以使各個SRAM電晶體之多晶矽佈線間之距離變小，可以達成半導體積體電路裝置10之微細化。另外，在本實施形態4中，所說明之情況是適用在半導體積體電路裝置10之形成在RAM區域62之SRAM之情況，但是不只限於適用在此種混載微電腦之情況。另外，不只限於適用在SRAM之情況，在形成有多個閘之情況，亦可適用，可以使各閘間之距離變小。
下面使用圖34至圖37和圖67至圖79用來說明本實施形態4之變化例。圖67是本實施形態4之變化例之半導體積體電路裝置10之周邊電路區域之平面圖，圖68是上述圖67之LXVIII－LXVIII線之剖面圖。如該圖67所示，在周邊電路區域所處位置之半導體基板13之主表面上，形成有：閘電極(佈線)42a、42b，在一方向延伸；和閘電極(佈線)42c，位於該閘電極42a、42b之端部側，在與該閘電極42a、42b之延伸方向交叉之方向延伸。
閘電極42a、42b，與閘電極42c之交界區域，形成在位於半導體基板13之主表面上之隔離區域52上。另外，如圖68所示，閘電極42b形成在活性區域53之上面上，在其間包夾有絕緣膜54，另外，閘電極42b之一部份達到隔離區域52上。在該閘電極42b之端面，在閘電極42c之側面中，與閘電極42b面對之部份，和在位於該閘電極42b和閘電極42c之交界部份之隔離區域52之表面上，例如，形成由ONO膜構成之絕緣膜44。因此，可以確保閘電極42b和閘電極42c之間之隔離。另外，在閘電極42b之端面上形成側壁狀之導電膜45，在其間包夾有絕緣膜44，並在閘電極42c之周面中，與閘電極42b面對之周面上，亦形成有側壁狀之導電膜45，在其間包夾有絕緣膜44。
圖69是平面圖，用來表示該變化例之半導體積體電路裝置10之第1製造步驟，成為與上述圖6、圖7所示之上述實施形態1之半導體積體電路裝置10之第1製造步驟對應之步驟。圖70是上述圖69之剖面圖。
如該圖69和圖70所示，在半導體基板13之主表面上，選擇性地形成隔離區域52，用來劃分活性區域53。
圖71是平面圖，用來表示上述圖69所示之製造步驟後之製造步驟，成為與上述圖8、圖9所示之上述實施形態1之半導體積體電路裝置10之第2步驟對應之平面圖。另外，圖72是圖71之剖面圖。
如該圖71和圖72所示，在半導體基板13之主表面上形成絕緣膜54，在該絕緣膜54之上面上，堆積(形成)導電膜31。
圖34、圖73是半導體積體電路裝置10之導電膜31a之圖案製作步驟之周邊電路區域之平面圖。如該圖34、圖73、圖74所示，在導電膜之圖案製作步驟，形成導電膜圖案31a，在成為所形成之周邊電路電晶體之鄰接閘電極之交界區域83之區域，具有開口部80。
圖75是剖面圖，用來表示上述圖74所示之半導體積體電路裝置10之製造步驟後之製造步驟，成為表示與上述圖14、圖15所示之上述實施形態1之半導體積體電路裝置10之第5步驟對應之步驟之剖面圖。如該圖75所示，在開口部80之表面和導電膜圖案31a之表面上形成絕緣膜44。然後，在該絕緣膜44之上面上堆積導電膜34。然後，在形成記憶體閘電極45之第5步驟中，在位於開口部80之表面之絕緣膜44之表面上，形成導電膜34。圖35、圖76是用來形成控制閘和閘電極之第7步驟之周邊電路區域之平面圖。圖77是圖76之剖面圖，圖36是光罩72之周邊電路區域之平面圖。如圖35、圖76、圖77所示，在半導體積體電路裝置10之第7步驟，在開口部80之表面形成絕緣膜44，在該絕緣膜44之表面中之開口部80之內側之表面，形成導電膜34。
利用此種方式，在形成有絕緣膜44和導電膜34之開口部80之上面側，配置如圖36所示之蝕刻遮罩72，利用光微影法施加圖案製作。另外，圖37是形成周邊電路區域之閘電極時之周邊區域之平面圖。如圖36所示，在蝕刻遮罩72形成有開口部81。
該開口部81在圖37中，所形成之閘電極42a、42b、42c分別成為在圖35所示之隔離區域83被連結。另外，在導電膜圖案31a之上面側中之所形成之閘電極42a、42b、42c之區域上，配置如圖36所示之蝕刻遮罩72之開口部81。依照此種方式，當配置蝕刻遮罩72時，開口部81中之隔離區域83之部份位於圖35所示之開口部80之上面上。
圖78是平面圖，用來表示上述圖76所示之製造步驟後之製造步驟，圖79是該圖78之剖面圖。在該等之圖78、圖79、圖37中，配置蝕刻遮罩72，當利用光微影法施加圖案製作時，利用圖35所示之開口部80，使閘電極42a、42b、42c互相隔離。亦即，分別形成鄰接開口部80之兩側之閘電極42a、42b、42c。在此處因為在開口部80之表面上形成有絕緣膜44，所以在所形成之閘電極42a、42b、42c之隔離區域83側之表面，形成有絕緣膜44，而在此絕緣膜44之表面中，隔離區域83側之表面上，形成有導電膜34。依照此種方式，在所形成之閘電極42a、42b、42c之隔離區域83側之表面形成有絕緣膜44，因此各個閘電極42a、42b、42c被電性隔離。
依照此種方式，在形成閘電極之第7步驟，在導電膜圖案31a中之閘電極42a、42b、42c之隔離區域83之部份，預先形成在表面具有絕緣膜44之開口部80。因此，形成在蝕刻遮罩72之開口部82，不需要使所形成之間電極42a、42b、42c成為互相分離，可以形成以隔離區域83連結之方式。利用此種方式，因為可以施加光微影處理成為連結閘電極42a、42b、42c之方式，所以與利用光微影法形成被隔離之閘電極之情況不同地，在閘電極42a、42b、42c間成為不需要設置餘裕。依照此種方式之本實施形態4之半導體積體電路裝置10之製造方法時，可以使閘電極42a、42b、42c之間隔接近，可以使面積縮小。
另外，本實施形態4是適用在周邊電路電晶體之閘電極，但是並不只限於此種方式，亦可以適用在記憶單元電晶體之控制閘和各種佈線間。亦即，亦可以是一種半導體積體電路裝置之製造方法，所具備之步驟包含有：在半導體基板之主表面上形成導電膜；形成導電膜圖案，在該導電膜中之形成佈線之隔離區域具有開口；以覆蓋該導電膜圖案之方式形成絕緣膜；和以使所形成之佈線連設在隔離區域之方式，使用具備有開口部之蝕刻遮罩，對上述絕緣膜和導電膜圖案施加圖案製作，用來形成佈線。依照此種方式之半導體積體電路裝置之製造方法時，當與利用通常之光微影法形成佈線之情況比較時，可以使佈線間距變短，可以使面積縮小。
本發明適用在搭載有MONOS(Metal Oxide Nitride Oxide Silicon)構造之快閃記憶體之混載微電腦。
依照上述之方式已對本發明之實施形態進行過說明，此處所揭示之實施形態之所有部份只作舉例之用，不應被視為限制性者。本發明之範圍只由申請專利範圍表示，包含與申請專利範圍同等意義和範圍內之所有變更。
10．．．半導體積體電路裝置
12．．．P型井
13．．．半導體基板
14．．．記憶體閘下通道區域
14a、16a．．．雜質區域
15．．．源極區域
15a、17a、19a1、19b1．．．低濃度雜質擴散層
15b、17b、19a2、19b2．．．高濃度雜質擴散層
16．．．控制閘下通道區域
17．．．汲極區域
18．．．N型井
19a、20a．．．源極區域
19b、20b．．．汲極區域
25．．．隔離區域
27．．．記憶單元電晶體
28a、28b．．．周邊電路電晶體
30、33．．．絕緣膜
31、34．．．導電膜
31a．．．導電膜圖案
31b．．．開口部
32．．．絕緣膜
37．．．金屬矽化物膜
38．．．層間絕緣膜
39、50．．．導電膜
40．．．閘絕緣膜
41．．．絕緣膜
42．．．控制閘
43a、43b．．．閘電極
44．．．絕緣膜
45．．．記憶體閘電極
47．．．側壁
48．．．位元線
48a~48d．．．上層佈線
49．．．接觸部
52．．．絕緣膜
59．．．連接部
61．．．MPU區域
62．．．RAM區域
63．．．ROM區域
63a．．．ROM Control區域
64．．．I/O區域
65．．．周邊電路區域
67．．．記憶單元區域
68、69．．．接觸部
72．．．遮罩
75．．．通道區域
90、92．．．隔離區域
91．．．活性區域
96．．．凹部
102a~102d．．．活性區域
103a~103d．．．多晶矽佈線
104a~104l．．．接觸部
120．．．隔離區域
圖1是平面圖，用來概略地表示實施形態1之半導體積體電路裝置(非揮發性半導體記憶裝置)。
圖2是ROM區域之記憶單元區域之剖面圖。
圖3是周邊電路區域之剖面圖。
圖4是寫入動作時之記憶單元區域之剖面圖。
圖5是刪除動作之記憶單元區域之剖面圖。
圖6是半導體積體電路裝置之第1步驟之記憶單元區域之剖面圖。
圖7是半導體積體電路裝置之第1步驟之周邊電路區域之剖面圖。
圖8是半導體積體電路裝置之第2步驟之記憶單元區域之剖面圖。
圖9是半導體積體電路裝置之第2步驟之周邊電路區域之剖面圖。
圖10是半導體積體電路裝置之第3步驟(第1導電膜之圖案製作步驟)之記憶單元區域之剖面圖。
圖11是半導體積體電路裝置之第3步驟之周邊電路區域之剖面圖。
圖12是半導體積體電路裝置之第4步驟(記憶單元電晶體之記憶體閘下通道區域之形成步驟)之記憶單元區域的剖面圖。
圖13是半導體積體電路裝置之第4步驟的周邊電路區域之剖面圖。
圖14是半導體積體電路裝置之第5步驟(第2絕緣膜之形成步驟)的記憶單元區域之剖面圖。
圖15是半導體積體電路裝置之第5步驟之周邊電路區域之剖面圖。
圖16是半導體積體電路裝置之第6步驟(記憶體閘電極－源極區域之形成步驟)之記憶單元區域之剖面圖。
圖17是半導體積體電路裝置之第6步驟之周邊電路區域之剖面圖。
圖18是半導體積體電路裝置之第7步驟(控制閘和閘電極形成步驟)之記憶單元區域之剖面圖。
圖19是半導體積體電路裝置之第7步驟之周邊電路區域之剖面圖。
圖20是半導體積體電路裝置之第8步驟(記憶單元電晶體之汲極區域和周邊電路電晶體之雜質區域之形成步驟)之記憶單元區域之剖面圖。
圖21是半導體積體電路裝置之第8步驟之周邊電路區域之剖面圖。
圖22是半導體積體電路裝置之第9步驟(周邊電路電晶體之雜質區域之形成步驟)之記憶單元區域之剖面圖。
圖23是半導體積體電路裝置之第9步驟之周邊電路區域之剖面圖。
圖24是半導體積體電路裝置之第10步驟(記憶單元電晶體和周邊電路電晶體之側壁之形成步驟)之記憶單元區域之剖面圖。
圖25是半導體積體電路裝置之第10步驟之周邊電路區域之剖面圖。
圖26是半導體積體電路裝置之第11步驟(金屬矽化物形成步驟)之記憶單元區域之剖面圖。
圖27是半導體積體電路裝置之第11步驟之周邊區域之剖面圖。
圖28是半導體積體電路裝置之第12步驟(位元線形成步驟1之記憶單元區域之剖面圖。
圖29是半導體積體電路裝置之第12步驟之周邊電路區域之剖面圖。
圖30是表示圖39所示之連接部之詳細部份之剖面圖。
圖31是表示圖41中之隔離區域上之詳細部份之剖面圖。
圖32是表示圖42之隔離區域之上面之詳細部份之剖面圖。
圖33是剖面圖，用來表示圖44中之隔離區域之詳細部份。
圖34是半導體積體電路裝置之導電膜之圖案製作步驟之周邊電路區域之平面圖。
圖35是形成控制閘和閘電極之第7步驟之周邊電路區域之平面圖。
圖36是光罩之周邊電路區域之平面圖。
圖37是形成周邊電路區域之閘電極時之周邊區域之平面圖。
圖38是剖面圖，用來詳細地表示實施形態1之半導體積體電路裝置之記憶單元電晶體。
圖39是實施形態2之半導體積體電路裝置之記憶單元區域之平面圖。
圖40是剖面圖，用來表示與實施形態1之半導體積體電路裝置之製造步驟中之圖6、圖7所示之第1製造步驟對應之製造步驟。
圖41表示與實施形態1之半導體積體電路裝置之第3步驟對應之製造步驟，成為圖10之XLI－XLI線之剖面圖。
圖42是剖面圖，用來表示與圖14所示之實施形態1之半導體積體電路裝置之第5步驟對應之製造步驟。
圖43是剖面圖，用來表示與圖14所示之實施形態1之半導體積體電路裝置之第5步驟對應之製造步驟。
圖44是與圖16所示之實施形態1之半導體積體電路裝置之第6步驟對應之圖16之XLIV－XLIV線之剖面圖。
圖45表示圖44所示之半導體積體電路裝置之製造步驟後之製造步驟，成為圖18之XLV－XLV線之剖面圖。
圖46是實施形態3之半導體積體電路裝置之平面圖。
圖47是圖46之XLVII－XLVII線之剖面圖。
圖48是圖46之XLVIII－XLVIII線之剖面圖。
圖49是平面圖，用來表示與圖6、圖7所示之實施形態1之半導體積體電路裝置之製造步驟之第1步驟對應之步驟。
圖50是平面圖，用來表示與圖10、圖11所示之實施形態1之半導體積體電路裝置之第3步驟對應之製造步驟。
圖51是平面圖，用來表示與圖16、圖17對應之製造步驟。
圖52是平面圖，用來表示圖51所示之製造步驟後之製造步驟。
圖53是平面圖，用來表示實施形態4之半導體積體電路裝置之例如RAM區域。
圖54是記憶單元M1之等效電路。
圖55是圖53之LV－LV線之剖面圖。
圖56是平面圖，用來表示實施形態4之半導體積體電路裝置之製造步驟之第1步驟。
圖57是圖56之LVII－LVII線之剖面圖。
圖58是平面圖，用來表示圖56所示之製造步驟後之半導體積體電路裝置之製造步驟。
圖59是LIX－LIX線之剖面圖。
圖60是平面圖，用來表示圖58所示之製造步驟後之半導體積體電路裝置之製造步驟。
圖61是圖60之LXI－LXI線之剖面圖。
圖62是剖面圖，用來表示圖61所示之半導體積體電路裝置之製造步驟後之製造步驟。
圖63是剖面圖，用來表示圖62所示之製造步驟後之製造步驟。
圖64是圖63所示之製造步驟之平面圖。
圖65是平面圖，用來表示圖64所示之製造步驟後之製造步驟。
圖66是圖65之LXVI－LXVI線之剖面圖。
圖67是實施形態4之變化例之半導體積體電路裝置之周邊電路區域之平面圖。
圖68是圖67之LXVIII－LXVIII線之剖面圖。
圖69是平面圖，用來表示實施形態4之變化例之半導體積體電路裝置之第1步驟。
圖70是圖69之剖面圖。
圖71是平面圖，用來表示圖69所示之製造步驟後之製造步驟。
圖72是圖71之剖面圖。
圖73是半導體積體電路裝置之導電膜之圖案製作步驟之周邊電路區域之平面圖。
圖74是圖73之剖面圖。
圖75是剖面圖，用來表示圖74所示之半導體積體電路裝置之製造步驟後之製造步驟。
圖76是形成控制閘和閘電極之第7步驟之周邊電路區域之平面圖。
圖77是圖76之平面圖。
圖78是平面圖，用來表示圖76所示之製造步驟後之製造步驟。
圖79是圖78之剖面圖。
圖80是實施形態3之半導體積體電路裝置之讀出動作時之動作線圖。
圖81是寫入動作之動作線圖。
圖82是刪除動作之動作線圖。
圖83是實施形態3之半導體積體電路裝置之電路圖。
圖84是實施形態3之半導體積體電路裝置之概略圖。
圖85是表示周邊電路電晶體之詳細部份之剖面圖。
10．．．半導體積體電路裝置
12．．．P型井
13．．．半導體基板
14．．．記憶體閘下通道區域
15．．．源極區域
15a．．．低濃度雜質擴散層
15b．．．高濃度雜質擴散層
16．．．控制閘下通道區域
17．．．及極區域
17a．．．低濃度雜質擴散層
17b．．．高濃度雜質擴散層
27．．．記憶單元電晶體
37．．．金屬矽化物膜
38．．．層間絕緣膜
39．．．導電膜
41．．．絕緣膜
42．．．控制閘
44．．．絕緣膜
45．．．記憶體閘電極
46．．．絕緣膜
48．．．位元線
49．．．接觸部
50．．．導電膜
52．．．絕緣膜
75．．．通道區域

Claims (11)

  1. 一種半導體記憶裝置之製造方法，該半導體記憶裝置具有：記憶單元區域，形成有記憶單元電晶體；和周邊電路區域，形成有周邊電路用來進行上述記憶單元電晶體之動作控制；如此半導體記憶裝置之製造方法，其具備有：在半導體基板之主表面上選擇性地形成隔離區域，用來劃分活性區域之步驟；在上述活性區域上形成第1絕緣膜之步驟；在上述記憶單元區域中形成第1導電膜之步驟；在上述記憶單元區域中，對上述第1導電膜施以圖案製作，用來形成在可作為源極區域功能之第1雜質區域的區域上具有開口部之導電膜圖案之步驟；以上述記憶單元區域之上述導電膜圖案作為遮罩，對上述半導體基板之主表面導入雜質之步驟；形成覆蓋上述導電膜圖案且由第1氧化矽膜、氮化矽膜、和第2氧化矽膜所形成而可儲存電荷的第2絕緣膜之步驟；在上述第2絕緣膜上形成第2導電膜之步驟；在上述記憶單元區域中，對上述第2導電膜施行蝕刻，而於上述導電膜圖案之開口部側面，同時形成2個上述記憶單元電晶體之側壁形狀記憶體閘電極之步驟；在上述記憶單元區域中，以上述導電膜圖案和上述2個記憶體閘電極作為遮罩，形成上述第1雜質區域之步驟；在上述記憶單元區域中，對上述導電膜圖案中可作為汲 極區域功能的第2雜質區域所位在之區域進行蝕刻，於圖案製作之同時，形成上述周邊電路區域中所形成電晶體的閘電極之步驟；和對上述半導體基板之主表面導入雜質，形成上述記憶單元電晶體之上述第2雜質區域，形成在上述周邊電路區域之電晶體的源極區域，和汲極區域之步驟。
  2. 如申請專利範圍第1項之半導體記憶裝置之製造方法，其中，對上述第1導電膜進行圖案製作而形成上述導電膜圖案之步驟包含有：在成為上述記憶單元電晶體之上述第1雜質區域的區域上殘留上述第1導電膜之殘留部的步驟，上述第2絕緣膜之形成步驟包含有：形成上述第2絕緣膜以覆蓋上述殘留部之步驟，形成上述記憶體閘電極之步驟包含有：在上述殘留部之周圍形成連接部使其將配置成相對向之上述記憶體閘電極連接成一體的步驟，更具備有在上述連接部上形成接觸部之步驟。
  3. 一種半導體記憶裝置之製造方法，該半導體記憶裝置具有：記憶單元區域，形成有記憶單元電晶體；和周邊電路區域，形成有周邊電路用來進行上述記憶單元電晶體之動作控制；如此半導體記憶裝置之製造方法，其具備有：在半導體基板之主表面上選擇性地形成隔離區域，用來劃分活性區域之步驟；在上述活性區域上形成第1絕緣膜之步驟； 在上述第1絕緣膜上形成第1導電膜之步驟；在上述記憶單元區域中，對上述第1導電膜施加圖案製作，在可作為源極區域功能的第1雜質區域之區域上形成開口部，同時於上述開口部之長邊方向兩端部側同時圖案製作凹部之步驟；在上述記憶單元區域中，以上述導電膜圖案作為遮罩，將雜質導入到上述半導體基板之主表面之步驟；形成覆蓋上述導電膜圖案且由第1氧化矽膜、氮化矽膜、和第2氧化矽膜所形成而可儲存電荷之第2絕緣膜之步驟；在上述第2絕緣膜上形成第2導電膜之步驟；在上述記憶單元區域中，對上述第2導電膜施加蝕刻，在上述導電膜圖案之開口部側面，同時形成2個記憶單元電晶體之側壁形狀記憶體閘電極之步驟；在上述記憶單元區域中，以上述導電膜圖案與上述2個記憶體閘電極作為遮罩，形成第1雜質區域之步驟；在上述記憶單元區域中，對上述第1導電膜圖案中可以為汲極區域功能的第2雜質區域所處位置之區域進行蝕刻，形成包圍上述第1雜質區域周圍的環狀控制閘電極之步驟；和對上述半導體基板之主表面導入雜質，用來形成上述第2雜質區域之步驟；而上述2個記憶單元電晶體之第1記憶體閘電極與第2記憶體閘電極經佈線連接至記憶單元區域之端部。
  4. 如申請專利範圍第3項之半導體記憶裝置之製造方法，其中，於上述第2絕緣膜上形成第2導電膜之步驟包含藉由對上述凹部內充填上述第2導電膜而形成連接有可對上述記憶體閘電極施加電壓的電壓施加部之襯墊部之步驟。
  5. 如申請專利範圍第3項之半導體記憶裝置之製造方法，其中，其更具備有在上述控制閘電極之上面形成矽化物膜之步驟。
  6. 如申請專利範圍第3項之半導體記憶裝置之製造方法，其中，形成包圍上述第1雜質區域周圍的環狀控制閘電極，同時形成上述周邊電路區域中所形成電晶體之閘電極。
  7. 一種半導體記憶裝置，具有：記憶單元區域，形成有記憶單元電晶體；和周邊電路區域，形成有周邊電路用來進行上述記憶單元電晶體之動作控制；其具備有：半導體基板；第1雜質區域，於上述記憶單元區域中，形成在上述半導體基板上；第2雜質區域，於上述記憶單元區域中，形成在上述半導體基板上；通道區域，形成在上述第1雜質區域和上述第2雜質區域之間；上述記憶單元電晶體之控制閘電極，經由第1絕緣膜形成在上述通道區域所處位置的上述半導體基板之主表面 上中上述第2雜質區域側之主表面上；上述記憶單元電晶體之側壁形狀記憶體閘電極，經由可儲存電荷之第2絕緣膜形成在上述通道區域所處位置之上述半導體基板之主表面上中上述第1雜質區域側之主表面上；和第3絕緣膜，對上述控制閘電極，位於在上述記憶體閘電極相反側之上述半導體基板的主表面上，形成在上述控制閘電極之側面上；而上述第3絕緣膜和位於其正下之上述半導體基板的界面，在上述第2絕緣膜和位於其正下之上述半導體基板的主表面之界面的上方。
  8. 一種半導體記憶裝置，其具備有：半導體基板；記憶單元區域，選擇性地形成在上述半導體基板之主表面上，形成有記憶單元電晶體；周邊電路區域，形成有用來控制上述記憶單元電晶體之動作的周邊電路；第1雜質區域和上述第2雜質區域，形成在上述記憶單元區域上；形成在上述半導體基板之主表面上的通道區域，位於上述第1雜質區域和上述第2雜質區域之間；上述記憶單元電晶體之側壁形狀記憶體閘電極，經由第1絕緣膜形成在上述通道區域所處位置之上述半導體基板的主表面上中上述第1雜質區域側之上面； 控制閘電極，經由可儲存電荷之第2絕緣膜形成在上述通道區域所處位置之上述半導體基板的主表面上中上述第2雜質區域側之上面上；形成在上述控制閘電極之側面上的第3絕緣膜，對上述控制閘電極，位於在上述記憶體閘電極相反側之上述半導體基板的主表面上；和閘極，經由第4絕緣膜形成在上述周邊電路區域上；而上述第3絕緣膜和位於其正下之上述半導體基板的界面，位在上述第4絕緣膜和位於其正下之上述半導體基板的界面之上方。
  9. 如申請專利範圍第7或8項之半導體記憶裝置，其中，上述第1雜質區域具有可以作為汲極區域之功能，上述第2雜質區域具有可以作為源極區域之功能。
  10. 一種半導體記憶裝置，其特徵在於具備有：半導體基板；隔離區域，選擇性地形成在上述半導體基板之主表面上；形成有記憶單元電晶體之第1記憶單元區域、及第2記憶單元區域，被上述隔離區域劃分，經由該隔離區域成為相鄰；第1雜質區域，形成在上述第1記憶單元區域上，可具有作為源極區域之功能；第2雜質區域，形成在上述第1記憶單元區域上，可具有作為汲極區域之功能； 第3雜質區域，形成在上述第2記憶單元區域上，可具有作為源極區域之功能；第4雜質區域，形成在上述第2記憶單元區域上，可具有作為汲極區域之功能；第1通道區域，形成在上述第1雜質區域和上述第2雜質區域之間；第2通道區域，形成在上述第3雜質區域和上述第4雜質區域之間；第1控制閘電極，經由第1絕緣膜形成在上述第1通道區域所處位置之上述半導體基板的主表面中位於上述第2雜質區域側之上述主表面上；上述記憶單元電晶體之側壁形狀第1記憶體閘電極，經由可儲存電荷之第2絕緣膜形成在上述第1通道區域所處位置之上述半導體基板的主表面中位於上述第1雜質區域側之上述主表面上；第2控制閘電極，經由第3絕緣膜形成在上述第2通道區域所處位置之上述半導體基板的主表面中位於上述第4雜質區域側之上述主表面上；上述記憶單元電晶體之側壁形狀第2記憶體閘電極，經由可儲存電荷之第4絕緣膜形成在上述第2通道區域所處位置之上述半導體基板的主表面中位於上述第3雜質區域側之上述主表面上；第1連接部，形成在位於上述第1記憶單元區域和上述第2記憶單元區域之間的上述隔離區域上，用來連接形成 在第1記憶單元區域上之上述第1記憶體閘電極和形成在上述第2區域上之上述第2記憶體閘電極；和第2連接部，形成在上述第1連接部間；而上述第2連接部包含有第1導電膜和經由第5絕緣膜形成在上述第1導電膜周圍的第2導電膜。
  11. 一種半導體記憶裝置，其具備有：半導體基板；隔離區域，選擇性地形成在上述半導體基板之主表面上；活性區域，在上述半導體基板之主表面上被上述隔離區域劃分；第1雜質區域，形成在上述活性區域上，可具有作為源極區域之功能；第2雜質區域，形成在上述活性區域上，可具有作為汲極區域之功能；通道區域，形成在位於上述第1雜質區域和上述第2雜質區域之間的上述半導體基板之主表面上；環狀控制閘電極，經由第1絕緣膜形成在上述通道區域上面中之上述第2雜質區域側之上面；凹部，形成在位於上述第1雜質區域側之上述控制閘電極的側面上；環狀側壁形狀記憶體閘電極，經由可儲存電荷之第2絕緣膜形成在上述通道區域上面中之上述第1雜質區域側上面，且形成在上述控制閘電極之側面上； 連接部，連接到上述記憶體閘電極，且形成在上述凹部內；和電壓施加部，連接到上述連接部，可對上述記憶體閘電極施加電壓。
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