JP2002231829A - 不揮発性半導体メモリおよびその製造方法 - Google Patents
不揮発性半導体メモリおよびその製造方法Info
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Abstract
(57)【要約】
【課題】 シリコン電極（領域）の表面をシリサイド化
することにより、小型で高速動作の可能な不揮発性メモ
リおよびその製造方法を提供する。 【解決手段】 チャネル領域３０の表面には第１ゲート
絶縁膜２を介して選択ゲート電極Ｇ１が形成されてい
る。選択ゲート電極Ｇ１の側面には、ゲート分離絶縁膜
２１を介して制御ゲート電極Ｇ３ａ，Ｇ３ｂが側壁状に
形成されている。制御ゲート電極Ｇ３ａ，Ｇ３ｂと選択
ゲート電極Ｇ１とは所定の高低差を有する。各ゲート電
極Ｇ１、Ｇ３ａ，Ｇ３ｂの表面にはシリサイド９が形成
されているが、制御ゲート電極Ｇ３ａ，Ｇ３ｂと選択ゲ
ート電極Ｇ１とが高低差を有するので、各ゲート電極を
離間配置することなく近接配置したままで、それぞれの
表面に形成されたシリサイド９同士を絶縁できる。
することにより、小型で高速動作の可能な不揮発性メモ
リおよびその製造方法を提供する。 【解決手段】 チャネル領域３０の表面には第１ゲート
絶縁膜２を介して選択ゲート電極Ｇ１が形成されてい
る。選択ゲート電極Ｇ１の側面には、ゲート分離絶縁膜
２１を介して制御ゲート電極Ｇ３ａ，Ｇ３ｂが側壁状に
形成されている。制御ゲート電極Ｇ３ａ，Ｇ３ｂと選択
ゲート電極Ｇ１とは所定の高低差を有する。各ゲート電
極Ｇ１、Ｇ３ａ，Ｇ３ｂの表面にはシリサイド９が形成
されているが、制御ゲート電極Ｇ３ａ，Ｇ３ｂと選択ゲ
ート電極Ｇ１とが高低差を有するので、各ゲート電極を
離間配置することなく近接配置したままで、それぞれの
表面に形成されたシリサイド９同士を絶縁できる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリおよびその製造方法に係り、特に、各メモリセルが
複数のゲート電極から構成され、それぞれに電位が供給
される不揮発性半導体メモリおよびその製造方法に関す
る。
モリおよびその製造方法に係り、特に、各メモリセルが
複数のゲート電極から構成され、それぞれに電位が供給
される不揮発性半導体メモリおよびその製造方法に関す
る。
【０００２】
【従来の技術】半導体メモリのゲート電極やワード線の
配線抵抗を低減するために、ポリシリコンからなるゲー
ト電極等の表面を合金化（シリサイド化）して配線抵抗
を実質的に低減する技術が知られている。
配線抵抗を低減するために、ポリシリコンからなるゲー
ト電極等の表面を合金化（シリサイド化）して配線抵抗
を実質的に低減する技術が知られている。
【０００３】一方、スプリットゲート構造の不揮発性半
導体メモリとして、ゲート絶縁膜中に埋設された浮遊ゲ
ートに電荷を蓄積するフローティングゲート構造や、制
御ゲート電極直下のゲート絶縁膜中に形成されたキャリ
ア捕獲準位に電荷を蓄積するＭＮＯＳ（金属電極−チッ
化膜−酸化膜−半導体）構造またはＭＯＮＯＳ（金属電
極−酸化膜−チッ化膜−酸化膜−半導体）構造のフラッ
シュメモリが知られている。
導体メモリとして、ゲート絶縁膜中に埋設された浮遊ゲ
ートに電荷を蓄積するフローティングゲート構造や、制
御ゲート電極直下のゲート絶縁膜中に形成されたキャリ
ア捕獲準位に電荷を蓄積するＭＮＯＳ（金属電極−チッ
化膜−酸化膜−半導体）構造またはＭＯＮＯＳ（金属電
極−酸化膜−チッ化膜−酸化膜−半導体）構造のフラッ
シュメモリが知られている。
【０００４】フローティングゲート構造のフラッシュメ
モリでは、浮遊ゲート（フローティングゲート）には電
位を供給する必要がないものの、ＭＮＯＳ構造またはＭ
ＯＮＯＳ構造のフラッシュメモリでは、選択ゲート電極
および制御ゲート電極の双方に電位を供給する必要があ
り、その動作速度は各ゲート電極の抵抗値に大きく依存
する。従って、ＭＮＯＳ構造またはＭＯＮＯＳ構造のフ
ラッシュメモリでは、選択ゲート電極および制御ゲート
電極の双方を低抵抗化することが望ましい。
モリでは、浮遊ゲート（フローティングゲート）には電
位を供給する必要がないものの、ＭＮＯＳ構造またはＭ
ＯＮＯＳ構造のフラッシュメモリでは、選択ゲート電極
および制御ゲート電極の双方に電位を供給する必要があ
り、その動作速度は各ゲート電極の抵抗値に大きく依存
する。従って、ＭＮＯＳ構造またはＭＯＮＯＳ構造のフ
ラッシュメモリでは、選択ゲート電極および制御ゲート
電極の双方を低抵抗化することが望ましい。
【０００５】図９は、従来のスプリットゲート構造のツ
インＭＯＮＯＳメモリの断面図であり、基板１の主表面
にはチャネル領域を挟んで一対の不純物領域ＳＤ１，Ｓ
Ｄ２が形成され、前記チャネル領域の表面には、第１ゲ
ート絶縁膜２を介して選択ゲート電極Ｇ１が形成されて
いる。更に、前記選択ゲート電極Ｇ１の前記各不純物領
域ＳＤ側の側面には、ゲート分離絶縁膜２１を介して制
御ゲート電極Ｇ３が側壁状に形成されている。
インＭＯＮＯＳメモリの断面図であり、基板１の主表面
にはチャネル領域を挟んで一対の不純物領域ＳＤ１，Ｓ
Ｄ２が形成され、前記チャネル領域の表面には、第１ゲ
ート絶縁膜２を介して選択ゲート電極Ｇ１が形成されて
いる。更に、前記選択ゲート電極Ｇ１の前記各不純物領
域ＳＤ側の側面には、ゲート分離絶縁膜２１を介して制
御ゲート電極Ｇ３が側壁状に形成されている。
【０００６】このような構成の不揮発性メモリでは、選
択ゲート電極Ｇ１に所定の電位が供給されて当該セルが
選択されると、各不純物領域ＳＤ１，ＳＤ２および各制
御ゲート電極Ｇ３へ供給する電位を制御することによ
り、各制御ゲート電極Ｇ３下の絶縁膜２１中に電荷を独
立的に蓄積し、かつ読み出すことができる。
択ゲート電極Ｇ１に所定の電位が供給されて当該セルが
選択されると、各不純物領域ＳＤ１，ＳＤ２および各制
御ゲート電極Ｇ３へ供給する電位を制御することによ
り、各制御ゲート電極Ｇ３下の絶縁膜２１中に電荷を独
立的に蓄積し、かつ読み出すことができる。
【０００７】
【発明が解決しようとする課題】上記した構成の不揮発
性メモリでは、選択ゲート電極Ｇ１と制御ゲート電極Ｇ
３とが薄いゲート分離絶縁膜２１を介して絶縁されるの
みである。したがって、選択ゲート電極Ｇ１および制御
ゲート電極Ｇ３の双方を低抵抗化するために、図１０に
示したように、それぞれの表面をシリサイド化すると、
選択ゲート電極Ｇ１の表面に形成されたシリサイド９ａ
と制御ゲート電極Ｇ３の表面に形成されたシリサイド９
ｂとが短絡する可能性がある。従って、ゲート電極同士
の短絡を防止するためにはゲート電極間隔を広げなけれ
ばならず、集積度が低下したり、製造工程が煩雑化する
などの問題があった。
性メモリでは、選択ゲート電極Ｇ１と制御ゲート電極Ｇ
３とが薄いゲート分離絶縁膜２１を介して絶縁されるの
みである。したがって、選択ゲート電極Ｇ１および制御
ゲート電極Ｇ３の双方を低抵抗化するために、図１０に
示したように、それぞれの表面をシリサイド化すると、
選択ゲート電極Ｇ１の表面に形成されたシリサイド９ａ
と制御ゲート電極Ｇ３の表面に形成されたシリサイド９
ｂとが短絡する可能性がある。従って、ゲート電極同士
の短絡を防止するためにはゲート電極間隔を広げなけれ
ばならず、集積度が低下したり、製造工程が煩雑化する
などの問題があった。
【０００８】また、更なる高速化を達成するためには、
各ゲート電極Ｇ１，Ｇ３のみならず、不純物領域ＳＤ
１，ＳＤ２の表面もシリサイド化することが望ましい。
しかしながら、不純物領域ＳＤ１，ＳＤ２はゲート電極
Ｇ１，Ｇ３に対して自己整合的に形成されるため、制御
ゲート電極Ｇ３に近接配置される。従って、不純物領域
ＳＤ１，ＳＤ２の表面をシリサイド化すると、その表面
に形成されるシリサイド９ｃと制御ゲート電極Ｇ３のシ
リサイド９ｂとが短絡し得る。そして、両者の短絡を防
止しようとすれば、不純物領域ＳＤ１，ＳＤ２とゲート
電極Ｇ３とを離間配置しなければならないので、やはり
集積度が低下したり、製造工程が煩雑化するなどの問題
があった。
各ゲート電極Ｇ１，Ｇ３のみならず、不純物領域ＳＤ
１，ＳＤ２の表面もシリサイド化することが望ましい。
しかしながら、不純物領域ＳＤ１，ＳＤ２はゲート電極
Ｇ１，Ｇ３に対して自己整合的に形成されるため、制御
ゲート電極Ｇ３に近接配置される。従って、不純物領域
ＳＤ１，ＳＤ２の表面をシリサイド化すると、その表面
に形成されるシリサイド９ｃと制御ゲート電極Ｇ３のシ
リサイド９ｂとが短絡し得る。そして、両者の短絡を防
止しようとすれば、不純物領域ＳＤ１，ＳＤ２とゲート
電極Ｇ３とを離間配置しなければならないので、やはり
集積度が低下したり、製造工程が煩雑化するなどの問題
があった。
【０００９】本発明の目的は、上記した従来技術の課題
を解決し、小型で高速動作の可能な不揮発性メモリおよ
びその製造方法を提供することにある。
を解決し、小型で高速動作の可能な不揮発性メモリおよ
びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】上記した目的を達成する
ために、本発明は、基板の主表面に半導体のチャネル領
域を挟んで形成された一対の不純物領域と、前記チャネ
ル領域の表面に第１ゲート絶縁膜を介して形成された選
択ゲート電極と、前記選択ゲート電極の前記各不純物領
域側の側面の少なくとも一方に、ゲート分離絶縁膜を介
して側壁状に形成された制御ゲート電極と、前記制御ゲ
ート電極と前記基板との間に形成された第２ゲート絶縁
膜とを具備し、前記各ゲート電極および不純物領域に供
給する電位を制御して、前記第２ゲート絶縁膜への電荷
の蓄積および読み出しを制御する不揮発性半導体メモリ
において、前記各ゲート電極がシリコンであり、その表
面の一部がシリサイドであることを特徴とする。
ために、本発明は、基板の主表面に半導体のチャネル領
域を挟んで形成された一対の不純物領域と、前記チャネ
ル領域の表面に第１ゲート絶縁膜を介して形成された選
択ゲート電極と、前記選択ゲート電極の前記各不純物領
域側の側面の少なくとも一方に、ゲート分離絶縁膜を介
して側壁状に形成された制御ゲート電極と、前記制御ゲ
ート電極と前記基板との間に形成された第２ゲート絶縁
膜とを具備し、前記各ゲート電極および不純物領域に供
給する電位を制御して、前記第２ゲート絶縁膜への電荷
の蓄積および読み出しを制御する不揮発性半導体メモリ
において、前記各ゲート電極がシリコンであり、その表
面の一部がシリサイドであることを特徴とする。
【００１１】上記した特徴によれば、各ゲート電極の表
面を、両者の絶縁性や集積度を損なうことなくシリサイ
ド化できるので、小型で高速動作の可能な不揮発性メモ
リを実現できるようになる。
面を、両者の絶縁性や集積度を損なうことなくシリサイ
ド化できるので、小型で高速動作の可能な不揮発性メモ
リを実現できるようになる。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明を詳
細に説明する。図１は、本発明の第１実施形態であるＭ
ＯＮＯＳ構造の不揮発性メモリの断面図である。
細に説明する。図１は、本発明の第１実施形態であるＭ
ＯＮＯＳ構造の不揮発性メモリの断面図である。
【００１３】基板１の主表面には、チャネル領域３０を
挟んで一対の不純物領域ＳＤ１，ＳＤ２が形成されてい
る。前記チャネル領域３０の表面には、第１ゲート絶縁
膜２を介して選択ゲート電極Ｇ１が形成されている。更
に、前記選択ゲート電極Ｇ１の前記各不純物領域ＳＤ
１，ＳＤ２側の側面には、ゲート分離絶縁膜２１を介し
て制御ゲート電極Ｇ３ａ，Ｇ３ｂが側壁状に形成されて
いる。
挟んで一対の不純物領域ＳＤ１，ＳＤ２が形成されてい
る。前記チャネル領域３０の表面には、第１ゲート絶縁
膜２を介して選択ゲート電極Ｇ１が形成されている。更
に、前記選択ゲート電極Ｇ１の前記各不純物領域ＳＤ
１，ＳＤ２側の側面には、ゲート分離絶縁膜２１を介し
て制御ゲート電極Ｇ３ａ，Ｇ３ｂが側壁状に形成されて
いる。
【００１４】前記制御ゲート電極Ｇ３ａ，Ｇ３ｂと選択
ゲート電極Ｇ１とは所定の高低差を有し、本実施形態で
は、選択ゲート電極Ｇ１の高さが２０００〜２５００オ
ングストロームであるのに対して、各制御ゲート電極Ｇ
３ａ，Ｇ３ｂの高さは１０００〜１２５０オングストロ
ームに抑えられている。
ゲート電極Ｇ１とは所定の高低差を有し、本実施形態で
は、選択ゲート電極Ｇ１の高さが２０００〜２５００オ
ングストロームであるのに対して、各制御ゲート電極Ｇ
３ａ，Ｇ３ｂの高さは１０００〜１２５０オングストロ
ームに抑えられている。
【００１５】前記各ゲート電極Ｇ１、Ｇ３ａ，Ｇ３ｂの
表面には、配線抵抗を低減するためにシリサイド９が形
成されている。本実施形態では、制御ゲート電極Ｇ３
ａ，Ｇ３ｂと選択ゲート電極Ｇ１とが高低差を有するの
で、各ゲート電極を離間配置することなく近接配置した
ままで、それぞれの表面に形成されたシリサイド９同士
を確実に絶縁することができる。
表面には、配線抵抗を低減するためにシリサイド９が形
成されている。本実施形態では、制御ゲート電極Ｇ３
ａ，Ｇ３ｂと選択ゲート電極Ｇ１とが高低差を有するの
で、各ゲート電極を離間配置することなく近接配置した
ままで、それぞれの表面に形成されたシリサイド９同士
を確実に絶縁することができる。
【００１６】図２、３、４、５は、上記した第１実施形
態の製造方法を示した断面図であり、ここでは、同一基
板状にＭＯＳトランジスタを混載する場合を例にして説
明する。不揮発性メモリはツインＭＯＮＯＳ構造である
ものとする。
態の製造方法を示した断面図であり、ここでは、同一基
板状にＭＯＳトランジスタを混載する場合を例にして説
明する。不揮発性メモリはツインＭＯＮＯＳ構造である
ものとする。
【００１７】始めに、半導体基板１の一主面に、ゲート
絶縁膜としての酸化膜２を熱酸化により形成する［図２
(1)］。次いで、その全面に気相成長法により、後にゲ
ート電極Ｇ１、Ｇ２となる電極材料のポリシリコンを２
０００〜２５００オングストロームの膜厚で形成した
後、ホトレジスト等のエッチングマスクを用いた公知の
ホトエッチング技術を利用して、前記ポリシリコンおよ
びゲート絶縁膜２を所望のゲート電極形状に加工する
［同図(2)］。このとき、ＭＯＳ領域では前記ゲート電
極Ｇ２と自己整合的に、低濃度の不純物領域（ＬＤＤ領
域）３がイオン注入により形成される。
絶縁膜としての酸化膜２を熱酸化により形成する［図２
(1)］。次いで、その全面に気相成長法により、後にゲ
ート電極Ｇ１、Ｇ２となる電極材料のポリシリコンを２
０００〜２５００オングストロームの膜厚で形成した
後、ホトレジスト等のエッチングマスクを用いた公知の
ホトエッチング技術を利用して、前記ポリシリコンおよ
びゲート絶縁膜２を所望のゲート電極形状に加工する
［同図(2)］。このとき、ＭＯＳ領域では前記ゲート電
極Ｇ２と自己整合的に、低濃度の不純物領域（ＬＤＤ領
域）３がイオン注入により形成される。
【００１８】次いで、基板１および各ゲート電極Ｇ１，
Ｇ２の露出面に酸化保護膜４を形成した後、ＭＯＳ領域
の酸化保護膜４のみをフォトレジストなどの保護膜１０
で保護する［同図(3)］。次いで、公知の異方性エッチ
ングを施すことにより、ＭＯＮＯＳ領域では、選択ゲー
ト電極Ｇ１の側壁部以外に形成された酸化保護膜４が選
択的に除去される［同図(4)］。
Ｇ２の露出面に酸化保護膜４を形成した後、ＭＯＳ領域
の酸化保護膜４のみをフォトレジストなどの保護膜１０
で保護する［同図(3)］。次いで、公知の異方性エッチ
ングを施すことにより、ＭＯＮＯＳ領域では、選択ゲー
ト電極Ｇ１の側壁部以外に形成された酸化保護膜４が選
択的に除去される［同図(4)］。
【００１９】前記ＭＯＳ領域に残された酸化保護膜４
は、後述する多結晶シリコンを除去する際のエッチング
ストッパ、および電極表面のみを選択的にシリサイド化
する際のシリサイド化防止膜として機能する。ＭＯＮＯ
Ｓ領域においてゲート電極Ｇ１の側壁部に残された酸化
保護膜４は、不純物濃度プロファイルの調整に利用され
ると共に、選択ゲート電極／制御ゲート電極間の絶縁耐
圧の向上に寄与する。
は、後述する多結晶シリコンを除去する際のエッチング
ストッパ、および電極表面のみを選択的にシリサイド化
する際のシリサイド化防止膜として機能する。ＭＯＮＯ
Ｓ領域においてゲート電極Ｇ１の側壁部に残された酸化
保護膜４は、不純物濃度プロファイルの調整に利用され
ると共に、選択ゲート電極／制御ゲート電極間の絶縁耐
圧の向上に寄与する。
【００２０】次いで、全面に熱酸化膜（Ｏ）５を形成
し、更に、窒化膜（Ｎ）６および酸化膜（Ｏ）７を公知
のＣＶＤにより形成する（以下、これらをＯＮＯ膜と総
称する場合もある）。更に、ＭＯＮＯＳ領域では、前記
ゲート電極Ｇ１と自己整合的に、低濃度の不純物領域
（ＬＤＤ領域）３がイオン注入により形成される［図３
(5)］。
し、更に、窒化膜（Ｎ）６および酸化膜（Ｏ）７を公知
のＣＶＤにより形成する（以下、これらをＯＮＯ膜と総
称する場合もある）。更に、ＭＯＮＯＳ領域では、前記
ゲート電極Ｇ１と自己整合的に、低濃度の不純物領域
（ＬＤＤ領域）３がイオン注入により形成される［図３
(5)］。
【００２１】前記熱酸化膜５は、基板１との界面に電位
障壁を形成する。酸化膜７は、後述する制御ゲート電極
Ｇ３との界面に電位障壁を形成する。前記窒化膜６は、
各酸化膜５，７との界面および自身の膜中の少なくとも
一方にキャリア捕獲準位を形成する。
障壁を形成する。酸化膜７は、後述する制御ゲート電極
Ｇ３との界面に電位障壁を形成する。前記窒化膜６は、
各酸化膜５，７との界面および自身の膜中の少なくとも
一方にキャリア捕獲準位を形成する。
【００２２】次いで、後にＭＯＮＯＳの制御ゲートＧ３
となるポリシリコン層８を、基板全面を覆うように気相
成長法により形成したのち［同図(6)］、これを公知の
異方性エッチングにより選択的に除去し、前記各ゲート
電極Ｇ１、Ｇ２の側面に側壁状の制御ゲート電極Ｇ３を
形成する［同図(7)］。さらに、自己整合的に不純物を
イオン注入する事により、ソース／ドレイン領域ＳＤを
形成する。
となるポリシリコン層８を、基板全面を覆うように気相
成長法により形成したのち［同図(6)］、これを公知の
異方性エッチングにより選択的に除去し、前記各ゲート
電極Ｇ１、Ｇ２の側面に側壁状の制御ゲート電極Ｇ３を
形成する［同図(7)］。さらに、自己整合的に不純物を
イオン注入する事により、ソース／ドレイン領域ＳＤを
形成する。
【００２３】前記ポリシリコン層８の異方性エッチング
は、ＯＮＯ膜の酸化膜７をエッチングストッパとして、
各制御ゲート電極Ｇ３の高さが選択ゲート電極Ｇ１，Ｇ
２の高さよりも低くなり、両者の高低差が１０００〜１
２５０オングストローム程度となるまで行う。さらに、
前記ＯＮＯ膜の酸化膜７を除去して、前記選択ゲート電
極Ｇ１，Ｇ２上の窒化膜６を露出させる［同図(8)］。
は、ＯＮＯ膜の酸化膜７をエッチングストッパとして、
各制御ゲート電極Ｇ３の高さが選択ゲート電極Ｇ１，Ｇ
２の高さよりも低くなり、両者の高低差が１０００〜１
２５０オングストローム程度となるまで行う。さらに、
前記ＯＮＯ膜の酸化膜７を除去して、前記選択ゲート電
極Ｇ１，Ｇ２上の窒化膜６を露出させる［同図(8)］。
【００２４】次いで、ＭＯＮＯＳ領域のみをフォトレジ
スト１１等で保護して、ＭＯＳ領域のゲート側壁に形成
されたゲート電極Ｇ３のみを選択的に除去する［図４
(9)］。さらに、ＭＯＮＯＳ領域を保護していたフォト
レジスト１１の一部をアッシング等により除去してゲー
ト電極Ｇ１の上部を露出させる［図４(10)］。
スト１１等で保護して、ＭＯＳ領域のゲート側壁に形成
されたゲート電極Ｇ３のみを選択的に除去する［図４
(9)］。さらに、ＭＯＮＯＳ領域を保護していたフォト
レジスト１１の一部をアッシング等により除去してゲー
ト電極Ｇ１の上部を露出させる［図４(10)］。
【００２５】次いで、窒化膜に対する選択性が高いドラ
イエッチングを行うことにより、ＭＯＳ領域のソース／
ドレイン領域ＳＤの表面に形成されている絶縁膜とゲー
ト電極Ｇ２上の絶縁膜が同時に除去されてシリコン表面
を露出させる。このとき、ＭＯＳ領域ではゲート電極Ｇ
１上の絶縁膜が除去されて上部が露出するが、ソース／
ドレイン領域ＳＤ上の絶縁膜はフォトレジスト１１で保
護されているので除去されない［同図(11)］。
イエッチングを行うことにより、ＭＯＳ領域のソース／
ドレイン領域ＳＤの表面に形成されている絶縁膜とゲー
ト電極Ｇ２上の絶縁膜が同時に除去されてシリコン表面
を露出させる。このとき、ＭＯＳ領域ではゲート電極Ｇ
１上の絶縁膜が除去されて上部が露出するが、ソース／
ドレイン領域ＳＤ上の絶縁膜はフォトレジスト１１で保
護されているので除去されない［同図(11)］。
【００２６】次いで、全面にチタンまたはコバルト等の
シリサイド化金属８を堆積させる。更に、加熱処理を施
すことにより、各ゲート電極Ｇ１，Ｇ２，Ｇ３とシリサ
イド化金属８との接触面、およびＭＯＳ領域のソース／
ドレイン領域ＳＤとシリサイド化金属８との接触面にシ
リサイド９を形成し［図５(12)］、その後、未反応のシ
リサイド化金属８を除去する［同図(13)］。
シリサイド化金属８を堆積させる。更に、加熱処理を施
すことにより、各ゲート電極Ｇ１，Ｇ２，Ｇ３とシリサ
イド化金属８との接触面、およびＭＯＳ領域のソース／
ドレイン領域ＳＤとシリサイド化金属８との接触面にシ
リサイド９を形成し［図５(12)］、その後、未反応のシ
リサイド化金属８を除去する［同図(13)］。
【００２７】本実施形態によれば、複数のゲート電極が
相互に絶縁された状態で隣接配置されるスプリットゲー
ト構造の半導体装置において、各ゲート電極の表面を、
両者の絶縁性や集積度を損なうことなくシリサイド化で
きるので、小型で高速動作の可能な不揮発性メモリを実
現できるようになる。
相互に絶縁された状態で隣接配置されるスプリットゲー
ト構造の半導体装置において、各ゲート電極の表面を、
両者の絶縁性や集積度を損なうことなくシリサイド化で
きるので、小型で高速動作の可能な不揮発性メモリを実
現できるようになる。
【００２８】図６は、本発明の第２実施形態であるＭＯ
ＮＯＳ構造の不揮発性メモリの断面図であり、前記と同
一の符号は同一または同等部分を表している。
ＮＯＳ構造の不揮発性メモリの断面図であり、前記と同
一の符号は同一または同等部分を表している。
【００２９】上記した第１実施形態では、ＭＯＮＯＳ領
域において、選択ゲート電極Ｇ１および制御ゲート電極
Ｇ３の表面のみにシリサイドを形成していたが、本実施
形態では、不純物領域ＳＤの表面もシリサイド化してい
る。
域において、選択ゲート電極Ｇ１および制御ゲート電極
Ｇ３の表面のみにシリサイドを形成していたが、本実施
形態では、不純物領域ＳＤの表面もシリサイド化してい
る。
【００３０】また、不純物領域ＳＤの表面に形成したシ
リサイド９と制御ゲート電極Ｇ３との短絡を防止するた
めに、本実施形態では、制御ゲート電極Ｇ３の側面に側
壁状の絶縁膜１４を形成している。
リサイド９と制御ゲート電極Ｇ３との短絡を防止するた
めに、本実施形態では、制御ゲート電極Ｇ３の側面に側
壁状の絶縁膜１４を形成している。
【００３１】次いで、上記した第２実施形態の製造方法
を、図７，８の断面図を参照して説明する。なお、本実
施形態と第１実施形態とでは、前記図４(9)に示した工
程までは同一なので、それ以後の工程について説明す
る。
を、図７，８の断面図を参照して説明する。なお、本実
施形態と第１実施形態とでは、前記図４(9)に示した工
程までは同一なので、それ以後の工程について説明す
る。
【００３２】前記図４(9)に示したように、ＭＯＳ領域
のゲート側壁に形成されたゲート電極Ｇ３のみを選択的
に除去したのち、全面に異方性エッチングを行うことに
より、各ゲート電極Ｇ１，Ｇ２の上部および不純物領域
（ソース／ドレイン領域）の表面に形成されている絶縁
膜等を除去し、それぞれの表面を露出させる［図７(8a)
］。
のゲート側壁に形成されたゲート電極Ｇ３のみを選択的
に除去したのち、全面に異方性エッチングを行うことに
より、各ゲート電極Ｇ１，Ｇ２の上部および不純物領域
（ソース／ドレイン領域）の表面に形成されている絶縁
膜等を除去し、それぞれの表面を露出させる［図７(8a)
］。
【００３３】次いで、全面に絶縁膜１４を堆積させたの
ち［同図(9a) ］、これを異方性エッチングにより選択
的に除去する事により、各ゲート電極Ｇ１，Ｇ２，Ｇ３
の上部および不純物領域ＳＤ（ソース／ドレイン領域）
の表面のみを露出させる［同図(10a)］。
ち［同図(9a) ］、これを異方性エッチングにより選択
的に除去する事により、各ゲート電極Ｇ１，Ｇ２，Ｇ３
の上部および不純物領域ＳＤ（ソース／ドレイン領域）
の表面のみを露出させる［同図(10a)］。
【００３４】次いで、全面にシリサイド化金属８を堆積
させたのち、加熱処理を施す。この結果、ＭＯＮＯＳ領
域においては、各ゲート電極Ｇ１，Ｇ３および不純物領
域ＳＤとシリサイド化金属８との接触面、ＭＯＳ領域に
おいては、ゲート電極Ｇ２の上部および不純物領域ＳＤ
とシリサイド化金属８との接触面にシリサイド９が形成
される［同図(11a)］。最後に、未反応のシリサイド化
金属８が除去される［図８(12a)］。
させたのち、加熱処理を施す。この結果、ＭＯＮＯＳ領
域においては、各ゲート電極Ｇ１，Ｇ３および不純物領
域ＳＤとシリサイド化金属８との接触面、ＭＯＳ領域に
おいては、ゲート電極Ｇ２の上部および不純物領域ＳＤ
とシリサイド化金属８との接触面にシリサイド９が形成
される［同図(11a)］。最後に、未反応のシリサイド化
金属８が除去される［図８(12a)］。
【００３５】本実施形態によれば、不純物領域ＳＤの表
面に形成したシリサイド９と制御ゲート電極Ｇ３との短
絡が絶縁膜１４により完全に防止されるので、制御ゲー
ト電極Ｇ３と不純物領域ＳＤとを離間して配置すること
なく、両者のシリサイド化が可能になる。
面に形成したシリサイド９と制御ゲート電極Ｇ３との短
絡が絶縁膜１４により完全に防止されるので、制御ゲー
ト電極Ｇ３と不純物領域ＳＤとを離間して配置すること
なく、両者のシリサイド化が可能になる。
【００３６】
【発明の効果】本発明によれば、以下のような効果が達
成される。 (1)複数のゲート電極が相互に絶縁された状態で隣接配
置されるスプリットゲート構造の半導体装置において、
各ゲート電極の表面を、両者の絶縁性や集積度を損なう
ことなくシリサイド化できるので、小型で高速動作の可
能な不揮発性メモリを実現できるようになる。 (2)複数のゲート電極が相互に絶縁された状態で隣接配
置されるスプリットゲート構造の半導体装置において、
各ゲート電極および不純物領域（ソース／ドレイン領
域）の表面を、それぞれの絶縁性や集積度を損なうこと
なくシリサイド化できるので、小型で高速動作の可能な
不揮発性メモリを実現できるようになる。 (3)各ゲート電極が、それぞれの表面に形成されるシリ
サイドによって短絡しないように両者の高さを異ならせ
たので、ゲート電極間の間隔を広げることなく、すなわ
ち集積度を損なうことなく、各ゲート電極のシリサイド
化が可能になる。 (4)ゲート電極と、このゲート電極に対して自己整合的
に形成される拡散層の表面に形成されるシリサイドとを
絶縁するために、ゲート電極の側面に絶縁膜を側壁状に
形成したので、マスクを用いることなく、すなわち製造
工程を煩雑化することなく両者を確実に絶縁できるよう
になる。
成される。 (1)複数のゲート電極が相互に絶縁された状態で隣接配
置されるスプリットゲート構造の半導体装置において、
各ゲート電極の表面を、両者の絶縁性や集積度を損なう
ことなくシリサイド化できるので、小型で高速動作の可
能な不揮発性メモリを実現できるようになる。 (2)複数のゲート電極が相互に絶縁された状態で隣接配
置されるスプリットゲート構造の半導体装置において、
各ゲート電極および不純物領域（ソース／ドレイン領
域）の表面を、それぞれの絶縁性や集積度を損なうこと
なくシリサイド化できるので、小型で高速動作の可能な
不揮発性メモリを実現できるようになる。 (3)各ゲート電極が、それぞれの表面に形成されるシリ
サイドによって短絡しないように両者の高さを異ならせ
たので、ゲート電極間の間隔を広げることなく、すなわ
ち集積度を損なうことなく、各ゲート電極のシリサイド
化が可能になる。 (4)ゲート電極と、このゲート電極に対して自己整合的
に形成される拡散層の表面に形成されるシリサイドとを
絶縁するために、ゲート電極の側面に絶縁膜を側壁状に
形成したので、マスクを用いることなく、すなわち製造
工程を煩雑化することなく両者を確実に絶縁できるよう
になる。
【図１】 本発明の第１実施形態である不揮発性メモリ
の断面図である。
の断面図である。
【図２】 第１実施形態の製造方法を示した断面図（そ
の１）である。
の１）である。
【図３】 第１実施形態の製造方法を示した断面図（そ
の２）である。
の２）である。
【図４】 第１実施形態の製造方法を示した断面図（そ
の３）である。
の３）である。
【図５】 第１実施形態の製造方法を示した断面図（そ
の４）である。
の４）である。
【図６】 本発明の第２実施形態である不揮発性メモリ
の断面図である。
の断面図である。
【図７】 第２実施形態の製造方法を示した断面図（そ
の１）である。
の１）である。
【図８】 第２実施形態の製造方法を示した断面図（そ
の２）である。
の２）である。
【図９】 従来の不揮発性半導体メモリの断面図であ
る。
る。
【図１０】 従来技術の問題点を説明するための図であ
る。
る。
１…半導体基板，２…ゲート絶縁膜，３…不純物領域，
４…酸化保護膜，５…熱酸化膜，６…窒化膜，７…酸化
膜，８…ポリシリコン層，１４…絶縁膜，Ｇ１、Ｇ２…
選択ゲート電極，Ｇ３…制御ゲート電極
４…酸化保護膜，５…熱酸化膜，６…窒化膜，７…酸化
膜，８…ポリシリコン層，１４…絶縁膜，Ｇ１、Ｇ２…
選択ゲート電極，Ｇ３…制御ゲート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 公博 東京都杉並区高井戸東３丁目２番24号 株 式会社ニューヘイロ内 (72)発明者 斉藤 朋也 東京都杉並区高井戸東３丁目２番24号 株 式会社ニューヘイロ内 Ｆターム(参考） 5F001 AA13 AB03 AB20 AD17 AD41 AG07 AG10 AG40 5F083 EP24 EP28 EP32 EP35 EP63 EP68 GA02 GA06 GA09 GA27 JA35 JA39 JA53 PR03 PR07 PR09 PR29 PR43 PR44 PR45 PR53 PR54 PR55 ZA05 ZA06 ZA07 5F101 BA45 BB03 BB04 BD07 BD22 BH14 BH19 BH21
Claims (8)
- 【請求項１】 基板の主表面に半導体のチャネル領域を
挟んで形成された一対の不純物領域と、 前記チャネル領域の表面に第１ゲート絶縁膜を介して形
成された選択ゲート電極と、 前記選択ゲート電極の前記各不純物領域側の側面の少な
くとも一方に、ゲート分離絶縁膜を介して側壁状に形成
された制御ゲート電極と、 前記制御ゲート電極と前記基板との間に形成された第２
ゲート絶縁膜とを具備し、 前記各ゲート電極および不純物領域に供給する電位を制
御して、前記第２ゲート絶縁膜への電荷の蓄積および読
み出しを制御する不揮発性半導体メモリにおいて、 前記各ゲート電極はシリコンであり、その表面の一部が
シリサイドであることを特徴とする不揮発性半導体メモ
リ。 - 【請求項２】 前記制御ゲート電極および選択ゲート電
極が所定の高低差を有することを特徴とする請求項１に
記載の不揮発性半導体メモリ。 - 【請求項３】 前記制御ゲート電極の前記各不純物領域
側の側面に形成された絶縁膜と、 前記各不純物領域の表面に形成されたシリサイドとを含
むことを特徴とする請求項１または２に記載の不揮発性
半導体メモリ。 - 【請求項４】 前記第２ゲート絶縁膜は、基板との界面
に電位障壁を形成する第１酸化膜（Ｏ）、制御ゲート電
極との界面に電位障壁を形成する第２酸化膜（Ｏ）およ
び前記各酸化膜に挟まれて各膜との界面および自身の膜
中の少なくとも一方にキャリア捕獲準位を形成する窒化
膜（Ｎ）を含む３層構造であることを特徴とする請求項
１ないし３のいずれかに記載の不揮発性半導体メモリ。 - 【請求項５】 同一基板上にＭＯＳトランジスタが混載
され、当該ＭＯＳトランジスタのゲート電極の表面およ
び不純物領域の表面がシリサイドであることを特徴とす
る請求項１ないし４のいずれかに記載の不揮発性半導体
メモリ。 - 【請求項６】 基板の主表面に一対の不純物領域が離間
配置され、各不純物領域の間に選択ゲート電極および制
御ゲート電極がゲート絶縁膜を介して形成され、各ゲー
ト電極および前記不純物領域に電位が供給される不揮発
性半導体メモリの製造方法において、 前記基板のチャネル領域上にゲート絶縁膜を介して選択
ゲート電極を形成する手順と、 前記選択ゲート電極を含む主表面に絶縁膜を形成する手
順と、 前記絶縁膜の表面にシリコン層を形成する手順と、 前記シリコン層を異方性エッチングにより選択的に除去
して、前記選択ゲートの相互に対向する両側面の少なく
とも一方に、前記選択ゲート電極よりも低い高さで制御
ゲート電極を側壁状に形成する手順と、 前記各ゲート電極を挟んでこれと自己整合的に、前記基
板の主表面に一対の不純物領域を形成する手順と、 前記不純物領域上の絶縁膜を残しながら、前記選択ゲー
ト電極上の絶縁膜を除去して表面を露出させる手順と、 全面にシリサイド化金属を形成する手順と、 前記シリサイド化金属を加熱して、当該シリサイド化金
属と各ゲート電極との接触面をシリサイド化する手順
と、 未反応のシリサイド化金属を除去する手順とを含むこと
を特徴とする不揮発性半導体メモリの製造方法。 - 【請求項７】 基板の主表面に一対の不純物領域が離間
配置され、各不純物領域間に選択ゲート電極および制御
ゲート電極がゲート絶縁膜を介して形成され、各ゲート
電極および前記不純物領域に供給する電位を制御して電
荷の蓄積および読み出しを制御する不揮発性半導体メモ
リの製造方法において、 半導体のチャネル領域上にゲート絶縁膜を介して選択ゲ
ート電極を形成する手順と、 前記選択ゲート電極を含む主表面に絶縁膜を形成する手
順と、 前記絶縁膜の表面にシリコン層を形成する手順と、 前記シリコン層を異方性エッチングにより選択的に除去
して、前記選択ゲートの相互に対向する両側面の少なく
とも一方に、前記選択ゲート電極よりも低い高さで制御
ゲート電極を側壁状に形成する手順と、 前記各ゲート電極を挟んでこれと自己整合的に、前記半
導体領域内に一対の不純物領域を形成する手順と、 前記選択ゲート電極上および前記不純物領域上の絶縁膜
を除去して表面を露出させる手順と、 全面に絶縁分離膜を形成する手順と、 前記絶縁分離膜を異方性エッチングにより除去し、少な
くとも制御ゲート電極の側面に前記絶縁分離膜を残す手
順と、 全面にシリサイド化金属を形成する手順と、 前記シリサイド化金属を加熱して、当該シリサイド化金
属と各ゲート電極および不純物領域との接触面をシリサ
イド化する手順と、 未反応のシリサイド化金属を除去する手順とを含むこと
を特徴とする不揮発性半導体メモリの製造方法。 - 【請求項８】 前記ゲート絶縁膜は、半導体領域との界
面に電位障壁を形成する第１酸化膜（Ｏ）、制御ゲート
電極との界面に電位障壁を形成する第２酸化膜（Ｏ）お
よび前記各酸化膜に挟まれて各膜との界面および自身の
膜中の少なくとも一方にキャリア捕獲準位を形成する窒
化膜（Ｎ）を含む３層構造であることを特徴とする請求
項６または７に記載の不揮発性半導体メモリの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001013841A JP2002231829A (ja) | 2001-01-22 | 2001-01-22 | 不揮発性半導体メモリおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001013841A JP2002231829A (ja) | 2001-01-22 | 2001-01-22 | 不揮発性半導体メモリおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002231829A true JP2002231829A (ja) | 2002-08-16 |
Family
ID=18880624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001013841A Pending JP2002231829A (ja) | 2001-01-22 | 2001-01-22 | 不揮発性半導体メモリおよびその製造方法 |
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| Country | Link |
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| JP (1) | JP2002231829A (ja) |
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