JP4640918B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 55
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 230000015654 memory Effects 0.000 claims description 133
- 229910021332 silicide Inorganic materials 0.000 claims description 62
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 62
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 47
- 229910052710 silicon Inorganic materials 0.000 claims description 46
- 239000010703 silicon Substances 0.000 claims description 46
- 239000004020 conductor Substances 0.000 claims description 45
- 239000000758 substrate Substances 0.000 claims description 39
- 238000009792 diffusion process Methods 0.000 claims description 30
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 23
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 22
- 229910052763 palladium Inorganic materials 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 10
- 229910052759 nickel Inorganic materials 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 2
- 150000002739 metals Chemical class 0.000 claims description 2
- 239000002245 particle Substances 0.000 claims 2
- 125000002057 carboxymethyl group Chemical group [H]OC(=O)C([H])([H])[*] 0.000 claims 1
- 239000010410 layer Substances 0.000 description 181
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 43
- 229920005591 polysilicon Polymers 0.000 description 43
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 16
- 150000004767 nitrides Chemical class 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 229910017052 cobalt Inorganic materials 0.000 description 6
- 239000010941 cobalt Substances 0.000 description 6
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 3
- 229910021334 nickel silicide Inorganic materials 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000010419 fine particle Substances 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000002096 quantum dot Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
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Description
本発明は、１セル当たり２ビット以上の情報を記憶できる不揮発性半導体記憶装置及びその製造方法に関する。
近時、不揮発性半導体記憶装置（以下、不揮発性メモリともいう）の高集積化を図るために、１つのセルに２ビットの情報を記憶できる不揮発性メモリが開発されている（例えば、非特許文献１参照。）。図１５は非特許文献１に記載された従来の不揮発性メモリを示す断面図である。図１５に示すように、この不揮発性メモリは、シリコン基板１０１の表面に形成されたメモリセル１０２により構成されている。
メモリセル１０２においては、シリコン基板１０１の表面にソース・ドレイン領域１０６が形成されており、シリコン基板１０１上におけるソース・ドレイン領域１０６間の領域の直上域にはゲート絶縁膜１０３が設けられている。ゲート絶縁膜１０３上にはワード線であるコントロールゲート１０４が設けられており、コントロールゲート１０４の上面にはシリサイド層１０５が形成されている。また、コントロールゲート１０４の両側方にはメモリゲート１０８が設けられており、コントロールゲート１０４とメモリゲート１０８との間及びメモリゲート１０８とシリコン基板１０１との間にはＯＮＯ膜（Oxide Nitride Oxide film：酸化物−窒化物−酸化物膜）１０７が設けられている。更に、ソース・ドレイン領域１０６はコンタクト（図示せず）を介して、上層のビット線（図示せず）に接続されている。
このような不揮発性メモリにおいては、ＯＮＯ膜１０７中の窒化膜の電荷状態を選択することにより、即ち、この窒化膜に電子を蓄積するか否かにより、２値の情報を記憶することができる。そして、コントロールゲート１０４の両側においてＯＮＯ膜１０７の電荷状態を相互に独立して制御することにより、１つのメモリセル１０２に２ビットの情報を記憶することができる。なお、メモリゲート１０８はＯＮＯ膜１０７の窒化膜に対する電子の注入及び引き出し並びに読み出しを容易にするために設けられている。
しかしながら、この従来の不揮発性メモリには、以下に示すような問題点がある。即ち、この不揮発性メモリにおいては、コントロールゲート１０４とメモリゲート１０８とが電気的に分離されており、コントロールゲート１０４とメモリゲート１０８とを相互に独立して制御する必要があるため、不揮発性メモリの制御回路が複雑になり、大型化する。また、メモリゲート１０８の上面にはシリサイドが形成されていないため、メモリゲート１０８は抵抗が高く、高速動作には不向きである。このため、上層配線層に金属配線（図示せず）を設け、例えば数十個のメモリセル１０２毎に、メモリゲート１０８を前記金属配線に接続するコンタクト（図示せず）を設け、全体の配線抵抗を低減している。このため、不揮発性メモリのレイアウト面積が増大してしまう。
このような問題点を解決するために、メモリゲートをコントロールゲートに接続した不揮発性メモリが提案されている（例えば、特許文献１参照。）。図１６は特許文献１に記載された従来の不揮発性メモリを示す断面図である。図１６に示すように、この従来の不揮発性メモリは、ｐ型半導体基板１１１の表面に形成されたメモリセルにより構成されている。このメモリセルにおいては、ｐ型半導体基板１１１の表面に、ｎ−型拡散層１２０及びｎ＋型拡散層１２１からなるソース・ドレイン領域が形成されており、ソース・ドレイン領域間の領域の直上域には、ゲート絶縁膜１１２及びコントロールゲート１１３が形成されている。そして、コントロールゲート１１３の側方及びｎ−型拡散層１２０の上方には、電荷蓄積層１１４が形成されている。電荷蓄積層１１４は第１酸化膜１１５、窒化膜１１６、第２酸化膜１１７がこの順に積層されたＯＮＯ膜であり、窒化膜１１６に電子が蓄積される。そして、電荷蓄積層１１４上にはメモリ電極１１８が設けられており、その側方にはサイドウォール１１９が設けられている。なお、メモリ電極１１８の上端部の位置は、電荷蓄積層１１４の上端部の位置と同じ高さである。そして、この不揮発性メモリにおいては、コントロールゲート１１３、電荷蓄積層１１４及びメモリゲート１１８の上面にシリサイド１２２が形成されている。
図１６に示す不揮発性メモリにおいては、メモリゲート１１８がシリサイド１２２を介してコントロールゲート１１３に接続されているため、コントロールゲート１１３及びメモリゲート１１８を共通の制御回路により駆動することができる。また、メモリゲート１１８の配線抵抗を低減するための上層配線及びコンタクトも不要である。この結果、不揮発性メモリのレイアウト面積を低減することができる。
Tomoko Ogura et. al., "Embedded Twin MONOS Flash Memories with 4ns and 15ns Fast Access Times", 2003 Symposium on VLSI Circuits, Digest of Technical Papers, pp.207-210
特開２００１−１５６１８８号公報
しかしながら、上述の従来の技術には、以下に示すような問題点がある。図１６に示す従来の不揮発性メモリにおいては、メモリゲート１１８をコントロールゲート１１３に接続するシリサイド１２２を電荷蓄積層１１４上にブリッジングして形成している。しかし、電荷蓄積層１１４は絶縁層であり、絶縁層上にコバルト（Ｃｏ）、ニッケル（Ｎｉ）及びパラジウム（Ｐｄ）等のシリコン（Ｓｉ）と反応させたときに拡散種となる金属、即ち、自らが移動してシリコン中に拡散してしまう金属によりシリサイドを形成しようとしても、Ｃｏ、Ｎｉ及びＰｄ等の原子がシリコン中に拡散してしまうため、シリサイドを形成することができない。即ち、電荷蓄積層１１４上にＣｏ、Ｎｉ、Ｐｄ等からなる金属層をスパッタリングにより形成し、この金属層をメモリゲート１１８及びコントロールゲート１１３に含まれるシリコンと反応させてシリサイド１２２を形成しようとしても、金属層を形成するＣｏ、Ｎｉ、Ｐｄ等の原子が、メモリゲート１１８及びコントロールゲート１１３中に拡散するか、未反応のまま電荷蓄積層１１４上に残留してしまい、シリサイド１２２を形成することができない。
一方、チタン（Ｔｉ）は、シリコンと反応させたときに、Ｓｉが拡散種となり、自らはほとんど移動しない元素である。このため、電荷蓄積層１１４上にＴｉ層を形成してシリサイドを形成すれば、このＴｉ層中にメモリゲート１１８及びコントロールゲート１１３からシリコン原子が拡散してくるため、せり上がり現象により、電荷蓄積層１１４上にシリサイド層を形成できる場合もある。しかし、シリサイド層がうまく形成できない場合もあり、確実性が低い。また、図１６に示す不揮発性メモリにおいては、メモリゲート１１８をコントロールゲート１１３にブリッジングされたシリサイドによってのみ接続しているため、接続信頼性が低い。
本発明はかかる問題点に鑑みてなされたものであって、制御回路を簡略化でき、接続信頼性が高く、微細化が可能な不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
本発明に係る不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたコントロールゲート電極と、前記コントロールゲート電極の側面上に形成された側面絶縁膜と、前記側面絶縁膜の側面上に形成され前記側面絶縁膜よりも高いメモリゲート電極と、前記メモリゲート電極と前記半導体基板との間に形成された電荷蓄積層と、前記メモリゲート電極と前記コントロールゲート電極とを相互に電気的に接続するシリサイド層と、を有する不揮発性半導体記憶装置において、
前記メモリゲート電極の上部及び側面を覆い、かつ前記側面絶縁膜の上端部及び前記側面絶縁膜に隣接する前記コントロールゲート電極の上面に接するようにシリコンを含む導電体層が設けられ、
前記シリサイド層は、前記コントロールゲート電極の上面上に形成された部分と、前記メモリゲート電極の上部及び側面を覆うように形成された前記シリコンを含む導電体層の側面及び上面に形成された部分と、が連続して一体となるよう、前記シリコンを含む導電体層の表面及び前記コントロールゲート電極の上面をシリサイド化することにより形成されている、ことを特徴とする。
前記メモリゲート電極の上部及び側面を覆い、かつ前記側面絶縁膜の上端部及び前記側面絶縁膜に隣接する前記コントロールゲート電極の上面に接するようにシリコンを含む導電体層が設けられ、
前記シリサイド層は、前記コントロールゲート電極の上面上に形成された部分と、前記メモリゲート電極の上部及び側面を覆うように形成された前記シリコンを含む導電体層の側面及び上面に形成された部分と、が連続して一体となるよう、前記シリコンを含む導電体層の表面及び前記コントロールゲート電極の上面をシリサイド化することにより形成されている、ことを特徴とする。
本発明においては、メモリゲート電極とコントロール電極とを相互に電気的に接続するシリサイド層が形成されているため、メモリゲート電極及びコントロール電極を共通の制御回路により駆動することができる。
また、前記シリサイド層がシリコンとのシリサイド化反応時に拡散種となる金属を含んでいてもよく、この拡散種となる金属が、Ｎｉ、Ｃｏ及びＰｄからなる群から選択された１種又は２種以上の金属であってもよい。
本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の導電体層を形成する工程と、前記第１の導電体層上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、前記第１乃至第３の絶縁膜及び第１の導電体層をエッチングして前記半導体基板を露出させ、前記第１乃至第３の絶縁膜及び第１の導電体層からなる構造体を選択的に残存させる工程と、前記構造体の上面及び側面を覆うように第４の絶縁膜を形成する工程と、前記第４の絶縁膜上を覆うように第２の導電体層を形成する工程と、前記第２の導電体層及び第４の絶縁膜をエッチングして前記半導体基板を露出させると共に前記第３の絶縁膜を露出させ、前記第２の導電体層を前記構造体の側面に形成された第４の絶縁膜の上に残存させる工程と、前記露出した第３の絶縁膜及び前記第２の絶縁膜をエッチングし、前記第１の導電体層を露出させる工程と、前記第１及び第２の導電体層並びに前記第４の絶縁膜上に前記第２の導電体層の上部及び側面を覆い、かつ前記第４の絶縁膜の上端部及び前記第４の絶縁膜に隣接する前記第１の導電体層の上面に接するようにシリコンを含む第３の導電体層を形成する工程と、前記第３の導電体層上に金属層を形成する工程と、前記金属層及び前記第３の導電体層をシリサイド化反応させてシリサイド層を形成する工程と、を有し、前記シリサイド層は、前記第１の導電体層の上面上に形成された部分と、前記第２の導電体層の上部及び側面を覆うように形成された前記第３の導電体層の側面及び上面に形成された部分と、が連続して一体となるよう、前記第３の導電体層の表面及び前記第１の導電体層の上面をシリサイド化することにより形成される、ことを特徴とする。
本発明においては、第１及び第２の導電体層並びに第４の絶縁膜上にシリコンを含む第３の導電体層を形成し、この第３の導電体層上に金属層を形成し、この金属層とシリコンとをシリサイド化反応させてシリサイド層を形成している。これにより、微細な不揮発性半導体記憶装置を製造することができる。また、シリサイド層により、第１の導電体層からなるコントロールゲート電極が第２の導電体層からなるメモリゲート電極に接続されているため、コントロールゲート電極及びメモリゲート電極を共通の制御回路により駆動することができる。
本発明においては、第１及び第２の導電体層並びに第４の絶縁膜上にシリコンを含む第３の導電体層を形成し、この第３の導電体層をシリサイド化してシリサイド層を形成しているため、接続信頼性を向上させることができる。また、メモリゲート電極がコントロールゲート電極に接続されているため、制御回路を簡略化することができる。
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は本実施形態に係る不揮発性半導体記憶装置を示す断面図である。図１に示すように、本実施形態に係る不揮発性半導体記憶装置（不揮発性メモリ）においては、例えばｐ型のシリコン基板１が設けられており、このシリコン基板１の表面に、複数のｎ型のＭＯＳトランジスタがマトリクス状に配列されており、各ＭＯＳトランジスタが夫々メモリセル２を構成している。これにより、本実施形態に係る不揮発性メモリにおいては、複数のメモリセル２がマトリクス状に配列されている。
メモリセル２においては、シリコン基板１の表面に素子分離領域（図示せず）及びＰウエル（図示せず）が形成されており、このＰウエルの表面に、ソース・ドレイン領域としてｎ型の拡散層３が形成されており、シリコン基板１上における拡散層３間の領域、即ちチャネル領域４の直上域の一部には、ゲート絶縁膜５が設けられている。また、ゲート絶縁膜５上にはワード線を兼ねるコントロールゲート６が設けられている。更に、ゲート絶縁膜５及びコントロールゲート６の側面上並びにチャネル領域４の上面上におけるゲート絶縁膜５が設けられていない領域には、電荷蓄積層としてのＯＮＯ膜７が設けられている。即ち、ＯＮＯ膜７はコントロールゲート６の両側方に夫々設けられている。ＯＮＯ膜７はシリコン酸化膜−シリコン窒化膜−シリコン酸化膜がこの順に積層された３層膜である。なお、シリコン窒化膜はシリコン酸化膜よりも誘電率が高い。
更にまた、コントロールゲート６との間でＯＮＯ膜７を挟む位置には、メモリゲート８が設けられている。従って、メモリゲート８もコントロールゲート６の両側方に夫々設けられている。これにより、ＯＮＯ膜７は、メモリゲート８とシリコン基板１との間、及びメモリゲート８とコントロールゲート６との間に配置されている。ＯＮＯ膜７におけるコントロールゲート６とメモリゲート８との間に挟まれた部分、即ち、コントロールゲート６の側面上に形成された部分が、側面絶縁膜である。そして、メモリゲート８の上端部の位置は、ＯＮＯ膜７の上端部の位置よりも高くなっている。
また、メモリゲート８の上部を覆い、ＯＮＯ膜７の上端部及びコントロールゲート６の上面における両側部に接するように、ポリシリコン層９が設けられている。即ち、ポリシリコン層９は、コントロールゲート６、ＯＮＯ膜７及びメモリゲート８上に配置されている。そして、ポリシリコン層９及びコントロールゲート６の上面には、シリサイド層１０が形成されている。即ち、ポリシリコン層９は、メモリゲート８とシリサイド層１０との間に配置されている。これにより、ポリシリコン層９及びシリサイド層１０により、メモリゲート８がコントロールゲート６に接続されている。シリサイド層１０は拡散種となる金属とシリコンとのシリサイド反応により形成されたシリサイドからなり、例えば、Ｃｏ、Ｎｉ及びＰｄのうち少なくとも一種を含むシリサイドからなり、例えばニッケルシリサイド、コバルトシリサイド又はパラジウムシリサイドからなる。シリサイド層１０は、コントロールゲート６の上面上に形成された部分、即ち、シリコン基板１の表面に平行な部分と、メモリゲート８の側面上に形成されたポリシリコン層９の側面上に設けられた部分、即ち、シリコン基板１の表面に垂直な部分とを備えている。
また、拡散層３上には、コンタクト１１が設けられており、このコンタクト１１上には、第１配線１２が設けられており、ソース・ドレイン層３はコンタクト１１を介して第１配線１２に接続されている。なお、シリコン基板１上におけるメモリセル２、コンタクト１１及び第１配線１２以外の部分は、層間絶縁膜１３により埋め込まれている。
次に、上述の如く構成された本実施形態に係る不揮発性メモリの動作について説明する。この不揮発性メモリにおいては、ＯＮＯ膜７の窒化膜に電子を蓄積するか否かにより窒化膜の電荷状態を選択し、２値の情報を記憶するようになっている。このとき、コントロールゲート６から見て、一方の側のメモリゲート８の下に配置されたＯＮＯ膜７と、他方の側のメモリゲート８の下に配置されたＯＮＯ膜７とに対して、相互に独立して電子を注入／引き出しすることにより、１つのＮ型ＭＯＳトランジスタからなるメモリセル２に、夫々２ビットの情報を記憶する。
情報を書込むときには、選択されたメモリセル２において、コントロールゲート６及びメモリゲート８に例えば約５Ｖの正電位を印加し、書込みを行うＯＮＯ膜７側（以下、選択側という）の拡散層３に例えば約５Ｖの正電位を印加し、書込みを行わないＯＮＯ膜７側（以下、非選択側という）の拡散層３に接地電位を印加する。これにより、チャネル領域４において、キャリアである電子が選択側に加速されてＣＨＥ（Channel Hot Electron：チャネル熱電子）となり、選択側のＯＮＯ膜７の窒化膜に注入される。これにより、この窒化膜が負電荷を帯び、情報が書込まれる。
また、書込んだ情報を消去するときには、コントロールゲート６及びメモリゲート８に例えば約−５Ｖの負電位を印加し、選択側の拡散層３に例えば約５Ｖの正電位を印加し、非選択側の拡散層３に接地電位を印加する。これにより、バンド間トンネルによって発生したホールの一部が、空乏層の電界をチャネル方向に移動しながらエネルギー得てホットになり、その一部が選択側のＯＮＯ膜７に注入され、このＯＮＯ膜７の窒化膜に蓄積されている電子と結合して電荷を消滅させる。これにより、情報が消去される。
更に、情報を読み出すときは、コントロールゲート６及びメモリゲート８に例えば約３Ｖの正電位を印加し、非選択側の拡散層３に例えば約１．５Ｖの正電位を印加した状態で、メモリセル２のしきい値を検出する。これにより、非選択側のＯＮＯ膜７に負電荷が蓄積されていても、シリコン基板１における非選択側のＯＮＯ膜７の直下域に、拡散層３からの空乏層が伸びてくるため、非選択側のＯＮＯ膜７に蓄積された電荷の影響を抑制して、選択側のＯＮＯ膜７の電荷状態を検出することができる。即ち、選択側のＯＮＯ膜７に負電荷が蓄積されていれば、負電荷が蓄積されていない場合よりも、しきい値が増加する。これにより、選択側のＯＮＯ膜７に書込まれた情報を読み出すことができる。
本実施形態においては、ポリシリコン層９及びシリサイド層１０により、メモリゲート８がコントロールゲート６に接続されているため、コントロールゲート６及びメモリゲート８を共通の制御回路により駆動することができる。即ち、制御回路を簡略化することができる。また、メモリゲート８の配線抵抗を低減するための上層配線及びコンタクトも不要である。このため、不揮発性メモリのレイアウト面積を低減することができる。
また、ポリシリコン層９及びシリサイド層１０により、メモリゲート８をコントロールゲート６に接続しているため、メモリゲート８とコントロールゲート１０との間の接続信頼性が高い。
更に、ポリシリコン層９の表面にシリサイド層１０を形成しているため、シリサイド層１０をニッケルシリサイド、コバルトシリサイド又はパラジウムシリサイドとすることができる。これにより、チタンシリサイドを形成する場合と比較して、メモリセル２を微細化することができ、不揮発性メモリを微細化できる。この結果、この不揮発性メモリを、微細なトランジスタを使用するロジック用の集積回路と混載することができる。
次に、本発明の第２の実施形態について説明する。図２は本実施形態に係る不揮発性半導体記憶装置を示す断面図である。図２に示すように、本実施形態に係る不揮発性メモリは、前述の第１の実施形態と比較して、ポリシリコン層９（図１参照）の表面にシリサイド層１０が厚く形成されており、結果的にポリシリコン層９が消滅している点が異なっている。本実施形態における上記以外の構成及び動作は、前述の第１の実施形態と同様である。
本実施形態においては、シリサイド層１０を厚く形成しているためにポリシリコン層９が消滅しているが、その分、シリサイド層１０が厚くなっているため、前述の第１の実施形態と比較して、コントロールゲート６とメモリゲート８との間の導電性及び接続信頼性が低下することはない。従って、本実施形態の効果は、前述の第１の実施形態と同様である。
なお、前述の第１及び第２の実施形態において、電荷蓄積層として、ＯＮＯ膜７の替わりに、絶縁膜に導電性の微粒子（量子ドット）を埋め込んだ膜を使用してもよい。また、電荷蓄積層として、ＯＮＯ膜７の替わりに、シリコン酸化膜、高誘電率膜、シリコン酸化膜がこの順に積層された３層膜を使用してもよい。高誘電率膜とは、例えば、酸化ハフニウム（ＨｆＯ２）からなる膜、及びアルミナ（Ａｌ２Ｏ３）からなる膜等である。更に、前述の第１の実施形態と第２の実施形態との中間の状態も本発明に含まれる。即ち、ポリシリコン層９はメモリゲート８の側面上にのみ残留していてもよい。
次に、本発明の第３の実施形態について説明する。本実施形態は、前述の第１の実施形態に係る不揮発性半導体記憶装置の製造方法である。図３乃至図１３は、本実施形態に係る不揮発性半導体記憶装置の製造方法をその工程順に示す断面図であり、各図の（ａ）はコントロールゲートの幅方向、即ち、ワード線が延びる方向に直交する断面を示し、各図の（ｂ）乃至（ｄ）はコントロールゲートの幅方向に平行な断面を示し、（ｂ）は（ａ）に示すＡ−Ａ’線による断面、即ち、メモリゲートを含む断面を示し、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面、即ち、コントロールゲートを含む断面を示し、（ｄ）は（ａ）に示すＣ−Ｃ’線による断面、即ち、拡散層を含む断面を示す。
先ず、図３（ａ）乃至（ｄ）に示すように、例えばｐ型のシリコン基板１の表面に、既知の方法により、素子分離領域１５を形成し、シリコン基板１の表面における素子分離領域１５により区画された領域に、Ｐウエル（図示せず）を形成する。
次に、図４（ａ）乃至（ｄ）に示すように、シリコン基板１の表面の全面にシリコン酸化膜１６を形成し、その上にポリシリコン層１７を成長させる。そして、ポリシリコン層１７上にシリコン酸化膜１８を形成し、その後、シリコン窒化膜１９を形成する。
次に、図５（ａ）乃至（ｄ）に示すように、シリコン窒化膜１９、シリコン酸化膜１８、ポリシリコン層１７及びシリコン酸化膜１６を４層まとめてエッチングして選択的に除去し、パターニングする。このとき、コントロールゲートを形成する予定の領域において４層を残留させ、それ以外の領域において４層を除去する。この結果、シリコン酸化膜１６、ポリシリコン層１７、シリコン酸化膜１８及びシリコン窒化膜１９からなる積層体（構造体）２０が形成される。そして、パターニングされたシリコン酸化膜１６がゲート酸化膜５となり、パターニングされたポリシリコン層１７がコントロールゲート６となる。
次に、図６（ａ）乃至（ｄ）に示すように、全面にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜をこの順に成膜し、電荷蓄積層としてのＯＮＯ膜７を形成する。その後、ＯＮＯ膜７上にポリシリコン層２１を形成する。
次に、図７（ａ）乃至（ｄ）に示すように、シリコン基板１の一部が露出するまでエッチバックを行い、シリコン窒化膜１９上に形成されたＯＮＯ膜７及びポリシリコン層２１（図６（ａ）参照）を除去し、積層体２０の側面上のみにＯＮＯ膜７及びポリシリコン層２１を残留させる。これにより、残留したポリシリコン層２１がメモリゲート８となる。そして、この段階ではＯＮＯ膜７は、メモリゲート８と積層体２０との間、及びメモリゲート８とシリコン基板１との間に残留する。なお、エッチバックの前にマスクを用いてエッチングを行い、不要なポリシリコン層２１を除去しておいてもよい。
次に、図８（ａ）乃至（ｄ）に示すように、積層体２０、ＯＮＯ膜７及びメモリゲート８をマスクとして、例えば砒素（Ａｓ）等のｎ型不純物を注入し、シリコン基板１の表面における積層体２０、ＯＮＯ膜７及びメモリゲート８の直下域、並びに素子分離領域を除く領域に、ｎ型の拡散層３を形成する。この拡散層３がＭＯＳトランジスタのソース・ドレイン領域となり、シリコン基板１の表面における拡散層３間の領域がチャネル領域４となる。その後、積層体２０、ＯＮＯ膜７及びメモリゲート８を埋め込むように、シリコン基板１上にシリコン酸化膜２２を形成する。
次に、図９（ａ）乃至（ｄ）に示すように、シリコン酸化膜２２のエッチバックを行う。このとき、シリコン窒化膜１９及びＯＮＯ膜７の上部も除去される。この結果、シリコン窒化膜１９及びＯＮＯ膜７の上端部の位置は、メモリゲート８の上端部の位置よりも低くなる。なお、拡散層３の幅が広い場合には、エッチバックを行う前にＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）を行い、シリコン酸化膜２２の上部を除去しておいてもよい。
次に、図１０（ａ）乃至（ｄ）に示すように、シリコン窒化膜１９をウェットエッチングして除去し、その後、シリコン酸化膜１８をウェットエッチングして除去する。
次に、図１１（ａ）乃至（ｄ）に示すように、コントロールゲート６、ＯＮＯ膜７、メモリゲート８及びシリコン酸化膜２２上の全面にポリシリコン層２３を成長させる。なお、このとき、ポリシリコン層２３の替わりにアモルファスシリコン層を成長させてもよい。
次に、図１２（ａ）乃至（ｄ）に示すように、ポリシリコン層２３（図１１（ａ）参照）をエッチバックし、メモリゲート８に接する部分、及びコントロールゲート６上における両側部、即ち、ＯＮＯ膜７に隣接する領域のみにポリシリコン層２３を残留させ、上記以外の領域におけるポリシリコン層２３を除去する。これにより、残留したポリシリコン層２３により、メモリゲート８、ＯＮＯ膜７及びコントロールゲート６を相互に接続するポリシリコン層９が形成される。
次に、図１３（ａ）乃至（ｄ）に示すように、スパッタリングにより全面にＣｏ層（図示せず）を成膜し、その後熱処理を行ってＣｏ層とポリシリコン層９とを反応させる。これにより、Ｃｏ層のＣｏ原子がシリコン層９中及びコントロールゲート６中に拡散して、ポリシリコン層９及びコントロールゲート６の表面にコバルトシリサイドからなるシリサイド層１０が形成される。なお、コバルトシリサイドを形成する替わりに、Ｎｉをスパッタリングしてニッケルシリサイドからなるシリサイド層を形成してもよく、Ｐｄをスパッタリングしてパラジウムシリサイドからなるシリサイド層を形成してもよい。また、Ｃｏ、Ｎｉ、Ｐｄ以外でも、シリコンとの反応時に拡散層となる金属、即ち、自らが移動してシリコン中に拡散する金属をスパッタリングして、シリサイドを形成してもよい。これにより、メモリセル２が形成される。
次に、図１に示すように、既知の方法により、ＭＯＳトランジスタを埋め込むように、層間絶縁膜１３を形成する。その後、層間絶縁膜１３中に拡散層３に接続されるようにコンタクト１１を形成し、コンタクト１１に接続されるように第１配線１２を形成する。これにより、不揮発性メモリが製造される。
本実施形態においては、図１１（ａ）乃至（ｄ）及び図１２（ａ）乃至（ｄ）に示す工程において、メモリゲート８、ＯＮＯ膜７及びコントロールゲート６を相互に接続するように、ポリシリコン膜９を形成し、このポリシリコン膜９の表面にシリサイド層１０を形成しているため、シリサイド層１０をニッケルシリサイド、コバルトシリサイド又はパラジウムシリサイドにより形成することができる。これにより、シリサイド層１０をチタンシリサイドにより形成する場合と比較して、メモリセル２を微細化することができ、微細な不揮発性メモリを製造することができる。このような微細な不揮発性メモリは、微細なトランジスタを含むロジック用の集積回路と混載することができる。
また、本実施形態に係る製造方法おいて製造される不揮発性メモリは、ポリシリコン層９及びシリサイド層１０により、メモリゲート８がコントロールゲート６に接続されているため、コントロールゲート６及びメモリゲート８を共通の制御回路により駆動することができる。また、メモリゲート８の配線抵抗を低減するための上層配線を形成する必要もない。この結果、レイアウト面積が小さい不揮発性メモリを製造することができる。
更に、上述の不揮発性メモリは、ポリシリコン層９及びシリサイド層１０により、メモリゲート８をコントロールゲート６に接続しているため、メモリゲート８とコントロールゲート１０との間の接続信頼性が高い。
次に、本発明の第４の実施形態について説明する。本実施形態は、前述の第２の実施形態に係る不揮発性半導体記憶装置の製造方法である。図１４（ａ）乃至（ｄ）は、本実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図であり、（ａ）はコントロールゲートの幅方向、即ち、ワード線が延びる方向に直交する断面を示し、（ｂ）は（ａ）に示すＡ−Ａ’線による断面、即ち、メモリゲートを含む断面を示し、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面、即ち、コントロールゲートを含む断面を示し、（ｄ）は（ａ）に示すＣ−Ｃ’線による断面、即ち、拡散層を含む断面を示す。
先ず、前述の第３の実施形態における図３（ａ）〜（ｄ）乃至図１２（ａ）〜（ｄ）に示す方法により、ｐ型のシリコン基板１の表面にｎ型の拡散層３が形成され、拡散層３間の領域上にゲート絶縁膜５及びコントロールゲート６が形成され、ゲート絶縁膜５及びコントロールゲート６の両側方にＯＮＯ膜７及びメモリゲート８が形成され、メモリゲート８の上部を覆い、コントロールゲート６の両側部に接するポリシリコン層９が形成された構造体を作製する。
次に、図１４（ａ）乃至（ｄ）に示すように、スパッタリング法によりＣｏ層（図示せず）を成膜し、その後熱処理を行ってＣｏ層とポリシリコン層９（図１２（ａ）参照）とを反応させて、コバルトシリサイドからなるシリサイド層１０を形成する。このとき、ポリシリコン層９はその全体がシリサイド化してシリサイド層１０となり、ポリシリコン層９は消滅する。更にメモリゲート８の一部がシリサイド化されてもよい。本実施形態における上記以外の製造方法及びその効果は、前述の第３の実施形態と同様である。
なお、前述の第３及び第４の実施形態においては、図６（ａ）乃至（ｄ）に示す工程において、電荷蓄積層として、ＯＮＯ膜７の替わりに、絶縁膜に導電性の微粒子（量子ドット）を埋め込んだ膜を形成してもよい。また、電荷蓄積層として、ＯＮＯ膜７の替わりに、シリコン酸化膜、高誘電率膜、シリコン酸化膜がこの順に積層された３層膜を形成してもよい。高誘電率膜は、例えば、酸化ハフニウム（ＨｆＯ２）又はアルミナ（Ａｌ２Ｏ３）により形成することができる。更に、図１２（ａ）乃至（ｄ）に示す工程において、メモリゲート８の上面上にはポリシリコン層９を残留させなくてもよい。更にまた、図１３（ａ）乃至（ｄ）又は図１４（ａ）乃至（ｄ）に示す工程において、ポリシリコン層９をシリサイド化した後に、ポリシリコン層９をメモリゲート８の側面上にのみ残留させてもよい。
１；シリコン基板
２；メモリセル
３；拡散層
４；チャネル領域
５；ゲート絶縁膜
６；コントロールゲート
７；ＯＮＯ膜
８；メモリゲート
９、１７、２１、２３；ポリシリコン層
１０；シリサイド層
１１；コンタクト
１２；第１配線
１３；層間絶縁膜
１５；素子分離領域
１６、１８、２２；シリコン酸化膜
１９；シリコン窒化膜
２０；積層体
１０１；シリコン基板
１０２；メモリセル
１０３；ゲート絶縁膜
１０４；コントロールゲート
１０５；シリサイド層
１０６；ソース・ドレイン領域
１０７；ＯＮＯ膜
１０８；メモリゲート
１１１；ｐ型半導体基板
１２０；ｎ−型拡散層
１２１；ｎ＋型拡散層
１１２；ゲート絶縁膜
１１３；コントロールゲート
１１４；電荷蓄積層
１１５；第１酸化膜
１１６；窒化膜
１１７；第２酸化膜
１１８；メモリ電極
１１９；サイドウォール
１２２；シリサイド
２；メモリセル
３；拡散層
４；チャネル領域
５；ゲート絶縁膜
６；コントロールゲート
７；ＯＮＯ膜
８；メモリゲート
９、１７、２１、２３；ポリシリコン層
１０；シリサイド層
１１；コンタクト
１２；第１配線
１３；層間絶縁膜
１５；素子分離領域
１６、１８、２２；シリコン酸化膜
１９；シリコン窒化膜
２０；積層体
１０１；シリコン基板
１０２；メモリセル
１０３；ゲート絶縁膜
１０４；コントロールゲート
１０５；シリサイド層
１０６；ソース・ドレイン領域
１０７；ＯＮＯ膜
１０８；メモリゲート
１１１；ｐ型半導体基板
１２０；ｎ−型拡散層
１２１；ｎ＋型拡散層
１１２；ゲート絶縁膜
１１３；コントロールゲート
１１４；電荷蓄積層
１１５；第１酸化膜
１１６；窒化膜
１１７；第２酸化膜
１１８；メモリ電極
１１９；サイドウォール
１２２；シリサイド
Claims (11)
- 半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたコントロールゲート電極と、前記コントロールゲート電極の側面上に形成された側面絶縁膜と、前記側面絶縁膜の側面上に形成され前記側面絶縁膜よりも高いメモリゲート電極と、前記メモリゲート電極と前記半導体基板との間に形成された電荷蓄積層と、前記メモリゲート電極と前記コントロールゲート電極とを相互に電気的に接続するシリサイド層と、を有する不揮発性半導体記憶装置において、
前記メモリゲート電極の上部及び側面を覆い、かつ前記側面絶縁膜の上端部及び前記側面絶縁膜に隣接する前記コントロールゲート電極の上面に接するようにシリコンを含む導電体層が設けられ、
前記シリサイド層は、前記コントロールゲート電極の上面上に形成された部分と、前記メモリゲート電極の上部及び側面を覆うように形成された前記シリコンを含む導電体層の側面及び上面に形成された部分と、が連続して一体となるよう、前記シリコンを含む導電体層の表面及び前記コントロールゲート電極の上面をシリサイド化することにより形成されている、ことを特徴とする不揮発性半導体記憶装置。 - 前記コントロールゲート電極が前記側面絶縁膜よりも低い位置に形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記シリサイド層がシリコンとのシリサイド化反応時に拡散種となる金属を含むことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
- 前記拡散種となる金属が、Ｎｉ、Ｃｏ及びＰｄからなる群から選択された１種又は２種以上の金属であることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
- 前記電荷蓄積層が、第１のシリコン酸化膜、シリコン酸化膜よりも誘電率が高い第１の高誘電率膜、第２のシリコン酸化膜がこの順に積層された３層膜であることを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置。
- 前記電荷蓄積層が、絶縁膜中に導電性の粒子が埋め込まれたものであることを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置。
- 半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の導電体層を形成する工程と、前記第１の導電体層上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、前記第１乃至第３の絶縁膜及び第１の導電体層をエッチングして前記半導体基板を露出させ、前記第１乃至第３の絶縁膜及び第１の導電体層からなる構造体を選択的に残存させる工程と、前記構造体の上面及び側面を覆うように第４の絶縁膜を形成する工程と、前記第４の絶縁膜上を覆うように第２の導電体層を形成する工程と、前記第２の導電体層及び第４の絶縁膜をエッチングして前記半導体基板を露出させると共に前記第３の絶縁膜を露出させ、前記第２の導電体層を前記構造体の側面に形成された第４の絶縁膜の上に残存させる工程と、前記露出した第３の絶縁膜及び前記第２の絶縁膜をエッチングし、前記第１の導電体層を露出させる工程と、前記第１及び第２の導電体層並びに前記第４の絶縁膜上に前記第２の導電体層の上部及び側面を覆い、かつ前記第４の絶縁膜の上端部及び前記第４の絶縁膜に隣接する前記第１の導電体層の上面に接するようにシリコンを含む第３の導電体層を形成する工程と、前記第３の導電体層上に金属層を形成する工程と、前記金属層及び前記第３の導電体層をシリサイド化反応させてシリサイド層を形成する工程と、を有し、前記シリサイド層は、前記第１の導電体層の上面上に形成された部分と、前記第２の導電体層の上部及び側面を覆うように形成された前記第３の導電体層の側面及び上面に形成された部分と、が連続して一体となるよう、前記第３の導電体層の表面及び前記第１の導電体層の上面をシリサイド化することにより形成される、ことを特徴とする不揮発性半導体記憶装置の製造方法。
- 前記第２の導電体層及び第４の絶縁膜をエッチングする工程の後に、前記構造体、第４の絶縁膜及び前記第２の導電体層をマスクとして不純物を注入する工程を有することを特徴とする請求項７に記載の不揮発性半導体記憶装置の製造方法。
- 前記第２の導電体層及び第４の絶縁膜をエッチングする工程の後に、全面に第５の絶縁膜を形成し、形成された前記第５の絶縁膜をエッチングする工程を有することを特徴とする請求項７又は８に記載の不揮発性半導体記憶装置の製造方法。
- 前記第４の絶縁膜を形成する工程は、第１のシリコン酸化膜、シリコン酸化膜よりも誘電率が高い第１の高誘電率膜、第２のシリコン酸化膜がこの順に積層された３層膜を形成する工程であることを特徴とする請求項７乃至９のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
- 前記第４の絶縁膜を形成する工程は、内部に導電性の粒子が埋め込まれた絶縁膜を形成する工程であることを特徴とする請求項７乃至９のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| US11/076,064 US7268389B2 (en) | 2004-03-11 | 2005-03-10 | Nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004069822A JP4640918B2 (ja) | 2004-03-11 | 2004-03-11 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005260009A JP2005260009A (ja) | 2005-09-22 |
| JP4640918B2 true JP4640918B2 (ja) | 2011-03-02 |
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ID=34918506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2004069822A Expired - Fee Related JP4640918B2 (ja) | 2004-03-11 | 2004-03-11 | 不揮発性半導体記憶装置及びその製造方法 |
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|---|---|
| US (1) | US7268389B2 (ja) |
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- 2005-03-10 US US11/076,064 patent/US7268389B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US7268389B2 (en) | 2007-09-11 |
| JP2005260009A (ja) | 2005-09-22 |
| US20050199943A1 (en) | 2005-09-15 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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| RD02 | Notification of acceptance of power of attorney |
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|
| RD04 | Notification of resignation of power of attorney |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100803 |
|
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S531 | Written request for registration of change of domicile |
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