JP2003163294A - メモリセルの製造方法 - Google Patents
メモリセルの製造方法Info
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Classifications
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
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-
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Abstract
(57)【要約】
【課題】 二重電荷蓄積ロケーションメモリセルの製造
工程を簡単にする。 【解決手段】 誘電性スタック１２０を、構造の上側表
面全体に亘って配置する。コンタクト開口１２１は、メ
モリセルサブアレイに対して外側にある規定された領域
のビットライン拡散部１１５の表面まで下がった誘電層
１２０に形成される。通常のコンタクト形成技術及びメ
タライゼーション技術によって、金属ビットライン１２
３Ａ，１２３Ｂは、そのように規定された領域に対応す
る箇所に接触するようにビットライン拡散部１１５上の
ワードライン１１９を横切るように規定される。金属ビ
ットラインは、ビットライン拡散部１１５に沿った電圧
降下を制約する。
工程を簡単にする。 【解決手段】 誘電性スタック１２０を、構造の上側表
面全体に亘って配置する。コンタクト開口１２１は、メ
モリセルサブアレイに対して外側にある規定された領域
のビットライン拡散部１１５の表面まで下がった誘電層
１２０に形成される。通常のコンタクト形成技術及びメ
タライゼーション技術によって、金属ビットライン１２
３Ａ，１２３Ｂは、そのように規定された領域に対応す
る箇所に接触するようにビットライン拡散部１１５上の
ワードライン１１９を横切るように規定される。金属ビ
ットラインは、ビットライン拡散部１１５に沿った電圧
降下を制約する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ、特
に不揮発性メモリの分野に関するものであり、詳しく
は、電気的にプログラム可能な不揮発性メモリに関する
ものである。さらに詳しくは、本発明は、二重電荷蓄積
ロケーション(dual charge storage location)不揮発性
半導体メモリセル、特にその製造方法に関するものであ
る。
に不揮発性メモリの分野に関するものであり、詳しく
は、電気的にプログラム可能な不揮発性メモリに関する
ものである。さらに詳しくは、本発明は、二重電荷蓄積
ロケーション(dual charge storage location)不揮発性
半導体メモリセル、特にその製造方法に関するものであ
る。
【０００２】
【従来の技術】既知のように、ＥＰＲＯＭ，ＥＥＰＲＯ
Ｍ及びフラッシュＥＥＰＲＯＭのような不揮発性メモリ
セルの情報記憶機構は、電荷蓄積部（電荷蓄積素子）に
トラップした電荷を有することができることに基づく。
電荷蓄積部の電荷の存在によって、メモリセルしきい値
電圧に変化が生じ、それを、規定されたバイアス状態の
メモリセルによって電流降下を測定することによってア
クセスすることができる。
Ｍ及びフラッシュＥＥＰＲＯＭのような不揮発性メモリ
セルの情報記憶機構は、電荷蓄積部（電荷蓄積素子）に
トラップした電荷を有することができることに基づく。
電荷蓄積部の電荷の存在によって、メモリセルしきい値
電圧に変化が生じ、それを、規定されたバイアス状態の
メモリセルによって電流降下を測定することによってア
クセスすることができる。
【０００３】電荷蓄積部は、メモリセルのチャネル領域
の上で絶縁状態で配置されたポリシリコンフローティン
グゲートによって表され、制御ゲートと容量的に結合さ
れている。電荷のキャリアは、ＥＰＲＯＭ及びフラッシ
ュＥＰＲＯＭにおけるホットエレクトロン注入機構又は
ＥＥＰＲＯＭにおけるトンネル効果によってフローティ
ングゲートに注入される。フローティングゲートに電荷
が存在することによって、チャネル領域の導電性チャネ
ルの情報に悪影響が及ぼされる。
の上で絶縁状態で配置されたポリシリコンフローティン
グゲートによって表され、制御ゲートと容量的に結合さ
れている。電荷のキャリアは、ＥＰＲＯＭ及びフラッシ
ュＥＰＲＯＭにおけるホットエレクトロン注入機構又は
ＥＥＰＲＯＭにおけるトンネル効果によってフローティ
ングゲートに注入される。フローティングゲートに電荷
が存在することによって、チャネル領域の導電性チャネ
ルの情報に悪影響が及ぼされる。
【０００４】数年前まで、各メモリセルは、１ビットの
情報を格納するのに使用され、その情報は、フローティ
ングゲートに電荷が存在しない状態（通常、論理“１”
と解釈される状態）及び規定された最小量以上の電荷が
フローティングゲートに存在する状態（論理“０”）に
対応する。
情報を格納するのに使用され、その情報は、フローティ
ングゲートに電荷が存在しない状態（通常、論理“１”
と解釈される状態）及び規定された最小量以上の電荷が
フローティングゲートに存在する状態（論理“０”）に
対応する。
【０００５】
【発明が解決しようとする課題】しかしながら、常にチ
ップ領域ごとの半導体メモリの記憶容量が増大する傾向
があるので、１ビットより多くのビットを格納するため
に各メモリセルを使用することが提案されている。
ップ領域ごとの半導体メモリの記憶容量が増大する傾向
があるので、１ビットより多くのビットを格納するため
に各メモリセルを使用することが提案されている。
【０００６】したがって、複数のしきい値電圧レベルを
有するメモリセルが提案されている。多重レベルメモリ
セルと一般に称されるそのようなメモリセルにおいて、
フローティングゲートでトラップされる電荷の量は、正
確に制御され、２より多い値例えば４をとることができ
る。電荷の各値に対して、メモリセルの各しきい値電圧
が対応する。例えば四つの許容されたしきい値電圧を有
する多重レベルメモリセルは、２ビットを格納すること
ができる。
有するメモリセルが提案されている。多重レベルメモリ
セルと一般に称されるそのようなメモリセルにおいて、
フローティングゲートでトラップされる電荷の量は、正
確に制御され、２より多い値例えば４をとることができ
る。電荷の各値に対して、メモリセルの各しきい値電圧
が対応する。例えば四つの許容されたしきい値電圧を有
する多重レベルメモリセルは、２ビットを格納すること
ができる。
【０００７】最近では、二つの電荷格納ロケーションを
有するメモリセルが提案されている。これらメモリセル
において、通常ソース／ドレイン領域の付近にあるチャ
ネル領域の各側に存在するメモリセルの物理的に切り離
された二つのロケーションでトラップした電荷を有する
ことができる。
有するメモリセルが提案されている。これらメモリセル
において、通常ソース／ドレイン領域の付近にあるチャ
ネル領域の各側に存在するメモリセルの物理的に切り離
された二つのロケーションでトラップした電荷を有する
ことができる。
【０００８】２タイプの二重電荷蓄積ロケーションメモ
リセルが従来知られている。第１のタイプの二重電荷蓄
積ロケーションメモリセルは、例えば米国特許番号第
５，９４９，７１１号に記載されている。このメモリセ
ルは、チャネル領域の上に絶縁的に配置された制御ゲー
トを具える。ソース／ドレイン拡散部の付近にある制御
ゲートの両側には、電気的に絶縁された２個のポリシリ
コン製のスペーサが、２個のフローティングゲートを形
成する。
リセルが従来知られている。第１のタイプの二重電荷蓄
積ロケーションメモリセルは、例えば米国特許番号第
５，９４９，７１１号に記載されている。このメモリセ
ルは、チャネル領域の上に絶縁的に配置された制御ゲー
トを具える。ソース／ドレイン拡散部の付近にある制御
ゲートの両側には、電気的に絶縁された２個のポリシリ
コン製のスペーサが、２個のフローティングゲートを形
成する。
【０００９】電荷は、選択的に各フローティングゲート
に注入され、そこで捕獲される。各フローティングゲー
トは、メモリセルのチャネルの短い一部を制御する。ソ
ース／ドレイン拡散部の各々は、隣接するフローティン
グゲートで捕獲された電荷の値を読み出す際のソース電
極として機能するとともに、対向するフローティングゲ
ートで捕獲された電荷の値を読み出す際のドレイン電極
として機能する。
に注入され、そこで捕獲される。各フローティングゲー
トは、メモリセルのチャネルの短い一部を制御する。ソ
ース／ドレイン拡散部の各々は、隣接するフローティン
グゲートで捕獲された電荷の値を読み出す際のソース電
極として機能するとともに、対向するフローティングゲ
ートで捕獲された電荷の値を読み出す際のドレイン電極
として機能する。
【００１０】従来の単一ビット又は単一フローティング
ゲートを有するマルチレベルメモリセルと同様に、この
二重電荷蓄積ロケーションメモリセルの動作は、制御ゲ
ートと２個のフローティングゲートとの間の容量性結合
に依存する。
ゲートを有するマルチレベルメモリセルと同様に、この
二重電荷蓄積ロケーションメモリセルの動作は、制御ゲ
ートと２個のフローティングゲートとの間の容量性結合
に依存する。
【００１１】しかしながら、制御ゲートの両側の２個の
フローティングゲートの物理的なロケーションのため
に、これらの間の結合領域が幾分小さくなる。したがっ
て、制御ゲートとフローティングゲートとの間の容量性
結合が不十分となり、少量の電荷の注入しか許容されな
い。
フローティングゲートの物理的なロケーションのため
に、これらの間の結合領域が幾分小さくなる。したがっ
て、制御ゲートとフローティングゲートとの間の容量性
結合が不十分となり、少量の電荷の注入しか許容されな
い。
【００１２】第２のタイプの二重電荷蓄積ロケーション
メモリセルは、例えば、米国特許明細書第６，２０１，
２８２号に記載されている。この場合において、メモリ
セルは、チャネル領域上に絶縁的に配置された制御ゲー
トを具え、制御ゲートとチャネル領域の間には、酸化物
層−窒化物層−酸化物層（ＯＮＯ）のスタックが介在す
る。電荷は、メモリセルのソース／ドレイン領域の付近
の窒化層内で見つけられる二つの切り離された個別に荷
電可能(chargeable)な区域に注入され及び捕獲される。
後者は、上記二重電荷蓄積ロケーションメモリセルと同
様に、二つの区域のうちのいずれか一方で捕獲された電
荷を読み出す間にその役割を変更する。
メモリセルは、例えば、米国特許明細書第６，２０１，
２８２号に記載されている。この場合において、メモリ
セルは、チャネル領域上に絶縁的に配置された制御ゲー
トを具え、制御ゲートとチャネル領域の間には、酸化物
層−窒化物層−酸化物層（ＯＮＯ）のスタックが介在す
る。電荷は、メモリセルのソース／ドレイン領域の付近
の窒化層内で見つけられる二つの切り離された個別に荷
電可能(chargeable)な区域に注入され及び捕獲される。
後者は、上記二重電荷蓄積ロケーションメモリセルと同
様に、二つの区域のうちのいずれか一方で捕獲された電
荷を読み出す間にその役割を変更する。
【００１３】既に説明したものに比べて、このような二
重電荷蓄積ロケーションメモリセルは、一つ少ないポリ
シリコン層しか必要とせず、これによって、製造工程が
簡単になる。しかしながら、この構造は、窒化層内の二
つの区域の電荷の閉じ込めの問題によって悪影響が及ぼ
される。実際には、二つの電荷を個別に保持するのは困
難である。その理由は、これらの間が物理的に切り離さ
れていないからである。この問題は、メモリセルの寿命
中の書込み動作及び消去動作中に生じ、記憶された情報
が消失するおそれがある。
重電荷蓄積ロケーションメモリセルは、一つ少ないポリ
シリコン層しか必要とせず、これによって、製造工程が
簡単になる。しかしながら、この構造は、窒化層内の二
つの区域の電荷の閉じ込めの問題によって悪影響が及ぼ
される。実際には、二つの電荷を個別に保持するのは困
難である。その理由は、これらの間が物理的に切り離さ
れていないからである。この問題は、メモリセルの寿命
中の書込み動作及び消去動作中に生じ、記憶された情報
が消失するおそれがある。
【００１４】米国特許出願番号第６，２３８，６３３号
において、対のＭＯＮＯＳ構造を有する二重電荷蓄積ロ
ケーションメモリセルが開示されている。メモリセル
は、ポリシリコンワードゲートの両側の混合ＯＮＯスタ
ック上に配置された２個のポリシリコン側壁制御ゲート
を具える。後者は、ゲート酸化膜の上に配置される。
において、対のＭＯＮＯＳ構造を有する二重電荷蓄積ロ
ケーションメモリセルが開示されている。メモリセル
は、ポリシリコンワードゲートの両側の混合ＯＮＯスタ
ック上に配置された２個のポリシリコン側壁制御ゲート
を具える。後者は、ゲート酸化膜の上に配置される。
【００１５】各側壁制御ゲートの下にあるＯＮＯスタッ
クの層内の窒素は、電子をメモリに格納するための領域
となる。二つの側壁制御ゲートの下の二つの窒化層領域
が互いに物理的に切り離されているので、この構造に対
しては、既に説明した電子閉じ込めの問題による悪影響
が及ぼされないと考えられる。
クの層内の窒素は、電子をメモリに格納するための領域
となる。二つの側壁制御ゲートの下の二つの窒化層領域
が互いに物理的に切り離されているので、この構造に対
しては、既に説明した電子閉じ込めの問題による悪影響
が及ぼされないと考えられる。
【００１６】しかしながら、上記文献に記載されたＭＯ
ＮＯＳ二重電荷蓄積ロケーションメモリセルの種々の製
造工程は、幾分複雑である。例えば、メモリセルのチャ
ネルを形成するためにディスポーザブルポリシリコン側
壁スペーサが使用されており、これによって、処理工程
が増大する。
ＮＯＳ二重電荷蓄積ロケーションメモリセルの種々の製
造工程は、幾分複雑である。例えば、メモリセルのチャ
ネルを形成するためにディスポーザブルポリシリコン側
壁スペーサが使用されており、これによって、処理工程
が増大する。
【００１７】従来技術の観点から、本発明の目的は、電
気的にプログラム可能な二重電荷蓄積ロケーションメモ
リセルの他の製造方法を提供することである。
気的にプログラム可能な二重電荷蓄積ロケーションメモ
リセルの他の製造方法を提供することである。
【００１８】
【課題を解決するための手段】本発明の一態様によれ
ば、請求項１に記載した電気的にプログラム可能な二重
電荷蓄積ロケーションメモリセルの製造方法を提供す
る。本発明による工程は、半導体基板の上に中央の絶縁
ゲートを形成し、誘電層／電荷トラッピング材料層／誘
電層スタックの物理的に切り離された電荷閉じ込め層ス
タック部を、前記中央の絶縁ゲートの両側に形成し、各
電荷閉じ込め層スタック部の電荷トラッピング材料層が
電荷蓄積部を形成し、前記電荷閉じ込め層スタック部の
各々の上にサイド制御ゲートを形成し、前記サイド制御
ゲートの横側に前記メモリセルのソース／ドレイン領域
を形成し、前記サイド制御ゲートに前記中央の絶縁ゲー
トを電気的に接続する。
ば、請求項１に記載した電気的にプログラム可能な二重
電荷蓄積ロケーションメモリセルの製造方法を提供す
る。本発明による工程は、半導体基板の上に中央の絶縁
ゲートを形成し、誘電層／電荷トラッピング材料層／誘
電層スタックの物理的に切り離された電荷閉じ込め層ス
タック部を、前記中央の絶縁ゲートの両側に形成し、各
電荷閉じ込め層スタック部の電荷トラッピング材料層が
電荷蓄積部を形成し、前記電荷閉じ込め層スタック部の
各々の上にサイド制御ゲートを形成し、前記サイド制御
ゲートの横側に前記メモリセルのソース／ドレイン領域
を形成し、前記サイド制御ゲートに前記中央の絶縁ゲー
トを電気的に接続する。
【００１９】前記中央の絶縁ゲートの側部の電荷閉じ込
め層スタック部の各々を、Ｌ形状に形成し、ベースの電
荷閉じ込め層スタック部が、前記基板の表面上に存在
し、垂直な電荷閉じ込め層スタック部が、前記中央の絶
縁ゲートの各側部に対向して存在する。
め層スタック部の各々を、Ｌ形状に形成し、ベースの電
荷閉じ込め層スタック部が、前記基板の表面上に存在
し、垂直な電荷閉じ込め層スタック部が、前記中央の絶
縁ゲートの各側部に対向して存在する。
【００２０】本発明の他の態様によれば、請求項１８に
記載した電気的にプログラム可能な二重電荷蓄積ロケー
ションメモリセルのアレイの製造方法を提供する。本発
明の他の態様によれば、請求項３５に記載した電気的に
プログラム可能な二重電荷蓄積ロケーションメモリセル
を提供する。
記載した電気的にプログラム可能な二重電荷蓄積ロケー
ションメモリセルのアレイの製造方法を提供する。本発
明の他の態様によれば、請求項３５に記載した電気的に
プログラム可能な二重電荷蓄積ロケーションメモリセル
を提供する。
【００２１】
【発明の実施の形態】以下、説明する本発明の互いに相
違する実施の形態の同一パーツを識別するために、同一
参照番号を採用する。図１Ａ〜１Ｋは、本発明の第１の
実施の形態による製造工程の主要ステップ中のメモリセ
ルの一部を示す線形断面図である。図１Ａを参照する
と、参照番号１１は、半導体例えばシリコン基板、又は
半導体基板に交互に形成したドープされたウェルを示す
（この場合、基板は可視状態でない。）。本明細書の文
脈中、用語「基板」は、両タイプ(both of alternativ
e)の双方を包囲するものとして意図すべきである。例え
ば、半導体基板を、Ｐ導電型のものとし、それは、１０
１５〜１０１８原子／ｃｍ２のドーピングレベルを有す
る。
違する実施の形態の同一パーツを識別するために、同一
参照番号を採用する。図１Ａ〜１Ｋは、本発明の第１の
実施の形態による製造工程の主要ステップ中のメモリセ
ルの一部を示す線形断面図である。図１Ａを参照する
と、参照番号１１は、半導体例えばシリコン基板、又は
半導体基板に交互に形成したドープされたウェルを示す
（この場合、基板は可視状態でない。）。本明細書の文
脈中、用語「基板」は、両タイプ(both of alternativ
e)の双方を包囲するものとして意図すべきである。例え
ば、半導体基板を、Ｐ導電型のものとし、それは、１０
１５〜１０１８原子／ｃｍ２のドーピングレベルを有す
る。
【００２２】半導体基板１１の上側表面上に、酸化物の
層１２が形成される。酸化層１２、例えば、好適には５
０×１０−１０〜２００×１０−１０ｍの範囲の厚さを
有する二酸化ケイ素層は、一般的に、熱成長又は化学気
相成長法（ＣＶＤ）によって形成され、メモリセルのゲ
ート酸化膜を形成する。二酸化ケイ素の代わりに、他の
誘電材料、特に、二酸化ケイ素より高い誘電率を有する
誘電材料を用いることができる。
層１２が形成される。酸化層１２、例えば、好適には５
０×１０−１０〜２００×１０−１０ｍの範囲の厚さを
有する二酸化ケイ素層は、一般的に、熱成長又は化学気
相成長法（ＣＶＤ）によって形成され、メモリセルのゲ
ート酸化膜を形成する。二酸化ケイ素の代わりに、他の
誘電材料、特に、二酸化ケイ素より高い誘電率を有する
誘電材料を用いることができる。
【００２３】図１Ｂに線形的に示すように、ドーパント
イオン１３は、ゲート酸化膜１２を通じて基板１１に注
入される。注入されたドーパントイオンは、熱処理によ
って基板１１を通じて拡散されて、基板１１の上側表面
に対応するドープ層１４を形成する。ドーパントイオン
を拡散する代わりに、ドーパントイオンを注入するとと
もに単に活性化してもよい。注入されるイオンを、例え
ばホウ素のようなＰ型ドーパントとし、１×１０１２〜
５×１０１３イオン／ｃｍ２の範囲のドーズ量で注入さ
れる。ドープ層１４は、しきい値電圧を設定するととも
に基板１１のドーピングレベルに依存することなく形成
されるメモリセルのパンチスルーを制御する機能を有す
る。
イオン１３は、ゲート酸化膜１２を通じて基板１１に注
入される。注入されたドーパントイオンは、熱処理によ
って基板１１を通じて拡散されて、基板１１の上側表面
に対応するドープ層１４を形成する。ドーパントイオン
を拡散する代わりに、ドーパントイオンを注入するとと
もに単に活性化してもよい。注入されるイオンを、例え
ばホウ素のようなＰ型ドーパントとし、１×１０１２〜
５×１０１３イオン／ｃｍ２の範囲のドーズ量で注入さ
れる。ドープ層１４は、しきい値電圧を設定するととも
に基板１１のドーピングレベルに依存することなく形成
されるメモリセルのパンチスルーを制御する機能を有す
る。
【００２４】図１Ｃを参照すると、ポリシリコンの第１
層１５が、例えば、ＣＶＤによってゲート酸化膜１２上
の全体に亘って形成される。好適には、第１ポリシリコ
ン層１５は、５００×１０−１０〜３０００×１０
−１０ｍの範囲の厚さを有する。第１ポリシリコン層を
ドーピングして、その導電性を増大することもできる。
層１５が、例えば、ＣＶＤによってゲート酸化膜１２上
の全体に亘って形成される。好適には、第１ポリシリコ
ン層１５は、５００×１０−１０〜３０００×１０
−１０ｍの範囲の厚さを有する。第１ポリシリコン層を
ドーピングして、その導電性を増大することもできる。
【００２５】通常のホトリソグラフィク及びエッチング
工程によって、第１ポリシリコン層１５及びその下側に
あるゲート酸化膜１２が選択的に除去される。これによ
って、図１Ｄに示すように、図面平面に直角に延在する
ゲート酸化膜１２及び第１ポリシリコン層１５のストリ
ップ１６は、メモリセルアレイ領域に規定される。場合
によっては、少なくとも浅いメモリセル書込みエンハン
スメント注入(shallowmemory cell write enhancement
implant)が実行される。例えばホウ素のＰ型ドーパント
イオン１７が、１×１０１２〜５×１０１３イオン／ｃ
ｍ２の範囲のドーズ量で注入される。このようにして、
特にＰ型ドープ層１４より高いドーピングレベルを有す
るＰ型ドープ領域１８が、ストリップ１６間に形成され
る。ストリップ１６に平行に延在するドープ領域１４
は、ホットエレクトロン発生過程を向上することによっ
て、メモリセルの書込みに利用される電子注入機構の効
率を向上し、したがって、メモリセルの書込み効果を向
上する。
工程によって、第１ポリシリコン層１５及びその下側に
あるゲート酸化膜１２が選択的に除去される。これによ
って、図１Ｄに示すように、図面平面に直角に延在する
ゲート酸化膜１２及び第１ポリシリコン層１５のストリ
ップ１６は、メモリセルアレイ領域に規定される。場合
によっては、少なくとも浅いメモリセル書込みエンハン
スメント注入(shallowmemory cell write enhancement
implant)が実行される。例えばホウ素のＰ型ドーパント
イオン１７が、１×１０１２〜５×１０１３イオン／ｃ
ｍ２の範囲のドーズ量で注入される。このようにして、
特にＰ型ドープ層１４より高いドーピングレベルを有す
るＰ型ドープ領域１８が、ストリップ１６間に形成され
る。ストリップ１６に平行に延在するドープ領域１４
は、ホットエレクトロン発生過程を向上することによっ
て、メモリセルの書込みに利用される電子注入機構の効
率を向上し、したがって、メモリセルの書込み効果を向
上する。
【００２６】図１Ｅを参照すると、３層のスタックが、
構造の上側表面全体に亘って形成される。スタックは、
酸化物の下側層１９と、窒化ケイ素の中間層１１０と、
酸化物の上側層１１１とを具える。酸化膜−窒化膜−酸
化膜(oxide-nitride-oxide)すなわちＯＮＯスタック
を、熱成長又はＣＶＤによって形成することができ、Ｏ
ＮＯスタックは、１００×１０−１０〜２００×１０
−１０ｍの範囲の全体に亘る均一の厚さを有する。例え
ば、３層１９，１１０及び１１１の各々は、５０×１０
−１０ｍの均一の厚さを有する。窒化膜１１０から、メ
モリセルの電荷蓄積部が形成される。
構造の上側表面全体に亘って形成される。スタックは、
酸化物の下側層１９と、窒化ケイ素の中間層１１０と、
酸化物の上側層１１１とを具える。酸化膜−窒化膜−酸
化膜(oxide-nitride-oxide)すなわちＯＮＯスタック
を、熱成長又はＣＶＤによって形成することができ、Ｏ
ＮＯスタックは、１００×１０−１０〜２００×１０
−１０ｍの範囲の全体に亘る均一の厚さを有する。例え
ば、３層１９，１１０及び１１１の各々は、５０×１０
−１０ｍの均一の厚さを有する。窒化膜１１０から、メ
モリセルの電荷蓄積部が形成される。
【００２７】次いで、図１Ｆに示すように、ポリシリコ
ンの第２層１１２が、例えば堆積によってＯＮＯ層スタ
ック１９，１１０，１１１の上に形成される。第２ポリ
シリコン層１１２は、例えば３００×１０−１０〜１５
００×１０−１０ｍの範囲の厚さを有する。第２ポリシ
リコン層をドーピングして、その導電性を増大すること
ができる。
ンの第２層１１２が、例えば堆積によってＯＮＯ層スタ
ック１９，１１０，１１１の上に形成される。第２ポリ
シリコン層１１２は、例えば３００×１０−１０〜１５
００×１０−１０ｍの範囲の厚さを有する。第２ポリシ
リコン層をドーピングして、その導電性を増大すること
ができる。
【００２８】次いで、第２ポリシリコン層１１２は、異
方性プラズマエッチング工程、例えば反応性イオンエッ
チング（ＲＩＥ）によってエッチングされる。図１Ｇに
示すように、エッチング工程の結果、ポリシリコン側壁
スペーサ１１３Ａ，１１３Ｂが、第１ポリシリコン層１
５及びゲート酸化膜１２の各ストリップ１６に対応する
ＯＮＯスタック１９，１１０，１１１の側部に残され
る。側壁スペーサは、メモリセルの横方向(lateral)制
御ゲートを形成する。
方性プラズマエッチング工程、例えば反応性イオンエッ
チング（ＲＩＥ）によってエッチングされる。図１Ｇに
示すように、エッチング工程の結果、ポリシリコン側壁
スペーサ１１３Ａ，１１３Ｂが、第１ポリシリコン層１
５及びゲート酸化膜１２の各ストリップ１６に対応する
ＯＮＯスタック１９，１１０，１１１の側部に残され
る。側壁スペーサは、メモリセルの横方向(lateral)制
御ゲートを形成する。
【００２９】次いで、図１Ｈに示すように、Ｎ型ドーパ
ントイオン１１４の注入及び拡散が行われて、Ｐ型ドー
プ領域１８の内側に、ストリップ１６に平行に延在する
ビットライン拡散部１１５を形成する。ビットライン拡
散部１１５は、メモリセルアレイのビットラインと、メ
モリセルのソース／ドレイン領域とを形成する。ドーパ
ントイオンを、例えば砒素とし、ドーパントイオンは、
浅い注入を行うのに適切なエネルギーで１×１０１５〜
５×１０１５イオン／ｃｍ２の範囲のドーズ量で注入さ
れる。注入に対してマスクを行う側壁スペーサ１１３
Ａ，１１３Ｂの存在のために、ビットライン拡散部１１
５は、側壁スペーサに自己位置合せを行い、Ｐ型領域１
８のエッジから離間し、すなわち、ストリップ１６のエ
ッジから離間する。そのエッジからビットライン拡散部
１１５までのＰ型領域１８の表面部は、横方向制御ゲー
トによって制御されるメモリセルの横方向チャネル部を
形成する。
ントイオン１１４の注入及び拡散が行われて、Ｐ型ドー
プ領域１８の内側に、ストリップ１６に平行に延在する
ビットライン拡散部１１５を形成する。ビットライン拡
散部１１５は、メモリセルアレイのビットラインと、メ
モリセルのソース／ドレイン領域とを形成する。ドーパ
ントイオンを、例えば砒素とし、ドーパントイオンは、
浅い注入を行うのに適切なエネルギーで１×１０１５〜
５×１０１５イオン／ｃｍ２の範囲のドーズ量で注入さ
れる。注入に対してマスクを行う側壁スペーサ１１３
Ａ，１１３Ｂの存在のために、ビットライン拡散部１１
５は、側壁スペーサに自己位置合せを行い、Ｐ型領域１
８のエッジから離間し、すなわち、ストリップ１６のエ
ッジから離間する。そのエッジからビットライン拡散部
１１５までのＰ型領域１８の表面部は、横方向制御ゲー
トによって制御されるメモリセルの横方向チャネル部を
形成する。
【００３０】図１Ｉを参照すると、例えば１０００×１
０−１０〜３０００×１０−１０ｍの範囲の厚さを有す
るポリシリコンの第３層１１６が、例えばＣＶＤによっ
て構造の上側表面全体に亘って形成される。第３ポリシ
リコン層をドーピングして、その導電性を増大する。
０−１０〜３０００×１０−１０ｍの範囲の厚さを有す
るポリシリコンの第３層１１６が、例えばＣＶＤによっ
て構造の上側表面全体に亘って形成される。第３ポリシ
リコン層をドーピングして、その導電性を増大する。
【００３１】その後、第３ポリシリコン層１１６及びＯ
ＮＯスタック１９，１１０，１１１が、図１Jに示すよ
うに第１ポリシリコン層１５まで除去される。適切な除
去技術は、例えば、プラズマエッチング工程、化学−機
械研磨（ＣＭＰ）又はこれら２工程の組合せである。こ
のステップの後、構造の上側表面はほぼ平坦になる。ス
トリップ１６間の領域において、第３ポリシリコン層１
１６は、側壁スペーサ１１３Ａ，１１３Ｂの互いに対向
する対の間に存在するギャップを充填する。
ＮＯスタック１９，１１０，１１１が、図１Jに示すよ
うに第１ポリシリコン層１５まで除去される。適切な除
去技術は、例えば、プラズマエッチング工程、化学−機
械研磨（ＣＭＰ）又はこれら２工程の組合せである。こ
のステップの後、構造の上側表面はほぼ平坦になる。ス
トリップ１６間の領域において、第３ポリシリコン層１
１６は、側壁スペーサ１１３Ａ，１１３Ｂの互いに対向
する対の間に存在するギャップを充填する。
【００３２】図１Ｋを参照すると、例えば１０００×１
０−１０〜５０００×１０−１０ｍの範囲の厚さを有す
るポリシリコンの第４層１１７が、例えばＣＶＤによっ
て構造の上側表面全体に亘って形成される。第４ポリシ
リコン層をドープして、その導電性を増大することがで
きる。場合によっては、シリサイド層１１８を第４ポリ
シリコン層１１７の上側表面に形成して、その導電性を
向上することができる。シリサイド層を、通常の工程、
すなわち、シリコンに反応しうるＷやＴｉのような２０
０×１０−１０〜２０００×１０−１０ｍの厚さの金属
層を堆積するステップと、熱処理を行って、下側にある
ポリシリコンと金属とを反応させるステップとによって
形成することができる。
０−１０〜５０００×１０−１０ｍの範囲の厚さを有す
るポリシリコンの第４層１１７が、例えばＣＶＤによっ
て構造の上側表面全体に亘って形成される。第４ポリシ
リコン層をドープして、その導電性を増大することがで
きる。場合によっては、シリサイド層１１８を第４ポリ
シリコン層１１７の上側表面に形成して、その導電性を
向上することができる。シリサイド層を、通常の工程、
すなわち、シリコンに反応しうるＷやＴｉのような２０
０×１０−１０〜２０００×１０−１０ｍの厚さの金属
層を堆積するステップと、熱処理を行って、下側にある
ポリシリコンと金属とを反応させるステップとによって
形成することができる。
【００３３】その後、第４ポリシリコン層１１７（存在
する場合には、シリサイド層１１８）が通常のホトリソ
グラフィク技術及びエッチング技術によって選択的に除
去されて、最初に形成されたストリップ１６及びビット
ライン拡散部１１５を横切るストリップ１１９を規定す
る。ストリップ１１９は、メモリセルアレイのワードラ
インを形成する。第１ポリシリコン層１５のストリップ
１６、第３ポリシリコン層１１６の一部、スペーサ１１
３Ａ，１１３Ｂ及びＯＮＯスタック１９，１１０，１１
１も選択的にエッチングして、ワードライン間の領域の
これら全ての層を除去する。好適には、この工程の後、
ホウ素のようなＰ型ドーパントを、例えば１×１０１２
〜５×１０１３イオン／ｃｍ２の範囲のドース量で注入
し、ビットライン間の電気的な絶縁のために、特に、パ
ンチスルーが発生するのを防止するためにドープ層１４
を拡散する。
する場合には、シリサイド層１１８）が通常のホトリソ
グラフィク技術及びエッチング技術によって選択的に除
去されて、最初に形成されたストリップ１６及びビット
ライン拡散部１１５を横切るストリップ１１９を規定す
る。ストリップ１１９は、メモリセルアレイのワードラ
インを形成する。第１ポリシリコン層１５のストリップ
１６、第３ポリシリコン層１１６の一部、スペーサ１１
３Ａ，１１３Ｂ及びＯＮＯスタック１９，１１０，１１
１も選択的にエッチングして、ワードライン間の領域の
これら全ての層を除去する。好適には、この工程の後、
ホウ素のようなＰ型ドーパントを、例えば１×１０１２
〜５×１０１３イオン／ｃｍ２の範囲のドース量で注入
し、ビットライン間の電気的な絶縁のために、特に、パ
ンチスルーが発生するのを防止するためにドープ層１４
を拡散する。
【００３４】図１Ｌを参照すると、イオンのゲッタリン
グ特性が良好である通常の誘電性スタック１２０を、構
造の上側表面全体に亘って配置する。好適には、メモリ
セルアレイを、いわゆるコンタクトレスタイプ(contact
-less type)とする。このタイプのメモリセルアレイ
を、典型的には、メモリセルソース／ドレイン領域に接
触しない（例えば３２，６４又は１２８ワードラインに
対して延在する）メモリセルの複数のサブアレイすなわ
ちブロックから構成される。コンタクト開口１２１は、
メモリセルサブアレイに対して外側にある規定された領
域のビットライン拡散部１１５の表面まで下がった誘電
層１２０に形成される。通常のコンタクト形成技術及び
メタライゼーション技術によって、金属ビットライン１
２３Ａ，１２３Ｂは、そのように規定された領域に対応
する箇所に接触するようにビットライン拡散部１１５上
のワードライン１１９を横切るように規定される。図示
したものに対して他の配置を有することができる金属ビ
ットラインは、ビットライン拡散部１１５に沿った電圧
降下を制約する。
グ特性が良好である通常の誘電性スタック１２０を、構
造の上側表面全体に亘って配置する。好適には、メモリ
セルアレイを、いわゆるコンタクトレスタイプ(contact
-less type)とする。このタイプのメモリセルアレイ
を、典型的には、メモリセルソース／ドレイン領域に接
触しない（例えば３２，６４又は１２８ワードラインに
対して延在する）メモリセルの複数のサブアレイすなわ
ちブロックから構成される。コンタクト開口１２１は、
メモリセルサブアレイに対して外側にある規定された領
域のビットライン拡散部１１５の表面まで下がった誘電
層１２０に形成される。通常のコンタクト形成技術及び
メタライゼーション技術によって、金属ビットライン１
２３Ａ，１２３Ｂは、そのように規定された領域に対応
する箇所に接触するようにビットライン拡散部１１５上
のワードライン１１９を横切るように規定される。図示
したものに対して他の配置を有することができる金属ビ
ットラインは、ビットライン拡散部１１５に沿った電圧
降下を制約する。
【００３５】図１Ｍは、図１Ｌに示すメモリセルの電気
的な等価図である。メモリセルは、左側のビットライン
１２３Ａ及び右側のビットライン１２３Ｂとの間に直列
接続した３個のＭＯＳトランジスタＴ１，Ｔ２，Ｔ３と
等価である。横方向トランジスタＴ１及びＴ３はそれぞ
れ、ポリシリコン側壁スペーサ１１３Ａ，１１３Ｂによ
って形成された制御ゲートと、各側壁スペーサの下でＯ
ＮＯスタック窒化層１１０の一部１１０Ａ，１１０Ｂに
よって形成された電荷蓄積素子とを有する。中央のトラ
ンジスタＴ２を通常のＭＯＳＦＥＴとし、それは、第１
ポリシリコン層１５によって形成されたゲートと、ゲー
ト酸化膜１２の下のドープ層１４の一部によって形成さ
れたチャネルとを有する。トランジスタＴ２のゲート及
びトランジスタＴ１及びＴ３の制御ゲートは全て、ワー
ドライン１１９に接続される。特に、互いに対向する側
壁スペーサの対の間のギャップを充填する第３ポリシリ
コン層１１６の一部によって、ワードライン１１９を通
じたポリシリコン側壁スペーサ１１３Ａ，１１３Ｂとト
ランジスタＴ２のゲートとの間の電気的なコンタクトを
確実に行う。
的な等価図である。メモリセルは、左側のビットライン
１２３Ａ及び右側のビットライン１２３Ｂとの間に直列
接続した３個のＭＯＳトランジスタＴ１，Ｔ２，Ｔ３と
等価である。横方向トランジスタＴ１及びＴ３はそれぞ
れ、ポリシリコン側壁スペーサ１１３Ａ，１１３Ｂによ
って形成された制御ゲートと、各側壁スペーサの下でＯ
ＮＯスタック窒化層１１０の一部１１０Ａ，１１０Ｂに
よって形成された電荷蓄積素子とを有する。中央のトラ
ンジスタＴ２を通常のＭＯＳＦＥＴとし、それは、第１
ポリシリコン層１５によって形成されたゲートと、ゲー
ト酸化膜１２の下のドープ層１４の一部によって形成さ
れたチャネルとを有する。トランジスタＴ２のゲート及
びトランジスタＴ１及びＴ３の制御ゲートは全て、ワー
ドライン１１９に接続される。特に、互いに対向する側
壁スペーサの対の間のギャップを充填する第３ポリシリ
コン層１１６の一部によって、ワードライン１１９を通
じたポリシリコン側壁スペーサ１１３Ａ，１１３Ｂとト
ランジスタＴ２のゲートとの間の電気的なコンタクトを
確実に行う。
【００３６】ワードライン１１９及びビットライン１２
３Ａ，１２３Ｂ（したがって、ビットライン拡散部１１
５）に適切な電圧を印加することによって、窒化層部分
１１０Ａ，１１０Ｂの一方又は両方に電子を選択的に注
入する。２個の横方向トランジスタＴ１及びＴ３の各々
が、互いに相違するレベルの電荷を格納して、二重電荷
蓄積ロケーションメモリセル(dual charge storage loc
ation memory cell)の利点とマルチレベルメモリセルの
利点とを組み合わせる。
３Ａ，１２３Ｂ（したがって、ビットライン拡散部１１
５）に適切な電圧を印加することによって、窒化層部分
１１０Ａ，１１０Ｂの一方又は両方に電子を選択的に注
入する。２個の横方向トランジスタＴ１及びＴ３の各々
が、互いに相違するレベルの電荷を格納して、二重電荷
蓄積ロケーションメモリセル(dual charge storage loc
ation memory cell)の利点とマルチレベルメモリセルの
利点とを組み合わせる。
【００３７】メモリセルに格納された情報を読み出す際
に、２個のビットライン拡散部１１５によって形成され
た２個のメモリセルのソース／ドレインドープ領域は、
メモリセルの交換可能なソース／ドレイン領域Ｓ／Ｄと
しての役割を果たす。特に、トランジスタＴ１に格納さ
れたビットを読み出すことが所望される場合には、それ
に隣接するビットライン拡散部１１５は、ソースとして
機能し、同時に、反対側のビットライン拡散部１１５は
ドレインとして機能する。ビットライン１２３Ａはグラ
ンド電位までバイアスがかけられ、同時に、ビットライ
ン１２３Ｂは、例えば２Ｖまでバイアスがかけられる。
ワードライン１１９は、通常、メモリセルの電源電圧Ｖ
ＤＤ（例えば、約３Ｖ）までバイアスがかけられる。ト
ランジスタＴ３に生じる短チャネル効果のために、窒化
層１１０の右側部１１０Ｂの電荷の存在によって、トラ
ンジスタＴ３の導電性に影響を及ぼさない。窒化層１１
０の左側部分１１０Ａに電荷が存在しない場合には、ビ
ットライン１２３Ｂからビットライン１２３Ａまでのみ
電流が流れ、窒化層１１０の左側部分１１０Ａに電荷が
存在する場合には、ビットライン１２３Ｂからビットラ
イン１２３Ａまでのみ電流が流れない。トランジスタＴ
３に格納された情報を、上記状態を逆にすることによっ
て読み出すことができる。本発明の第１の実施の形態に
よる工程において、４層のポリシリコンが用いられる。
に、２個のビットライン拡散部１１５によって形成され
た２個のメモリセルのソース／ドレインドープ領域は、
メモリセルの交換可能なソース／ドレイン領域Ｓ／Ｄと
しての役割を果たす。特に、トランジスタＴ１に格納さ
れたビットを読み出すことが所望される場合には、それ
に隣接するビットライン拡散部１１５は、ソースとして
機能し、同時に、反対側のビットライン拡散部１１５は
ドレインとして機能する。ビットライン１２３Ａはグラ
ンド電位までバイアスがかけられ、同時に、ビットライ
ン１２３Ｂは、例えば２Ｖまでバイアスがかけられる。
ワードライン１１９は、通常、メモリセルの電源電圧Ｖ
ＤＤ（例えば、約３Ｖ）までバイアスがかけられる。ト
ランジスタＴ３に生じる短チャネル効果のために、窒化
層１１０の右側部１１０Ｂの電荷の存在によって、トラ
ンジスタＴ３の導電性に影響を及ぼさない。窒化層１１
０の左側部分１１０Ａに電荷が存在しない場合には、ビ
ットライン１２３Ｂからビットライン１２３Ａまでのみ
電流が流れ、窒化層１１０の左側部分１１０Ａに電荷が
存在する場合には、ビットライン１２３Ｂからビットラ
イン１２３Ａまでのみ電流が流れない。トランジスタＴ
３に格納された情報を、上記状態を逆にすることによっ
て読み出すことができる。本発明の第１の実施の形態に
よる工程において、４層のポリシリコンが用いられる。
【００３８】図２Ａ〜２Ｈは、ポリシリコン層が１個少
なくなる本発明の第２の実施の形態による工程の主要ス
テップを線形的に示す。上記実施の形態と同様に、この
第２の実施の形態による工程は、基板１１の上にゲート
酸化膜１２を形成し（図１Ａ）、メモリセルのしきい値
電圧を設定するためのドープ層１４を形成するためにド
ーパントイオンを注入及び拡散し（図１Ｂ）、かつ、基
板の上側表面全体に亘って第１ポリシリコン層１５（図
１Ｃ）を形成する。
なくなる本発明の第２の実施の形態による工程の主要ス
テップを線形的に示す。上記実施の形態と同様に、この
第２の実施の形態による工程は、基板１１の上にゲート
酸化膜１２を形成し（図１Ａ）、メモリセルのしきい値
電圧を設定するためのドープ層１４を形成するためにド
ーパントイオンを注入及び拡散し（図１Ｂ）、かつ、基
板の上側表面全体に亘って第１ポリシリコン層１５（図
１Ｃ）を形成する。
【００３９】図２Ａを参照すると、通常のホトリソグラ
フィク工程及びエッチング工程によって、第１ポリシリ
コン層１５が選択的に除去される。これによって、図面
平面に直角に延在する第１ポリシリコン層１５のストリ
ップ２６が規定される。場合によっては、書込みエンハ
ンスメント注入が実行される。Ｐ型ドーパントイオン２
７が注入されて、それは基板１１に拡散され、この場
合、後者は、第１ポリシリコン層ストリップ２６によっ
てカバーされていない。このようにして、Ｐ型ドープ層
１４より高いドーピングレベルを有するＰ型のドープ領
域２８は、ストリップ２６の間に形成される。ドープ層
２８は、ストリップ２６に平行に延在する。ドーパン
ト、注入ドーズ量及びエネルギーを、例えば、第１の実
施の形態に関連して既に特定したものと同一にすること
ができる。
フィク工程及びエッチング工程によって、第１ポリシリ
コン層１５が選択的に除去される。これによって、図面
平面に直角に延在する第１ポリシリコン層１５のストリ
ップ２６が規定される。場合によっては、書込みエンハ
ンスメント注入が実行される。Ｐ型ドーパントイオン２
７が注入されて、それは基板１１に拡散され、この場
合、後者は、第１ポリシリコン層ストリップ２６によっ
てカバーされていない。このようにして、Ｐ型ドープ層
１４より高いドーピングレベルを有するＰ型のドープ領
域２８は、ストリップ２６の間に形成される。ドープ層
２８は、ストリップ２６に平行に延在する。ドーパン
ト、注入ドーズ量及びエネルギーを、例えば、第１の実
施の形態に関連して既に特定したものと同一にすること
ができる。
【００４０】図２Ｂを参照すると、酸化物例えば二酸化
ケイ素の層２１は、構造の上側表面全体に亘って形成さ
れる。好適には１００×１０−１０〜５００×１０
−１０ｍの範囲の厚さを有する酸化層２０をＣＶＤによ
って形成することができ、それは、次のエッチング工程
に対するエッチングストッパの機能を有する。酸化層２
１の上の全体に亘って、窒化ケイ素の層２２を、例えば
ＣＶＤによって形成する。窒化層２１は、好適には、２
００×１０−１０〜１０００×１０−１０ｍの範囲の厚
さを有する。
ケイ素の層２１は、構造の上側表面全体に亘って形成さ
れる。好適には１００×１０−１０〜５００×１０
−１０ｍの範囲の厚さを有する酸化層２０をＣＶＤによ
って形成することができ、それは、次のエッチング工程
に対するエッチングストッパの機能を有する。酸化層２
１の上の全体に亘って、窒化ケイ素の層２２を、例えば
ＣＶＤによって形成する。窒化層２１は、好適には、２
００×１０−１０〜１０００×１０−１０ｍの範囲の厚
さを有する。
【００４１】その後、図２Ｃに線形的に示すように、Ｎ
型ドーパントイオン２１４が注入され、そのドーパント
イオン２１４は、ストリップ２６に平行に延在するＮ型
ビットライン拡散部２１５をドープ領域２８の内側に形
成するように拡散される。ドーパントイオン及び注入ド
ーズ量を、例えば、第１の実施の形態に対して特定した
ものと同一にし、同時に、更に深い層にイオンが突入す
るように、更に高いエネルギーを用いる。
型ドーパントイオン２１４が注入され、そのドーパント
イオン２１４は、ストリップ２６に平行に延在するＮ型
ビットライン拡散部２１５をドープ領域２８の内側に形
成するように拡散される。ドーパントイオン及び注入ド
ーズ量を、例えば、第１の実施の形態に対して特定した
ものと同一にし、同時に、更に深い層にイオンが突入す
るように、更に高いエネルギーを用いる。
【００４２】窒化層２２は、注入されるイオンに対する
注入マスクとしての役割を果たす。このようにして、ビ
ットライン拡散部２１５は、Ｐ型ドープ領域２８のエッ
ジ、すなわち、ポリシリコンストリップ２６のエッジか
ら離間される。そのエッジからビットライン拡散部２１
５までのＰ型領域１８の表面部分は、メモリセルの横方
向チャネル部分を形成する。
注入マスクとしての役割を果たす。このようにして、ビ
ットライン拡散部２１５は、Ｐ型ドープ領域２８のエッ
ジ、すなわち、ポリシリコンストリップ２６のエッジか
ら離間される。そのエッジからビットライン拡散部２１
５までのＰ型領域１８の表面部分は、メモリセルの横方
向チャネル部分を形成する。
【００４３】その後、図２Ｄに示すように、窒化層２２
と、酸化層２１と、ポリシリコンストリップ２６によっ
て被覆されていないゲート酸化膜１２が、エッチング工
程によってポリシリコン層１５及び基板の上側表面まで
除去され、この場合、後者は、ポリシリコンストリップ
２６によって被覆されていない。ゲート酸化膜１２は、
ポリシリコンストリップ２６の下のみに残る。
と、酸化層２１と、ポリシリコンストリップ２６によっ
て被覆されていないゲート酸化膜１２が、エッチング工
程によってポリシリコン層１５及び基板の上側表面まで
除去され、この場合、後者は、ポリシリコンストリップ
２６によって被覆されていない。ゲート酸化膜１２は、
ポリシリコンストリップ２６の下のみに残る。
【００４４】図２Ｅを参照すると、３層のスタックが、
構造の上側表面上の全体に亘って形成される。スタック
は、酸化物の下側層２９と、窒化シリコンの中間層２１
０と、酸化物の上側層２１１とを具える。酸化膜−窒化
膜−酸化膜すなわちＯＮＯ層スタックは、例えば、既に
説明した実施の形態のＯＮＯスタック１９，１１０，１
１１と同一特性を有し、同様にして形成される。窒化層
２１０は、メモリセルの電荷蓄積素子を形成する。
構造の上側表面上の全体に亘って形成される。スタック
は、酸化物の下側層２９と、窒化シリコンの中間層２１
０と、酸化物の上側層２１１とを具える。酸化膜−窒化
膜−酸化膜すなわちＯＮＯ層スタックは、例えば、既に
説明した実施の形態のＯＮＯスタック１９，１１０，１
１１と同一特性を有し、同様にして形成される。窒化層
２１０は、メモリセルの電荷蓄積素子を形成する。
【００４５】その後、図２Ｆに示すように、ポリシリコ
ンの第２の層２１２が、ＣＶＤによってＯＮＯスタック
２９，２１０，２１１の上全体に亘って形成される。第
２のポリシリコン層２１２は、５００×１０−１０〜４
０００×１０−１０ｍの範囲の厚さを有する。ドーパン
トを第２のポリシリコン層に添加して、その導電性を増
大する。
ンの第２の層２１２が、ＣＶＤによってＯＮＯスタック
２９，２１０，２１１の上全体に亘って形成される。第
２のポリシリコン層２１２は、５００×１０−１０〜４
０００×１０−１０ｍの範囲の厚さを有する。ドーパン
トを第２のポリシリコン層に添加して、その導電性を増
大する。
【００４６】その後、第２のポリシリコン層２１２及び
ＯＮＯスタック２９，２１０，２１１が、プラズマエッ
チング、ＣＭＰ又はこれら２工程の組合せによってポリ
シリコンストリップ２６まで除去される。図２Ｇに示す
ように、このステップの結果として、ポリシリコンスト
リップ２６が被覆されない状態となり、ストリップ２６
間のスペースには、第２ポリシリコン層２１２の部分に
よって充填される。構造の上側表面は、ほぼ平坦とな
る。
ＯＮＯスタック２９，２１０，２１１が、プラズマエッ
チング、ＣＭＰ又はこれら２工程の組合せによってポリ
シリコンストリップ２６まで除去される。図２Ｇに示す
ように、このステップの結果として、ポリシリコンスト
リップ２６が被覆されない状態となり、ストリップ２６
間のスペースには、第２ポリシリコン層２１２の部分に
よって充填される。構造の上側表面は、ほぼ平坦とな
る。
【００４７】図２Ｈを参照すると、例えば５００×１０
−１０〜２０００×１０−１０ｍの範囲の厚さのポリシ
リコンの第３の層２１６は、構造の上側表面上に形成さ
れる。ドーパントを第３ポリシリコン層に添加して、そ
の導電性を増大することができる。場合によっては、シ
リサイド層２１８を、第３ポリシリコン層２１６の上側
表面上に形成して、その導電性を更に向上することがで
きる。
−１０〜２０００×１０−１０ｍの範囲の厚さのポリシ
リコンの第３の層２１６は、構造の上側表面上に形成さ
れる。ドーパントを第３ポリシリコン層に添加して、そ
の導電性を増大することができる。場合によっては、シ
リサイド層２１８を、第３ポリシリコン層２１６の上側
表面上に形成して、その導電性を更に向上することがで
きる。
【００４８】その後、第３ポリシリコン層２１６（存在
する場合には、シリサイド層２１８も）が、通常のホト
リソグラフィク技術及びエッチング技術によって選択的
に除去され、ストリップ２６を横切るストリップ２１９
を規定する。ストリップ２１９は、メモリセルアレイの
ワードラインを形成する。第１ポリシリコン層１５のス
トリップ２６、第２ポリシリコン層２１２の一部及びＯ
ＮＯスタック２９，２１０，２１１も選択的にエッチン
グされて、ワードライン間の領域のこれら全ての層を除
去する。好適には、このステップの後、ビットライン間
の電気的な絶縁のために、特にパンチスルーの発生を防
止するために、ホウ素のようなＰ型ドーパントが、ドー
プ層１４に注入され及び拡散される。
する場合には、シリサイド層２１８も）が、通常のホト
リソグラフィク技術及びエッチング技術によって選択的
に除去され、ストリップ２６を横切るストリップ２１９
を規定する。ストリップ２１９は、メモリセルアレイの
ワードラインを形成する。第１ポリシリコン層１５のス
トリップ２６、第２ポリシリコン層２１２の一部及びＯ
ＮＯスタック２９，２１０，２１１も選択的にエッチン
グされて、ワードライン間の領域のこれら全ての層を除
去する。好適には、このステップの後、ビットライン間
の電気的な絶縁のために、特にパンチスルーの発生を防
止するために、ホウ素のようなＰ型ドーパントが、ドー
プ層１４に注入され及び拡散される。
【００４９】次いで、図２Ｉを参照すると、良好なイオ
ンのゲッタリング特性を有する誘電性スタック２２０
が、構造の上側表面の全体に亘って配置される。上記実
施の形態のように、コンタクト開口２２１が、メモリセ
ルサブアレイの外側に規定された領域のビットライン拡
散部２１５の表面まで誘電層２２０に形成される。通常
のコンタクト形成技術及びメタライゼーション技術によ
って、金属ビットライン２２３Ａ，２２３Ｂが、上記規
定された領域に対応する箇所に接触するビットライン拡
散部２１５の上のワードライン２１９を横切るように規
定される。第１の実施の形態のように、金属ビットライ
ンの他の配置も可能である。
ンのゲッタリング特性を有する誘電性スタック２２０
が、構造の上側表面の全体に亘って配置される。上記実
施の形態のように、コンタクト開口２２１が、メモリセ
ルサブアレイの外側に規定された領域のビットライン拡
散部２１５の表面まで誘電層２２０に形成される。通常
のコンタクト形成技術及びメタライゼーション技術によ
って、金属ビットライン２２３Ａ，２２３Ｂが、上記規
定された領域に対応する箇所に接触するビットライン拡
散部２１５の上のワードライン２１９を横切るように規
定される。第１の実施の形態のように、金属ビットライ
ンの他の配置も可能である。
【００５０】本発明の第２の実施の形態による工程によ
って得られるメモリセルは、図１Ｌに示すものと機能的
に同一であり、図１Ｍの同一の等価回路によって電気的
に記載することができる。しかしながら、構造的な観点
から、このメモリセルは、上記のものと異なる。その理
由は、このメモリがポリシリコン側壁スペーサで形成し
た側壁制御ゲートを有しないからである。第１ポリシリ
コン層１５間のスペースを充填する第２ポリシリコン層
２１２の一部は、トランジスタＴ１及びＴ２の制御ゲー
トとして機能する。ＯＮＯスタックの窒化層２１０の部
分２１０Ａ，２１０Ｂは、メモリセルの電荷蓄積部とな
る。
って得られるメモリセルは、図１Ｌに示すものと機能的
に同一であり、図１Ｍの同一の等価回路によって電気的
に記載することができる。しかしながら、構造的な観点
から、このメモリセルは、上記のものと異なる。その理
由は、このメモリがポリシリコン側壁スペーサで形成し
た側壁制御ゲートを有しないからである。第１ポリシリ
コン層１５間のスペースを充填する第２ポリシリコン層
２１２の一部は、トランジスタＴ１及びＴ２の制御ゲー
トとして機能する。ＯＮＯスタックの窒化層２１０の部
分２１０Ａ，２１０Ｂは、メモリセルの電荷蓄積部とな
る。
【００５１】図３Ａ〜３Ｇは、第２の実施の形態のよう
に３層のポリシリコンしか必要としない本発明の第３の
実施の形態による工程の主要ステップを線形的に示す。
上記第１の実施の形態と同様に、この第３の実施の形態
による工程は、基板１１の上にゲート酸化膜１２を形成
し（図１Ａ）、ドーパントイオンを注入し及び拡散し
て、メモリセルのしきい値電圧を設定するためのドープ
層１４を形成し（図１Ｂ）、基板の上側表面全体に亘っ
て第１ポリシリコン層１５を形成し（図１Ｃ）、第１ポ
リシリコン層１５及びゲート酸化膜１２をエッチングし
てストリップ１６を形成し、場合によっては、書込みエ
ンハンスメント注入を行って、ドープ領域１８を形成し
（図１Ｄ）、かつ、構造の上側表面全体に亘ってＯＮＯ
スタック１９，１１０，１１１を形成する。
に３層のポリシリコンしか必要としない本発明の第３の
実施の形態による工程の主要ステップを線形的に示す。
上記第１の実施の形態と同様に、この第３の実施の形態
による工程は、基板１１の上にゲート酸化膜１２を形成
し（図１Ａ）、ドーパントイオンを注入し及び拡散し
て、メモリセルのしきい値電圧を設定するためのドープ
層１４を形成し（図１Ｂ）、基板の上側表面全体に亘っ
て第１ポリシリコン層１５を形成し（図１Ｃ）、第１ポ
リシリコン層１５及びゲート酸化膜１２をエッチングし
てストリップ１６を形成し、場合によっては、書込みエ
ンハンスメント注入を行って、ドープ領域１８を形成し
（図１Ｄ）、かつ、構造の上側表面全体に亘ってＯＮＯ
スタック１９，１１０，１１１を形成する。
【００５２】次いで、図３Ａを参照すると、液相の材料
を、基板１１をスピンすることによって構造の上側表面
上に堆積する。その後、液相材料が濃縮される。適切な
液体材料を、例えば、下側有機反射防止コーティング(o
rganic bottom anti-reflecting coating :BARC)及びス
ピンオンガラス(spin on glass :SOG)とする。これによ
って、少なくとも部分的に構造の上側表面の凹部を充填
し、特にポリシリコンストリップ１６の間のスペーサを
充填するフィルム３１が形成される。ポリシリコンスト
リップ１６の上のＯＮＯスタックは、フィルム３１によ
ってほとんどカバーされない。
を、基板１１をスピンすることによって構造の上側表面
上に堆積する。その後、液相材料が濃縮される。適切な
液体材料を、例えば、下側有機反射防止コーティング(o
rganic bottom anti-reflecting coating :BARC)及びス
ピンオンガラス(spin on glass :SOG)とする。これによ
って、少なくとも部分的に構造の上側表面の凹部を充填
し、特にポリシリコンストリップ１６の間のスペーサを
充填するフィルム３１が形成される。ポリシリコンスト
リップ１６の上のＯＮＯスタックは、フィルム３１によ
ってほとんどカバーされない。
【００５３】次いで、図３Ｂに示すように、フィルム３
１及びＯＮＯスタック１９，１１０，１１１が、ポリシ
リコンストリップ１６を全体に亘ってエッチングするこ
とによって除去される。好適には、エッチングをプラズ
マＲＩＥとする。ポリシリコンストリップ１６の間のス
ペースのフィルム３１の存在によって、下にあるＯＮＯ
スタックをエッチングエージェントから保護し、その除
去を防止する。その後、フィルム３１の残りの部分が除
去されて、図３Ｃに示す構造を得る。
１及びＯＮＯスタック１９，１１０，１１１が、ポリシ
リコンストリップ１６を全体に亘ってエッチングするこ
とによって除去される。好適には、エッチングをプラズ
マＲＩＥとする。ポリシリコンストリップ１６の間のス
ペースのフィルム３１の存在によって、下にあるＯＮＯ
スタックをエッチングエージェントから保護し、その除
去を防止する。その後、フィルム３１の残りの部分が除
去されて、図３Ｃに示す構造を得る。
【００５４】次いで、図３Ｄを参照すると、ポリシリコ
ンの第２層３１２が、構造の上側表面全体に亘って形成
される。第２ポリシリコン層３２２は、堆積によって形
成され、好適には、２００×１０−１０〜１０００×１
０−１０ｍの範囲の厚さを有する。ドーパントを第２ポ
リシリコン層に添加して、その導電性を増大することが
できる。
ンの第２層３１２が、構造の上側表面全体に亘って形成
される。第２ポリシリコン層３２２は、堆積によって形
成され、好適には、２００×１０−１０〜１０００×１
０−１０ｍの範囲の厚さを有する。ドーパントを第２ポ
リシリコン層に添加して、その導電性を増大することが
できる。
【００５５】その後、図３Ｅに線形的に示すように、Ｎ
型ドーパントイオン３１４がドープ領域１８に注入及び
拡散されて、ポリシリコンストリップ１６に平行に延在
するビットライン拡散部３１５を形成する。ドーパント
イオン、注入ドーズ量及びエネルギーを、例えば、上記
第１の実施の形態に関連して特定したものと同一にする
ことができる。第２ポリシリコン層は、注入マスクとし
ての役割を果たす。ビットライン拡散部３１５は、Ｐ型
領域１８のエッジから離間される。そのエッジからビッ
トライン拡散部までのＰ型領域１８の表面部は、メモリ
セルの横方向チャネル部を形成する。
型ドーパントイオン３１４がドープ領域１８に注入及び
拡散されて、ポリシリコンストリップ１６に平行に延在
するビットライン拡散部３１５を形成する。ドーパント
イオン、注入ドーズ量及びエネルギーを、例えば、上記
第１の実施の形態に関連して特定したものと同一にする
ことができる。第２ポリシリコン層は、注入マスクとし
ての役割を果たす。ビットライン拡散部３１５は、Ｐ型
領域１８のエッジから離間される。そのエッジからビッ
トライン拡散部までのＰ型領域１８の表面部は、メモリ
セルの横方向チャネル部を形成する。
【００５６】次いで、図３Ｆを参照すると、例えば２０
０×１０−１０〜１０００×１０− １０ｍの範囲の厚さ
を有するポリシリコンの第３層３１６が、構造の上側表
面に形成される。第３ポリシリコン層３１６は、構造の
上側表面の凹部、特に第２ポリシリコン層３１２の凹部
を充填する。ドーパントを第３ポリシリコン層３１６に
添加して、その導電性を増大する。所望の場合には、第
３ポリシリコン層３１６を、通常の平坦化技術を用いて
平坦化することができる。
０×１０−１０〜１０００×１０− １０ｍの範囲の厚さ
を有するポリシリコンの第３層３１６が、構造の上側表
面に形成される。第３ポリシリコン層３１６は、構造の
上側表面の凹部、特に第２ポリシリコン層３１２の凹部
を充填する。ドーパントを第３ポリシリコン層３１６に
添加して、その導電性を増大する。所望の場合には、第
３ポリシリコン層３１６を、通常の平坦化技術を用いて
平坦化することができる。
【００５７】場合によっては、図３Ｇに示すように、シ
リサイドの層３１８が、第３ポリシリコン層３１６の上
側表面に形成されて、その導電性を増大する。シリサイ
ド層３１８、第３ポリシリコン層３１６及び第２ポリシ
リコン層１２２が選択的に除去されて、ビットライン拡
散部３１５を横切って延在するストリップ３１９を規定
する。ストリップ３１９は、メモリセルアレイのワード
ラインを形成する。第１ポリシリコン層１５のストリッ
プ１６、第３ポリシリコン層１１６の一部及びＯＮＯス
タック１９，１１０，１１１も選択的にエッチングされ
て、ワードライン間の領域のこれら全ての層を除去す
る。好適には、このステップの後、ホウ素のようなＰ型
ドーパントを、ビットライン間の電気的な分離するため
に、特にパンチスルーの発生を防止するために、ドープ
層１４に注入及び拡散する。
リサイドの層３１８が、第３ポリシリコン層３１６の上
側表面に形成されて、その導電性を増大する。シリサイ
ド層３１８、第３ポリシリコン層３１６及び第２ポリシ
リコン層１２２が選択的に除去されて、ビットライン拡
散部３１５を横切って延在するストリップ３１９を規定
する。ストリップ３１９は、メモリセルアレイのワード
ラインを形成する。第１ポリシリコン層１５のストリッ
プ１６、第３ポリシリコン層１１６の一部及びＯＮＯス
タック１９，１１０，１１１も選択的にエッチングされ
て、ワードライン間の領域のこれら全ての層を除去す
る。好適には、このステップの後、ホウ素のようなＰ型
ドーパントを、ビットライン間の電気的な分離するため
に、特にパンチスルーの発生を防止するために、ドープ
層１４に注入及び拡散する。
【００５８】次いで、図３Ｈを参照すると、良好なイオ
ンゲッタリング特性を有する通常の誘電性スタック３２
０が、構造の上側表面全体に亘って配置される。上記の
二つの実施の形態のように、コンタクト開口すなわちビ
アス(vias)３２１が、メモリセルサブアレイの外側に規
定された領域のビットライン拡散部３１５の表面まで誘
電層３２０に形成される。通常のコンタクト形成技術及
びメタライゼーション技術によって、金属ビットライン
３２３Ａ，３２３Ｂは、そのように規定された領域に対
応する箇所に接触するビットライン拡散部の上でワード
ライン３１９を横切るように規定される。金属ビットラ
インに対する他の配置も可能である。
ンゲッタリング特性を有する通常の誘電性スタック３２
０が、構造の上側表面全体に亘って配置される。上記の
二つの実施の形態のように、コンタクト開口すなわちビ
アス(vias)３２１が、メモリセルサブアレイの外側に規
定された領域のビットライン拡散部３１５の表面まで誘
電層３２０に形成される。通常のコンタクト形成技術及
びメタライゼーション技術によって、金属ビットライン
３２３Ａ，３２３Ｂは、そのように規定された領域に対
応する箇所に接触するビットライン拡散部の上でワード
ライン３１９を横切るように規定される。金属ビットラ
インに対する他の配置も可能である。
【００５９】本発明の第３の実施の形態による工程によ
って得られるメモリセルは、図１Ｌ及び２Ｉに示したも
のと機能的に同一であり、図１Ｍの等価回路によって電
気的に示すことができる。しかしながら、構造的な観点
から、このメモリセルは、第１の実施の形態による工程
から得られたものと異なる。その理由は、このメモリセ
ルがポリシリコンスペーサから形成された側壁制御ゲー
トを有しないからである。第１ポリシリコン層１５のス
ペーサを充填する第２ポリシリコン層３１２の一部は、
トランジスタＴ１及びＴ２の制御ゲートとしての役割を
果たす。ＯＮＯスタック窒化層１１０の部分１１０Ａ，
１１０Ｂは、メモリセルの電荷蓄積部となる。
って得られるメモリセルは、図１Ｌ及び２Ｉに示したも
のと機能的に同一であり、図１Ｍの等価回路によって電
気的に示すことができる。しかしながら、構造的な観点
から、このメモリセルは、第１の実施の形態による工程
から得られたものと異なる。その理由は、このメモリセ
ルがポリシリコンスペーサから形成された側壁制御ゲー
トを有しないからである。第１ポリシリコン層１５のス
ペーサを充填する第２ポリシリコン層３１２の一部は、
トランジスタＴ１及びＴ２の制御ゲートとしての役割を
果たす。ＯＮＯスタック窒化層１１０の部分１１０Ａ，
１１０Ｂは、メモリセルの電荷蓄積部となる。
【００６０】図４Ａ〜４Ｄは、本発明の第４の実施の形
態による工程の主要ステップを線形的に示す。第２及び
第３の実施の形態に対して、この工程は、３層のポリシ
リコンしか必要としない。
態による工程の主要ステップを線形的に示す。第２及び
第３の実施の形態に対して、この工程は、３層のポリシ
リコンしか必要としない。
【００６１】上記第１の実施の形態と同様に、この第４
の実施の形態による工程は、基板１１の上にゲート酸化
膜１２を形成し（図１Ａ）、ドーパントイオンを注入及
び拡散して、メモリセルのしきい値電圧を設定するため
のドープ層１４を形成し（図１Ｂ）、基板の上側表面に
第１ポリシリコン層１５を形成し（図１Ｃ）、第１ポリ
シリコン層１５及びゲート酸化膜１２をエッチングし
て、ストリップ１６を形成し、場合によっては、書込み
エンハンスメント注入を行って、ドープ領域１８を形成
し（図１Ｄ）、構造の上側表面にＯＮＯスタック１９，
１１０，１１１を形成し、構造の上側表面上に第２ポリ
シリコン層１１２を堆積する（図１Ｆ）とともに、第２
ポリシリコン層１１２の異方性エッチングによってポリ
シリコン側壁スペーサ１１３Ａ，１１３Ｂを規定する。
の実施の形態による工程は、基板１１の上にゲート酸化
膜１２を形成し（図１Ａ）、ドーパントイオンを注入及
び拡散して、メモリセルのしきい値電圧を設定するため
のドープ層１４を形成し（図１Ｂ）、基板の上側表面に
第１ポリシリコン層１５を形成し（図１Ｃ）、第１ポリ
シリコン層１５及びゲート酸化膜１２をエッチングし
て、ストリップ１６を形成し、場合によっては、書込み
エンハンスメント注入を行って、ドープ領域１８を形成
し（図１Ｄ）、構造の上側表面にＯＮＯスタック１９，
１１０，１１１を形成し、構造の上側表面上に第２ポリ
シリコン層１１２を堆積する（図１Ｆ）とともに、第２
ポリシリコン層１１２の異方性エッチングによってポリ
シリコン側壁スペーサ１１３Ａ，１１３Ｂを規定する。
【００６２】図４Ａを参照すると、エッチング工程を行
って、ポリシリコンストリップ１６の上に予め形成され
たＯＮＯスタック及びスペーサ１１３Ａ，１１３Ｂ間で
露出したＯＮＯスタック部を除去する。したがって、ス
ペーサ１１３Ａ及び１１３Ｂによって被覆されたＬ形状
のＯＮＯスタック部４９Ａ，４１０Ａ，４１１Ａ及び４
９Ｂ，４１０Ｂ，４１１Ｂは、各ストリップ１６の二つ
の側部に残される。ストリップ１６の側部にＬ形状のＯ
ＮＯスタック部を形成する以前の実施の形態とは異な
り、この場合のように一般的なストリップ１６の側部の
Ｌ形状のＯＮＯスタック部は、隣接するストリップ１６
の側部のＬ形状のＯＮＯスタック部から物理的に分離さ
れる。
って、ポリシリコンストリップ１６の上に予め形成され
たＯＮＯスタック及びスペーサ１１３Ａ，１１３Ｂ間で
露出したＯＮＯスタック部を除去する。したがって、ス
ペーサ１１３Ａ及び１１３Ｂによって被覆されたＬ形状
のＯＮＯスタック部４９Ａ，４１０Ａ，４１１Ａ及び４
９Ｂ，４１０Ｂ，４１１Ｂは、各ストリップ１６の二つ
の側部に残される。ストリップ１６の側部にＬ形状のＯ
ＮＯスタック部を形成する以前の実施の形態とは異な
り、この場合のように一般的なストリップ１６の側部の
Ｌ形状のＯＮＯスタック部は、隣接するストリップ１６
の側部のＬ形状のＯＮＯスタック部から物理的に分離さ
れる。
【００６３】図４Ｂに線形的に示すように、Ｎ型ドーパ
ントが選択的にＰ型ドープ領域１８に注入及び拡散され
て、ストリップ１６に平行に延在するＮ型ビットライン
拡散部４１５を形成する。ドーパントイオン及び注入さ
れたドーズ量を、例えば、第１の実施の形態に関連して
既に指定した例示と同一にすることができる。ドーパン
トイオンがＯＮＯスタックを通過する必要がないので、
注入エネルギーを更に低くすることができる。この注入
を、ＯＮＯスタックのエッチングの前に行うこともで
き、この場合、既に説明したものと同一の注入エネルギ
ーを用いることができる。場合によっては、（図示しな
い）シリサイド層を、ビットライン拡散部４１５の上で
自己整列して形成して、その抵抗を低減する。
ントが選択的にＰ型ドープ領域１８に注入及び拡散され
て、ストリップ１６に平行に延在するＮ型ビットライン
拡散部４１５を形成する。ドーパントイオン及び注入さ
れたドーズ量を、例えば、第１の実施の形態に関連して
既に指定した例示と同一にすることができる。ドーパン
トイオンがＯＮＯスタックを通過する必要がないので、
注入エネルギーを更に低くすることができる。この注入
を、ＯＮＯスタックのエッチングの前に行うこともで
き、この場合、既に説明したものと同一の注入エネルギ
ーを用いることができる。場合によっては、（図示しな
い）シリサイド層を、ビットライン拡散部４１５の上で
自己整列して形成して、その抵抗を低減する。
【００６４】図４Ｃを参照すると、誘電材料の層４１
を、構造の上側表面上に形成する。例えば１０００×１
０−１０〜７０００×１０−１０ｍの範囲の厚さを有す
るＴＥＯＳの層とすることができる誘電層は、構造の上
側表面をほぼ平坦にする主要機能を有する。
を、構造の上側表面上に形成する。例えば１０００×１
０−１０〜７０００×１０−１０ｍの範囲の厚さを有す
るＴＥＯＳの層とすることができる誘電層は、構造の上
側表面をほぼ平坦にする主要機能を有する。
【００６５】次いで、誘電層４１は、プラズマエッチン
グ、ＣＭＰ又はこれら二つの工程の組合せによって、非
選択的にポリシリコンストリップ１６まで除去される。
除去工程中、Ｌ形状ＯＮＯ部分４９Ａ，４１０Ａ，４１
１Ａ及び４９Ｂ，４１０Ｂ，４１１Ｂ並びに側壁スペー
サ１１３Ａ，１１３Ｂのポリシリコンストリップ１６の
上側部分も除去される。結果的に得られる構造を、図４
Ｄに線形的に示す。このようにして、平坦な上側表面を
有する台形形状の側壁スペーサ４１３Ａ，４１３Ｂが得
られる。スペーサ４１３Ａ，４１３Ｂ間のスペースは、
誘電層４１の一部によって充填されたままである。構造
の上側表面はほぼ平坦である。
グ、ＣＭＰ又はこれら二つの工程の組合せによって、非
選択的にポリシリコンストリップ１６まで除去される。
除去工程中、Ｌ形状ＯＮＯ部分４９Ａ，４１０Ａ，４１
１Ａ及び４９Ｂ，４１０Ｂ，４１１Ｂ並びに側壁スペー
サ１１３Ａ，１１３Ｂのポリシリコンストリップ１６の
上側部分も除去される。結果的に得られる構造を、図４
Ｄに線形的に示す。このようにして、平坦な上側表面を
有する台形形状の側壁スペーサ４１３Ａ，４１３Ｂが得
られる。スペーサ４１３Ａ，４１３Ｂ間のスペースは、
誘電層４１の一部によって充填されたままである。構造
の上側表面はほぼ平坦である。
【００６６】図４Ｅを参照すると、ポリシリコンの第３
層４１６が、例えばＣＶＤによって構造の上側表面に形
成される。第３ポリシリコン層は、例えば、１０００×
１０ −１０〜５０００×１０−１０ｍの範囲の厚さを有
する。第３ポリシリコン層をドーピングして、その導電
性を増大することができる。場合によっては、シリサイ
ド層４１８をポリシリコン層４１６の上側に形成して、
その導電性を更に増大することができる。
層４１６が、例えばＣＶＤによって構造の上側表面に形
成される。第３ポリシリコン層は、例えば、１０００×
１０ −１０〜５０００×１０−１０ｍの範囲の厚さを有
する。第３ポリシリコン層をドーピングして、その導電
性を増大することができる。場合によっては、シリサイ
ド層４１８をポリシリコン層４１６の上側に形成して、
その導電性を更に増大することができる。
【００６７】シリサイド層４１８及び第３ポリシリコン
層４１６が選択的に除去されて、ビットライン拡散部４
１５を横切るように延在するストリップ４１９を規定す
る。ストリップ４１９は、メモリセルアレイのワードラ
インを形成する。第１ポリシリコン層１５のストリップ
１６、誘電層４１の一部、側壁スペーサ４１３Ａ，４１
３Ｂ及びＯＮＯスタックのＬ形状部分も選択的にエッチ
ングされて、ワードライン４１９間の領域のこれら全て
の層を除去する。好適には、このステップの後、ホウ素
のようなＰ型ドーパントが、ビットライン間の電気的な
絶縁のために、特にパンチスルーの発生を防止するため
に、ドープ層１４に注入及び拡散される。
層４１６が選択的に除去されて、ビットライン拡散部４
１５を横切るように延在するストリップ４１９を規定す
る。ストリップ４１９は、メモリセルアレイのワードラ
インを形成する。第１ポリシリコン層１５のストリップ
１６、誘電層４１の一部、側壁スペーサ４１３Ａ，４１
３Ｂ及びＯＮＯスタックのＬ形状部分も選択的にエッチ
ングされて、ワードライン４１９間の領域のこれら全て
の層を除去する。好適には、このステップの後、ホウ素
のようなＰ型ドーパントが、ビットライン間の電気的な
絶縁のために、特にパンチスルーの発生を防止するため
に、ドープ層１４に注入及び拡散される。
【００６８】次いで、図４Ｆを参照すると、良好なイオ
ンゲッタリング特性を有する通常の誘電性スタックが、
構造の上側表面上に配置される。上記実施の形態のよう
に、コンタクト開口４２１は、メモリセルのサブアレイ
の外側でビットライン拡散部４１５の表面まで誘電層４
２０に形成される。通常のコンタクト形成技術及びメタ
ライゼーション技術によって、金属ビットライン４２３
Ａ，４２３Ｂが、ビットライン各三部４１５上でワード
ライン４１９を横切るように延長するとともにメモリセ
ルのサブアレイの外側に規定された領域で後者が接触す
るように規定される。相違する配置の金属ビットライン
も可能である。
ンゲッタリング特性を有する通常の誘電性スタックが、
構造の上側表面上に配置される。上記実施の形態のよう
に、コンタクト開口４２１は、メモリセルのサブアレイ
の外側でビットライン拡散部４１５の表面まで誘電層４
２０に形成される。通常のコンタクト形成技術及びメタ
ライゼーション技術によって、金属ビットライン４２３
Ａ，４２３Ｂが、ビットライン各三部４１５上でワード
ライン４１９を横切るように延長するとともにメモリセ
ルのサブアレイの外側に規定された領域で後者が接触す
るように規定される。相違する配置の金属ビットライン
も可能である。
【００６９】この第５の実施の形態による工程によって
得られたメモリセルは、図１Ｌに示したものと機能的に
等価であり、これを、図１Ｍの電気的な等価回路によっ
て表すことができる。図４Ｆのメモリセルは、スペーサ
４１３Ａ，４１３Ｂがポリシリコンではなく誘電体によ
って充填されている点で図１Ｌのメモリセルと構造的に
異なる。このようにして、ワードライン４１９の寄生容
量が著しく減少する。実際には、ビットライン拡散部４
１５を有するワードラインの容量性結合が、図１Ｌの構
造に比べて小さくなる。トランジスタＴ１及びＴ３を形
成するスペーサ４１３Ａ，４１３Ｂは、平坦な上側表面
が小さいためにワードライン４１９に電気的に接続す
る。さらに、同一のワードラインに沿って隣接するメモ
リセルのＬ形状ＯＮＯスタック部が物理的に分離してい
るので、電子が確実に窒化層部４１０Ａ，４１０Ｂに閉
じ込められ、互いに隣接する２個のメモリセル間で電荷
が共有されるおそれが回避される。
得られたメモリセルは、図１Ｌに示したものと機能的に
等価であり、これを、図１Ｍの電気的な等価回路によっ
て表すことができる。図４Ｆのメモリセルは、スペーサ
４１３Ａ，４１３Ｂがポリシリコンではなく誘電体によ
って充填されている点で図１Ｌのメモリセルと構造的に
異なる。このようにして、ワードライン４１９の寄生容
量が著しく減少する。実際には、ビットライン拡散部４
１５を有するワードラインの容量性結合が、図１Ｌの構
造に比べて小さくなる。トランジスタＴ１及びＴ３を形
成するスペーサ４１３Ａ，４１３Ｂは、平坦な上側表面
が小さいためにワードライン４１９に電気的に接続す
る。さらに、同一のワードラインに沿って隣接するメモ
リセルのＬ形状ＯＮＯスタック部が物理的に分離してい
るので、電子が確実に窒化層部４１０Ａ，４１０Ｂに閉
じ込められ、互いに隣接する２個のメモリセル間で電荷
が共有されるおそれが回避される。
【００７０】上記工程によって製造した二重電荷蓄積ロ
ケーションメモリセル(dual chargestorage location m
emory cell)は、物理的に切り離されたＬ形状のＯＮＯ
スタック部を有することによって特徴付けられ、その各
々は、中央のトランジスタＴ２のゲートの側部にそれぞ
れ存在する。Ｌ形状のＯＮＯスタック部はそれぞれ、基
板表面上にあるベース部と、中央のトランジスタのゲー
トの側部にある垂直部とがある。既に説明した最初の三
つの実施の形態において、所定のメモリセルのゲートの
側部のＬ形状のＯＮＯスタック部は、メモリセルアレイ
のワードラインに沿った互いに隣接する２個のメモリセ
ルのＬ形状スタック部に接続される。それに対して、第
４の実施の形態において、アレイの任意のメモリセルの
Ｌ形状スタック部は、ワードラインに沿って隣接するメ
モリセルのＬ形状のＯＮＯスタック部から物理的に切り
離される。
ケーションメモリセル(dual chargestorage location m
emory cell)は、物理的に切り離されたＬ形状のＯＮＯ
スタック部を有することによって特徴付けられ、その各
々は、中央のトランジスタＴ２のゲートの側部にそれぞ
れ存在する。Ｌ形状のＯＮＯスタック部はそれぞれ、基
板表面上にあるベース部と、中央のトランジスタのゲー
トの側部にある垂直部とがある。既に説明した最初の三
つの実施の形態において、所定のメモリセルのゲートの
側部のＬ形状のＯＮＯスタック部は、メモリセルアレイ
のワードラインに沿った互いに隣接する２個のメモリセ
ルのＬ形状スタック部に接続される。それに対して、第
４の実施の形態において、アレイの任意のメモリセルの
Ｌ形状スタック部は、ワードラインに沿って隣接するメ
モリセルのＬ形状のＯＮＯスタック部から物理的に切り
離される。
【００７１】米国特許番号第６，２４８，６３３号に記
載された工程とは異なり、ディスポーザブルポリシリコ
ン側壁スペーサが使用されず、その結果、工程が更に簡
単になる。
載された工程とは異なり、ディスポーザブルポリシリコ
ン側壁スペーサが使用されず、その結果、工程が更に簡
単になる。
【００７２】本発明による工程は、ＥＰＲＯＭ，ＥＥＰ
ＲＯＭ及びフラッシュＥＰＲＯＭタイプの二重電荷蓄積
ロケーションメモリセルの製造に適している。本発明の
工程によって実現される二重電荷蓄積ロケーションメモ
リセル(dualcharge storage location memory cell)
は、多重レベルのメモリセルの使用にも適合される。図
１Ｍを参照すると、これは、トランジスタＴ１及びＴ３
の各々の電荷保持部からトラップした電荷の量が２値よ
り大きく、例えば、互いに相違する四つのしきい値電圧
に対応する４値をとることができることを意味する。こ
の場合、トランジスタＴ１及びＴ３の各々は、１ビット
より多くのビット、例えば、互いに相違する四つのしき
い値の場合には２ビットを格納する。メモリセルの記憶
容量は、個別のトランジスタＴ１及びＴ３の記憶容量の
２倍となる。
ＲＯＭ及びフラッシュＥＰＲＯＭタイプの二重電荷蓄積
ロケーションメモリセルの製造に適している。本発明の
工程によって実現される二重電荷蓄積ロケーションメモ
リセル(dualcharge storage location memory cell)
は、多重レベルのメモリセルの使用にも適合される。図
１Ｍを参照すると、これは、トランジスタＴ１及びＴ３
の各々の電荷保持部からトラップした電荷の量が２値よ
り大きく、例えば、互いに相違する四つのしきい値電圧
に対応する４値をとることができることを意味する。こ
の場合、トランジスタＴ１及びＴ３の各々は、１ビット
より多くのビット、例えば、互いに相違する四つのしき
い値の場合には２ビットを格納する。メモリセルの記憶
容量は、個別のトランジスタＴ１及びＴ３の記憶容量の
２倍となる。
【００７３】本発明は、上記実施の形態に限定されるも
のではなく、幾多の変更及び変形が可能である。例え
ば、明細書中、常にＯＮＯサンドイッチを参照したが、
これは本発明を制限するものではない。実際には、他の
タイプの材料を用いることができる。例えば、窒化ケイ
素層を、相違する電荷トラッピング誘電材料に置換して
もよい。また、ＯＮＯサンドイッチの下側層及び上側層
を形成する二酸化ケイ素層の一方又は両方を、相違する
誘電体、特にＺｒＯ２やＨｆＯ２のような高いｋ（すな
わち、高い誘電率）の誘電体に置換することができる。
のではなく、幾多の変更及び変形が可能である。例え
ば、明細書中、常にＯＮＯサンドイッチを参照したが、
これは本発明を制限するものではない。実際には、他の
タイプの材料を用いることができる。例えば、窒化ケイ
素層を、相違する電荷トラッピング誘電材料に置換して
もよい。また、ＯＮＯサンドイッチの下側層及び上側層
を形成する二酸化ケイ素層の一方又は両方を、相違する
誘電体、特にＺｒＯ２やＨｆＯ２のような高いｋ（すな
わち、高い誘電率）の誘電体に置換することができる。
【図１Ａ】 本発明の第１の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図１Ｂ】 本発明の第１の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図１Ｃ】 本発明の第１の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図１Ｄ】 本発明の第１の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図１Ｅ】 本発明の第１の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図１Ｆ】 本発明の第１の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図１Ｇ】 本発明の第１の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図１Ｈ】 本発明の第１の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図１Ｉ】 本発明の第１の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図１Ｊ】 本発明の第１の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図１Ｋ】 本発明の第１の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図１Ｌ】 本発明の第１の実施の形態による製造工程
によって得られた二重電荷蓄積ロケーションメモリセル
の拡大断面図である。
によって得られた二重電荷蓄積ロケーションメモリセル
の拡大断面図である。
【図１Ｍ】 図１Ｎのメモリセルの電気的な等価な図で
ある。
ある。
【図２Ａ】 本発明の第２の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図２Ｂ】 本発明の第２の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図２Ｃ】 本発明の第２の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図２Ｄ】 本発明の第２の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図２Ｅ】 本発明の第２の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図２Ｆ】 本発明の第２の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図２Ｇ】 本発明の第２の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図２Ｈ】 本発明の第２の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図２Ｉ】 本発明の第２の実施の形態による製造工程
によって得られた二重電荷蓄積ロケーションメモリセル
の拡大断面図である。
によって得られた二重電荷蓄積ロケーションメモリセル
の拡大断面図である。
【図３Ａ】 本発明の第３の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図３Ｂ】 本発明の第３の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図３Ｃ】 本発明の第３の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図３Ｄ】 本発明の第３の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図３Ｅ】 本発明の第３の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図３Ｆ】 本発明の第３の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図３Ｇ】 本発明の第３の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図３Ｈ】 本発明の第３の実施の形態による製造工程
によって得られた二重電荷蓄積ロケーションメモリセル
の拡大断面図である。
によって得られた二重電荷蓄積ロケーションメモリセル
の拡大断面図である。
【図４Ａ】 本発明の第４の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図４Ｂ】 本発明の第４の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図４Ｃ】 本発明の第４の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図４Ｄ】 本発明の第４の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図４Ｅ】 本発明の第４の実施の形態による製造工程
の一部のステップを示す断面図である。
の一部のステップを示す断面図である。
【図４Ｆ】 本発明の第４の実施の形態による製造工程
によって得られた二重電荷蓄積ロケーションメモリセル
の拡大断面図である。
によって得られた二重電荷蓄積ロケーションメモリセル
の拡大断面図である。
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フロントページの続き
(72)発明者 パオロ カプララ
イタリア国 20100 ミラノ ヴィア グ
リヴォーラ 18
(72)発明者 クラウディオ ブランビッラ
イタリア国 ミラノ 20049 コンコレッ
ツォ ヴィア リベルタ ９
(72)発明者 セルジオ マンリオ ツェレダ
イタリア国 レッコ 23871 ロマーニャ
ヴィア ４ ノヴェンブレ ７
Ｆターム(参考） 5F083 EP18 EP32 EP35 EP64 EP69
JA02 JA04 JA35 PR40 ZA21
5F101 BA45 BD10 BD22 BE02 BE05
BF05
Claims (36)
- 【請求項１】 電気的にプログラム可能な二重電荷蓄積
ロケーションメモリセルの製造方法であって、 半導体基板（１１）の上に中央の絶縁ゲート（１２，１
５）を形成するステップと、 誘電層／電荷トラッピング材料層／誘電層スタック（１
９，１１０，１１１；２９，２１０，２１１，４９Ａ，
Ｂ，４１０Ａ，Ｂ，４１１Ａ，Ｂ）の物理的に切り離さ
れた電荷閉じ込め層スタック部を、前記中央の絶縁ゲー
トの両側に形成し、各電荷閉じ込め層スタック部の電荷
トラッピング材料層（１１０；２１０；４１０Ａ，Ｂ）
が電荷蓄積部を形成するステップと、 前記電荷閉じ込め層スタック部の各々の上にサイド制御
ゲート（１１３Ａ，Ｂ；２１２；３１２；４１３Ａ，
Ｂ）を形成するステップと、 前記サイド制御ゲートの横側に前記メモリセルのソース
／ドレイン領域を形成するステップと、 前記サイド制御ゲートに前記中央の絶縁ゲートを電気的
に接続する（１１６，１１７；２１６；３１２；４１
６）ステップとを具えるメモリセルの製造方法におい
て、 前記中央の絶縁ゲートの側部の電荷閉じ込め層スタック
部の各々を、Ｌ形状に形成し、ベースの電荷閉じ込め層
スタック部が、前記基板の表面上に存在し、垂直な電荷
閉じ込め層スタック部が、前記中央の絶縁ゲートの各側
部に対向して存在することを特徴とするメモリセルの製
造方法。 - 【請求項２】 前記電荷トラッピング材料層が、窒化シ
リコン層であることを特徴とする請求項１記載のメモリ
セルの製造方法。 - 【請求項３】 前記電荷閉じ込め層スタック部の誘電層
が、酸化ケイ素層であることを特徴とする請求項１又は
２記載のメモリセルの製造方法。 - 【請求項４】 前記電荷閉じ込め層スタック部の誘電層
が、高誘電率材料層であることを特徴とする請求項１又
は２記載のメモリセルの製造方法。 - 【請求項５】 前記中央の絶縁ゲートを形成した後、前
記中央の絶縁ゲートをマスクとして用いて、第１の導電
型のドーパントを前記基板に導入して、前記中央の絶縁
ゲートの側部に第１の導電型の書込みエンハンスメント
ドープ領域（１８；２８）を形成し、前記書込みエンハ
ンスメント領域が、前記基板より高いドーピングレベル
を有するステップを具えることを特徴とする請求項１か
ら４のうちのいずれか１項に記載のメモリセルの製造方
法。 - 【請求項６】 前記中央の絶縁ゲート及びその側部の基
板表面上に、誘電層−電荷トラッピング材料層−誘電層
スタック（９，１０，１１）を形成するステップと、 前記層スタック上に第１ポリシリコン層（１１２）を形
成するとともに、その第１ポリシリコン層を異方性エッ
チングして、前記中央の絶縁ゲートの側部に側壁スペー
サ（１１３Ａ，Ｂ）を形成するステップと、 前記側壁スペーサをマスクとして用いて、第２導電型の
ドーパント（１１４）を前記基板に導入し、前記側壁ス
ペーサの側部に前記メモリセルのソース／ドレイン領域
（１１５）を形成するステップとを具えることを特徴と
する請求項１から５のうちのいずれか１項に記載のメモ
リセルの製造方法。 - 【請求項７】 前記側壁スペーサに第２ポリシリコン層
部を形成するとともに、前記中央の絶縁ゲートから前記
層スタックを除去する請求項６記載のメモリセルの製造
方法であって、 前記層スタック及び前記側壁スペーサに第２ポリシリコ
ン層（１１６）を形成するステップと、 前記第２ポリシリコン層及び前記層スタックを前記中央
の絶縁ゲートまで除去して、前記側壁スペーサの側部の
凹部を充填するために前記第２ポリシリコン層の一部を
残すステップとを具えることを特徴とするメモリセルの
製造方法。 - 【請求項８】 前記第２ポリシリコン層を除去するステ
ップが、プラズマエッチング、化学−機械研磨又はこれ
らの組合せの実行するステップを具えることを特徴とす
る請求項７記載のメモリセルの製造方法。 - 【請求項９】 前記中央の絶縁ゲート及び前記絶縁層の
側部の基板表面を、マスク層（２２）によって被覆する
ステップと、 第２導電型のドーパント（２１４）を前記基板に導入し
て、前記メモリセルのソース／ドレイン領域（２１５）
を形成し、前記マスク層によって、前記ソース／ドレイ
ン領域が前記中央ゲートの側部から離間されるステップ
と、 前記マスク層を除去するとともに、前記中央の絶縁ゲー
ト及び基板表面を、誘電層−電荷トラッピング材料層−
誘電層スタック（２９，２１０，２１１）で被覆するス
テップと、 前記層スタック上に第１ポリシリコン層（２１２）を形
成するステップと、 前記第１ポリシリコン層及び前記層スタックを前記中央
の絶縁ゲートまで除去し、前記中央の絶縁ゲートの側部
で第１ポリシリコン層部によって被覆された前記誘電層
−電荷トラッピング材料層−誘電層スタックの物理的に
分離された電荷閉じ込め層スタック部を残すステップ
と、 前記中央の絶縁ゲート及び前記第１ポリシリコン層部を
第２ポリシリコン層によって被覆するステップとを具え
ることを特徴とする請求項１から５のうちのいずれか１
項に記載のメモリセルの製造方法。 - 【請求項１０】 前記中央の絶縁ゲート及びその側部の
基板表面をマスク層によって被覆するステップが、 前記中央の絶縁ゲート及びその側部の基板表面上に、前
記マスク層のステップ中のエッチング停止の役割を果た
すためのエッチング停止層（２１）を形成するステップ
と、 そのエッチング停止層上に前記マスク層を形成するステ
ップとを具えることを特徴とする請求項９記載のメモリ
セルの製造方法。 - 【請求項１１】 前記エッチング停止層が酸化物層であ
り、前記マスク層が窒化層であることを特徴とする請求
項１０記載のメモリセルの製造方法。 - 【請求項１２】 前記第１ポリシリコン層及び前記層ス
タックを前記中央の絶縁ゲートまで除去するステップ
が、プラズマエッチング、化学−機械研磨又はその組合
せを実行するステップを具えることを特徴とする請求項
１１記載のメモリセルの製造方法。 - 【請求項１３】 前記誘電層−電荷トラッピング材料層
−誘電層スタック（９，１０，１１）を、前記中央ゲー
ト及びその側部の基板表面上に形成するステップと、 前記層スタック上に液相ギャップ充填材料（３１）を堆
積し、その液相ギャップ充填材料を濃縮し、そのギャッ
プ充填材料が、前記中央の絶縁ゲートの側部の層スタッ
クと、前記中央の絶縁ゲート上の層スタックとの間のギ
ャップを充填し、後者から前記ギャップ充填材料がほと
んど除去しうるステップと、 前記ギャップ充填材料を保護部として用いて、前記中央
の絶縁ゲート上の層スタックを除去し、前記中央の絶縁
ゲートの側部の誘電層−電荷トラッピング材料層−誘電
層スタックの物理的に切り離された電荷閉じ込め層スタ
ック部を残すステップと、 前記電荷閉じ込め層スタック部から前記ギャップ充填材
料を除去するステップと、 前記中央の絶縁ゲート及びその側部の電荷閉じ込め層ス
タック部上に第１ポリシリコン層（３１２）を形成する
ステップと、 前記第１ポリシリコン層をマスクとして用いて、第２導
電型のドーパント（３１４）を前記基板に導入し、前記
中央の絶縁ゲートの側部から離間したソース／ドレイン
領域（２１５）を形成するステップと、 前記第１ポリシリコン層（３１６）上に第２ポリシリコ
ン層を形成するステップとを具えることを特徴とする請
求項１から５のうちのいずれか１項に記載のメモリセル
の製造方法。 - 【請求項１４】 前記液相ギャップ充填材料を堆積する
ステップが、前記基板をスピンすることによって前記液
相ギャップ充填材料を堆積するステップを具えることを
特徴とする請求項１３記載のメモリセルの製造方法。 - 【請求項１５】 前記液相ギャップ充填材料が、下側反
射防止コーティング材料又はスピンオンガラスであるこ
とを特徴とする請求項１４記載のメモリセルの製造方
法。 - 【請求項１６】 前記中央の絶縁ゲート及びその側部の
基板表面上に、誘電層−電荷トラッピング材料層−誘電
層スタック（９，１０，１１）を形成するステップと、 前記層スタック上に第１ポリシリコン層（１１２）を形
成するとともに、前記ポリシリコン層をエッチングし
て、前記中央の絶縁ゲートの側部に側壁スペーサ（１１
３Ａ，１１３Ｂ）を形成するステップと、 前記側壁スペーサをマスクとして用いて、第２導電型の
ドーパント（４１４）を前記基板に導入し、前記側壁ス
ペーサの側部にソース／ドレイン領域（４１５）を形成
するステップと、 前記層スタックを前記ソース／ドレイン領域から除去す
るステップと、 前記中央の絶縁ゲート及び側壁スペーサの上に誘電層
（４１）を形成し、前記側壁スペーサとソース／ドレイ
ン領域との間のギャップに前記誘電層を充填するステッ
プと、 前記中央の絶縁ゲートまで構造を平坦化し、前記中央の
ゲート及び側壁スペーサの上側部分を部分的に除去し
て、ほぼ平坦な上側表面を形成し、前記誘電層のギャッ
プ充填部が、前記ソース／ドレイン領域と前記側壁スペ
ーサの上側表面との間のギャップを充填するステップ
と、 前記中央ゲート、前記側壁スペーサ及び前記絶縁層のギ
ャップ充填部を、ポリシリコン層によって被覆するステ
ップとを具えることを特徴とする請求項１から５のうち
のいずれか１項に記載のメモリセルの製造方法。 - 【請求項１７】 前記構造を平坦化するステップが、プ
ラズマエッチング、化学−機械研磨又はその組合せを行
うステップを具えることを特徴とする請求項１６記載の
メモリセルの製造方法。 - 【請求項１８】 電気的にプログラム可能な二重電荷蓄
積ロケーションメモリセルのアレイの製造方法であっ
て、 半導体基板上に絶縁ゲートストリップ（１６；２６）を
形成するステップと、 前記絶縁ゲートストリップの側部の基板表面上に、誘電
−電荷トラッピング材料−誘電層の電荷閉じ込め層スタ
ック部を形成し、各電荷閉じ込め層の電荷トラッピング
材料層が、電荷蓄積部を形成するステップと、 前記電荷閉じ込め層スタック部の各々の上に、サイド制
御ゲート（１１３Ａ，Ｂ；２１２；３１２；４１３Ａ，
Ｂ）を形成するステップと、 互いに平行に延在する絶縁ゲートストリップ間で、前記
基板にビットライン拡散部（１１５；２１５；３１５；
４１５）を形成するステップと、 前記絶縁ゲートストリップを横切り、前記サイド制御ゲ
ート及び前記絶縁ゲートストリップに電気的に接続する
ワードライン（１１９；２１９；３１９；４１９）を形
成するステップと、 前記ワードライン間の領域の絶縁ゲートストリップ及び
電荷閉じ込め層スタック部を除去して、前記アレイのメ
モリセルに対する物理的に切り離された絶縁ゲート及び
電荷閉じ込め層スタック部を形成するステップとを具え
るメモリセルのアレイの製造方法において、 前記中央の絶縁ゲートの側部の電荷閉じ込め層スタック
部の各々が、Ｌ形状を有し、ベースの電荷閉じ込め層ス
タック部が、前記基板の表面上に存在し、垂直な電荷閉
じ込め層スタック部が、前記中央の絶縁ゲートの各側部
に対向して存在することを特徴とするメモリセルのアレ
イの製造方法。 - 【請求項１９】 前記電荷トラッピング材料層が、窒化
ケイ素層であることを特徴とする請求項１８記載のメモ
リセルのアレイの製造方法。 - 【請求項２０】 前記電荷閉じ込め層スタック部の誘電
体が、酸化ケイ素であることを特徴とする請求項１８又
は１９記載のメモリセルのアレイの製造方法。 - 【請求項２１】 前記電荷閉じ込め層スタック部の誘電
体が、高誘電率材料であることを特徴とする請求項１８
又は１９記載のメモリセルのアレイの製造方法。 - 【請求項２２】 前記絶縁ゲートストリップを形成した
後、前記絶縁ゲートストリップをマスクとして用いて、
前記基板に第１導電型のドーパントを導入し、前記絶縁
ゲートストリップ間に書込みエンハンスメントドープ領
域（１８；２８）を形成し、その書込みエンハンスメン
ト領域が、基板より高いドーピングレベルを有するステ
ップを具えることを特徴とする請求項１８から２１のう
ちのいずれか１項に記載のメモリセルのアレイの製造方
法。 - 【請求項２３】 前記絶縁ゲートストリップ上及びこれ
ら絶縁ゲートストリップ間の基板表面上に、誘電層−電
荷トラッピング材料層−誘電層スタック（９，１０，１
１）を形成するステップと、 前記層スタック上に第１ポリシリコン層（１１２）を形
成するとともに、前記ポリシリコン層を異方性エッチン
グして、前記絶縁ゲートストリップの側部に側壁スペー
サ（１１３Ａ，１１３Ｂ）を形成するステップと、 前記側壁スペーサをマスクとして用いて、前記基板に第
２導電型のドーパント（１１４）を導入し、互いに平行
に延在する絶縁ゲートストリップ間にビットライン拡散
部（１１５）を形成するステップと、 第２ポリシリコン層（１１６）を堆積するとともに、そ
の第２ポリシリコン層及び前記層スタックを前記絶縁ゲ
ートストリップまで除去して、前記絶縁ゲートストリッ
プ間の基板表面上に前記層スタックの電荷閉じ込め層ス
タック部を残し、第２ポリシリコン層部が、前記電荷閉
じ込め層スタック部と前記絶縁ゲートストリップの上側
表面との間のギャップを充填するステップと、 第３ポリシリコン層（１１７）を堆積し及びパターン化
して、前記絶縁ゲートストリップを横切るワードライン
（１１９）を形成するステップと、 前記絶縁ゲートストリップ、側壁スペーサ、電荷閉じ込
め層スタック部及び第２ポリシリコン層部を、選択的に
前記ワードライン間の領域から除去するステップとを具
えることを特徴とする請求項１８から２２のうちのいず
れか１項に記載のメモリセルのアレイの製造方法。 - 【請求項２４】 前記第２ポリシリコン層部を前記側壁
スペーサに形成するとともに、前記絶縁ゲートストリッ
プから前記層スタックを除去するステップが、前記層ス
タック及び前記側壁スペーサ上に第２ポリシリコン層
（１１６）を形成するステップと、 前記第２ポリシリコン層及び前記層スタックを前記絶縁
ゲートストリップまで除去して、前記側壁スペーサの側
部にある凹部を充填するための第２ポリシリコン層部を
残すステップとを更に具えることを特徴とする請求項２
３記載のメモリセルのアレイの製造方法。 - 【請求項２５】 前記第２ポリシリコン層を除去するス
テップが、プラズマエッチング、化学−機械研磨又はそ
の組合せを行うステップを具えることを特徴とする請求
項２４記載のメモリセルのアレイの製造方法。 - 【請求項２６】 前記絶縁ゲートストリップ及びその間
の基板表面をマスク層（２２）によって被覆するステッ
プと、 第２導電型のドーパント（２１４）を前記基板に導入し
て、前記絶縁ゲートストリップに平行に延在するビット
ライン拡散部（２１５）を形成し、前記マスク層によっ
て、前記ビットライン拡散部を、前記絶縁ゲートストリ
ップの側部から離間するステップと、 前記マスク層を除去するとともに、前記絶縁ゲートスト
リップ及び基板表面を、誘電層−電荷トラッピング材料
層−誘電層スタック（２９，２１０，２１１）によって
被覆するステップと、 前記層スタック上に第１ポリシリコン層（２１２）を堆
積するステップと、 前記第１ポリシリコン層及び層スタックを前記絶縁ゲー
トストリップまで除去して、前記絶縁ゲートストリップ
間の基板表面上の第１ポリシリコン層部によって被覆さ
れた前記誘電層−電荷トラッピング材料層−誘電層スタ
ックの電荷閉じ込め層スタック部を残すステップと、 第３ポリシリコン層（２１６）を堆積し及びパターン化
して、前記絶縁ゲートストリップを横切るワードライン
（２１９）を形成するステップと、 前記絶縁ゲートストリップ、電荷閉じ込め層スタック部
及び第１ポリシリコン層部を、選択的にワードライン間
の領域から除去するステップとを具えることを特徴とす
る請求項１８から２１のうちのいずれか１項に記載のメ
モリセルのアレイの製造方法。 - 【請求項２７】 前記絶縁ゲートストリップ及びその側
部の基板表面をマスク層によって被覆するステップが、 前記絶縁ゲートストリップ及びその間の基板表面の上
に、前記マスク層を除去するステップ中のエッチング停
止の役割を果たすためのエッチング停止層（２１）を形
成するステップと、 前記エッチング停止層の上に前記マスク層を形成するス
テップとを具えることを特徴とする請求項２６記載のメ
モリセルのアレイの製造方法。 - 【請求項２８】 前記エッチング停止層が酸化物層であ
り、前記マスク層が窒化層であることを特徴とする請求
項２７記載のメモリセルのアレイの製造方法。 - 【請求項２９】 前記第１ポリシリコン層及び層スタッ
クを前記絶縁ゲートストリップまで除去するステップ
が、プラズマエッチング、化学−機械研磨又はその組合
せを行うステップを具えることを特徴とする請求項２８
記載のメモリセルのアレイの製造方法。 - 【請求項３０】 前記誘電層−電荷トラッピング材料層
−誘電層スタック（９，１０，１１）を、前記絶縁ゲー
トストリップ上及びその間の基板表面上に形成するステ
ップと、 前記層スタック上に液相ギャップ充填材料（３１）を堆
積するとともに、前記液相ギャップ充填材料を濃縮し、
前記ギャップ充填材料が、前記絶縁ゲートストリップ間
の層スタックのギャップ及び前記絶縁ゲートストリップ
上の層スタックのギャップを充填し、後者から前記ギャ
ップ充填材料をほとんど除去しうるステップと、 前記ギャップ充填材料を保護部として用いて、前記絶縁
ゲートストリップ上から前記層スタックを除去して、前
記絶縁ゲートストリップ間の誘電層−電荷トラッピング
材料層−誘電層スタックの電荷閉じ込め層スタック部を
残すステップと、 前記ギャップ充填材料を、前記電荷閉じ込め層スタック
部から除去するステップと、 第１ポリシリコン層（３１２）を堆積するステップと、 その第１ポリシリコン層をマスクとして用いて、第２導
電型のドーパント（３１４）を前記基板に導入し、前記
絶縁ゲートストリップの側部から離間したビットライン
拡散部（３１５）を形成するステップと、 第２ポリシリコン層（３１６）を堆積するステップと、 第３ポリシリコン層及び第２ポリシリコン層をパターン
化して、前記絶縁ゲートストリップを横切るワードライ
ン（３１９）を形成するステップと、 選択的に前記絶縁ゲートストリップ及び電荷閉じ込め層
スタック部を前記ワードライン間の領域から除去するス
テップとを具えることを特徴とする請求項１８から２１
のうちのいずれか１項に記載のメモリセルのアレイの製
造方法。 - 【請求項３１】 前記液相ギャップ充填材料を堆積する
ステップが、前記基板をスピンすることによって前記液
相ギャップ充填材料を堆積するステップを具えることを
特徴とする請求項３２記載のメモリセルのアレイの製造
方法。 - 【請求項３２】 前記液相ギャップ充填材料が、下側反
射防止コーティング材料又はスピンオンガラスであるこ
とを特徴とする請求項３１記載のメモリセルのアレイの
製造方法。 - 【請求項３３】 前記誘電層−電荷トラッピング材料層
−誘電層スタック（９，１０，１１）を、絶縁ゲートス
トリップ上及びその間の基板上に形成するステップと、 前記層スタック上に第１ポリシリコン層（１１２）を形
成するとともに、ポリシリコン層をエッチングして、前
記絶縁ゲートストリップの側部に側壁スペーサ（１１３
Ａ，１１３Ｂ）を形成するステップと、 前記側壁スペーサをマスクとして用いて、第２導電型の
ドーパント（４１４）を前記基板に導入し、互いに延在
する絶縁ゲートストリップ間にビットライン拡散部（４
１５）を形成するステップと、 前記ビットライン拡散部から前記層スタックを除去する
ステップと、 前記絶縁ゲートストリップ間のギャップを充填する誘電
層（４１）を堆積するステップと、 前記絶縁ゲートストリップまで構造を平坦化し、部分的
に前記絶縁ゲートストリップ及び側壁スペーサの上側部
分を除去して、その上側表面をほぼ平坦にし、前記誘電
層のギャップ充填部が前記絶縁ゲートストリップ間のギ
ャップを充填するステップと、 第２ポリシリコン層（４１６）を堆積し及びパターン化
して、ワードライン（４１６）を形成するステップと、 前記絶縁ゲートストリップ、側壁スペーサ及び誘電層−
電荷トラッピング材料層−誘電層スタックを、選択的に
前記ワードライン間の領域から除去するステップとを具
えることを特徴とする請求項１８から２１のうちのいず
れか１項に記載のメモリセルのアレイの製造方法。 - 【請求項３４】 前記構造を平坦化するステップが、プ
ラズマエッチング、化学−機械研磨又はその組合せ行う
ステップを具えることを特徴とする請求項３３記載のメ
モリセルのアレイの製造方法。 - 【請求項３５】 電気的にプログラム可能な二重電荷蓄
積ロケーションメモリセルであって、半導体基板（１
１）上に配置された絶縁ゲート（１５）と、そのゲート
の側部の基板表面上の誘電層−電荷トラッピング材料層
−誘電層スタック（１９，１１０，１１１；２９，２１
０，２１１；４９Ａ，Ｂ，４１０Ａ，Ｂ，４１１Ａ，
Ｂ）の物理的に切り離された電荷閉じ込め層スタック部
とを具え、各電荷閉じ込め層スタック部の電荷トラッピ
ング材料層が、フローティングゲートと、前記電荷閉じ
込め層スタック部の各々の上のサイド制御ゲート（１１
３Ａ，Ｂ；２１２；３１２；４１３Ａ，Ｂ）と、そのサ
イド制御ゲートの横側に存在するメモリセルのソース／
ドレイン領域と、前記サイド制御ゲートを前記ゲートに
接続する電気的な接続部（１１６，１１７；２１６；３
１２；４１６）とを形成するメモリセルにおいて、 前記中央の絶縁ゲートの側部の電荷閉じ込め層スタック
部の各々が、Ｌ形状を有し、ベースの電荷閉じ込め層ス
タック部が、前記基板の表面上に存在し、垂直な電荷閉
じ込め層スタック部が、前記中央の絶縁ゲートの各側部
に対向して存在することを特徴とするメモリセル。 - 【請求項３６】 前記サイド制御ゲートが、前記絶縁ゲ
ートの側部に形成されたポリシリコン側壁スペーサであ
ることを特徴とする請求項３５記載のメモリセル。
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