WO2006129341A1 - 半導体装置およびその製造方法 - Google Patents

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WO2006129341A1
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conductive layer
bit line
semiconductor device
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Kenichi Fujii
Masahiko Higashi
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Spansion Llc
Spansion Japan Limited
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
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    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a bit line formed in a semiconductor substrate and a manufacturing method thereof.
  • nonvolatile memories which are semiconductor devices capable of rewriting data
  • MONOS Metal Oxide Nitride Oxide Silicon
  • SONOS Silicon Oxide Nitride Oxide Silicon
  • flash memories that accumulate charges in an ONO (Oxide / Nitride / Oxide) film.
  • Patent Document 1 discloses a transistor having two charge storage regions between a gate electrode and a semiconductor substrate. This transistor operates symmetrically by switching the source and drain. Thus, the source region and the drain region are not distinguished. In addition, it also serves as a bit line force source region and a drain region, resulting in a structure embedded in the semiconductor substrate. Thereby, miniaturization of the memory cell is achieved.
  • an ONO film 18 is formed on a P-type semiconductor substrate 10 as a tunnel oxide film 12 (acid silicon film), a trap layer 14 (silicon nitride film), and a top oxide film 16 ( An oxide silicon film) is formed.
  • a photoresist 50 is applied and an opening is formed using a normal exposure technique.
  • FIG. 1 (c) for example, arsenic is ion-implanted using the photoresist 50 as a mask to form the bit line 20.
  • Pocket implantation is performed using the same photoresist 50 as a mask to form a pocket implantation region 22.
  • Pocket implantation means that, for example, boron is implanted obliquely with respect to the vertical direction of the semiconductor substrate 10 so that the P-type semiconductor substrate 10 is further exposed on both sides of the bit line 22. This is a method for forming a high concentration P-type region. As a result, the junction profile in the vicinity of the bit line 20 can be made steep, and the write characteristics can be improved.
  • FIG. 1 (d) the photoresist 50 is removed.
  • FIG. 1 (e) the word line 24 is formed on the ONO film 18. Thereafter, a flash memory is completed by forming an interlayer insulating film, a wiring layer, and a protective film.
  • the semiconductor substrate 10 between the bit line 20 functions as a channel
  • the trap layer 14 of the ONO film 18 between the channel and the word line 24 gate electrode It accumulates charges and functions as a nonvolatile memory.
  • Two charge storage regions can be formed between the bit lines 20 under the word line 24.
  • Accumulation of electric charge in the ONO film 18 is performed by applying a high electric field between the source region and the drain region (that is, between the bit lines 20) and causing the electrons that have become high energy to be trapped in the trap layer 14 in the ONO film 18. This is done by inserting. Data is erased by injecting holes that have become high-tech energy into the trap layer 14. Therefore, in order to improve the write / erase characteristics, it is required to make the bit line 20 region shallow and form a steep junction.
  • bit line 20 is formed of a diffusion region, the resistance is higher than that of metal.
  • the bit line 20 is connected to the wiring layer through a contact hole formed in the interlayer insulating film every time a plurality of word lines 24 are exceeded.
  • Patent Document 1 Special Table 2000-514946
  • the memory cell can be miniaturized by reducing the bit line 20 resistance. This is because the bit line width can be reduced if the resistance of the bit line 20 is lowered, and the number of contact holes connecting the bit line 20 and the wiring layer can be reduced.
  • the low resistance of the bit line 20 can be achieved by increasing the ion implantation energy dose when forming the bit line 20.
  • the junction leakage current increases between the bit line 20 and the semiconductor substrate 10. In this way, the resistance of the bit line is reduced. That is, if the memory cell is miniaturized, the junction leakage current increases and the transistor characteristics deteriorate.
  • bit line 20 In order to improve the write / erase characteristics, it is required to make the source region and the drain region (that is, the bit line 20) shallow and form a steep junction. However, when the source region and the drain region (bit line 20) are formed shallowly, the resistance of the bit line 20 becomes high. This is contrary to the miniaturization of memory cells as described above.
  • an object of the present invention is to provide a semiconductor device capable of suppressing deterioration of transistor characteristics and further reducing a bit line resistance and a manufacturing method thereof.
  • the present invention provides an ONO film formed on a semiconductor substrate, a grid line formed on the ONO film, a bit line formed in the semiconductor substrate, and in contact with the bit line, And a conductive layer extending in the longitudinal direction of the bit line and including a polycrystalline silicon layer or a metal layer.
  • bit line resistance since the resistance of the two layers of the bit line and the conductive layer (referred to as bit line resistance in this specification) can be lowered by the conductive layer having low resistance, the implantation energy and the dose amount of the bit line can be reduced. Can be lowered. This can improve the write / erase characteristics and suppress the junction leakage current. Therefore, it is possible to provide a semiconductor device capable of suppressing deterioration of transistor characteristics such as write / erase characteristics and junction leakage and further reducing the bit line resistance.
  • the present invention can be a semiconductor device in which the conductive layer is thicker than the ONO film. According to the present invention, the resistance of the conductive layer can be further reduced, and the bit line resistance can be further reduced.
  • the present invention can be a semiconductor device in which the word line and the conductive layer are insulated by at least part of the top oxide film in the ONO film. According to the present invention, the word line and the conductive layer are insulated by the top oxide film having good film quality. Therefore, the leakage current between them can be suppressed.
  • the present invention may be a semiconductor device having a silicon metal layer on the conductive layer. According to the present invention, it is possible to provide a semiconductor device capable of further reducing the bit line resistance.
  • a semiconductor device in which the conductive layer is embedded in the ONO film and the surface of the ONO film is planarized can be obtained.
  • the word line 24 can be formed on a flat surface. For this reason, the memory cell can be miniaturized.
  • the present invention may be a semiconductor device in which the conductive layer extends continuously in the direction in which current flows. According to the present invention, the bit line resistance can be lowered.
  • the present invention provides a wiring layer that intersects the word line and extends in the longitudinal direction of the bit line, and a plurality of the word lines that extend in the longitudinal direction of the word line.
  • a bit line contact region provided between one drain line region, and in the bit line contact region, every other wiring layer is connected to the conductive layer, and in the bit line contact region, the wiring
  • the conductive layer connected to a layer may be a semiconductor device having a contact pad having a width wider than the width of the conductive layer in the word line region in the bit line contact region.
  • the present invention includes a step of forming a tunnel oxide film and a trap layer on a semiconductor substrate, a step of forming a bit line in the semiconductor substrate, and the bit line in the tunnel oxide film and the trap layer.
  • a step of forming an opening in contact with the bit line, and a step of forming a conductive layer in contact with the bit line and extending in the longitudinal direction of the bit line and including a polycrystalline silicon or metal layer It is a manufacturing method.
  • the bit line resistance can be lowered by the conductive layer having a low resistance, the implantation energy and the dose amount of the bit line can be lowered. Thereby, the junction leakage current can be suppressed if the write / erase characteristics are improved. Therefore, it is possible to provide a method for manufacturing a semiconductor device capable of suppressing deterioration of transistor characteristics such as write / erase characteristics and junction leakage and further reducing bit line resistance.
  • the present invention includes a step of forming a protective film on the trap layer, and forms the opening.
  • the forming step can be a method for manufacturing a semiconductor device including a step of forming the opening in the protective film. According to the present invention, it is possible to prevent the trap layer from being damaged in the subsequent manufacturing process.
  • the step of forming the conductive layer includes a step of forming a polycrystalline silicon layer or a metal layer on the trap layer and the opening, and the polycrystalline silicon layer other than the opening.
  • a method of manufacturing a semiconductor device including a step of etching a metal layer can be provided.
  • the conductive layer can be made thicker than the ONO film.
  • the present invention can be a method for manufacturing a semiconductor device in which the width of the conductive layer is wider than the width of the opening. According to the present invention, it is possible to prevent the contact hole from coming off the conductive layer and damaging the bit line.
  • the present invention can be a method for manufacturing a semiconductor device comprising a step of forming a metal silicide layer on the polycrystalline silicon layer or the metal layer. According to the present invention, it is possible to provide a method for manufacturing a semiconductor device capable of further reducing the bit line resistance.
  • the step of forming the conductive layer includes a step of forming a polycrystalline silicon layer or a metal layer over the protective film and the opening, and polishing the polycrystalline silicon layer or the metal layer and the protective film. And a process for manufacturing the semiconductor device.
  • the word line can be formed on a flat surface. For this reason, the memory cell can be miniaturized.
  • the present invention can be a method for manufacturing a semiconductor device comprising a step of forming a metal silicide layer on the conductive layer. According to the present invention, it is possible to provide a method for manufacturing a semiconductor device capable of further reducing the bit line resistance.
  • the present invention can be a method for manufacturing a semiconductor device, wherein the step of forming the metal silicide includes a step of forming a metal layer to be silicided on the conductive layer and the silicon nitride film. According to the present invention, it is possible to prevent the silicon oxide film surface from being silly.
  • the present invention can be a method for manufacturing a semiconductor device comprising: a step of removing the protective film; and a step of forming a top oxide film on the trap layer and the conductive layer.
  • the word line and the conductive layer are insulated by the top oxide film. Therefore, ⁇ Leakage current between the drain line and the conductive layer can be suppressed.
  • the present invention may be a method for manufacturing a semiconductor device in which the protective film has a thickness greater than that of the top layer.
  • the conductive layer can be made thicker than the ONO film.
  • the present invention includes a step of forming a part of a top oxide film on the protective film and the conductive layer, the top oxide film being formed of the protective film and the top oxide film.
  • a method of manufacturing a semiconductor device that is partially configured can be obtained.
  • the word line and the conductive layer are insulated by a part of the top oxide film. Furthermore, the manufacturing process can be reduced because the protective film is not removed.
  • the present invention can be a method for manufacturing a semiconductor device comprising a step of forming a word line on the top oxide film.
  • the word line and the conductive layer are insulated by the top oxide film. Therefore, leakage current between the word line and the conductive layer can be suppressed.
  • the trap layer and the tunnel oxide layer are formed using a mask layer formed on the trap layer and a side wall formed on a side surface of the mask layer as a mask.
  • a method for manufacturing a semiconductor device which is a step of etching a film, can be employed.
  • an opening having a width narrower than the exposure dimension can be formed.
  • the memory cell can be further miniaturized.
  • the present invention it is possible to provide a semiconductor device capable of suppressing deterioration of transistor characteristics and further reducing a bit line resistance and a manufacturing method thereof.
  • FIG. 1 is a cross-sectional view showing a method for manufacturing a memory cell of a flash memory according to the prior art.
  • FIG. 2 is a top view of the memory cell of the flash memory according to the first embodiment.
  • FIG. 3 is a cross-sectional view of the memory cell of the flash memory according to the first embodiment, and shows a cross section taken along the line AA of FIG.
  • FIG. 4 is a cross-sectional view showing a method for manufacturing a memory cell of a flash memory according to the first embodiment. 1).
  • FIG. 5 is a sectional view (No. 2) showing the method for manufacturing the memory cell of the flash memory according to the first embodiment.
  • FIG. 6 is a cross-sectional view of the vicinity of a conductive layer of a flash memory according to a modification of Example 1.
  • FIG. 7 is a cross-sectional view showing the method for manufacturing the memory cell of the flash memory according to the second embodiment.
  • FIG. 8 is a cross-sectional view showing the method of manufacturing the memory cell of the flash memory according to the third embodiment.
  • FIG. 9 is a sectional view (No. 1) showing the method for manufacturing the memory cell of the flash memory according to the fourth embodiment.
  • FIG. 10 is a sectional view (No. 2) showing the method for manufacturing the memory cell of the flash memory according to the fourth embodiment.
  • FIG. 11 is a cross-sectional view showing the method of manufacturing the memory cell of the flash memory according to the fifth embodiment.
  • FIG. 12 is a cross-sectional view showing the method for manufacturing the memory cell of the flash memory according to the sixth embodiment.
  • FIG. 13 is a top view of the memory cell of the flash memory according to the seventh embodiment.
  • FIG. 2 is a top view of the memory cell of the flash memory according to the first embodiment (the protective layer 44, the wiring layer 42, the interlayer insulating film 40, and the ONO film 18 are not shown).
  • Fig. 3 is a cross-sectional view taken along line AA in Fig. 2.
  • a bit line 20 serving as a source region and a drain region is formed in a P-type silicon semiconductor substrate 10 (or a P-type region in the semiconductor substrate).
  • a pocket injection region 22 is formed in the upper portion.
  • the bit line 20 extends in the vertical direction in FIG. 2, and a conductive layer 32 is formed on the bit line 20 so as to be in contact with the bit line 20 and continuously extending in the longitudinal direction of the bit line 20.
  • the An ONO film 18 including a tunnel oxide film 12, a trap layer 14, and a top oxide film 16 is formed on the semiconductor substrate 10.
  • a word line 24 is formed on the ONO film 18.
  • the word line 24 and the conductive layer 32 are insulated by the top oxide film 16 in the ONO film 18.
  • An interlayer insulating film 40 is formed on the word line 24, and a wiring layer 42 connected to the bit line 20 and the conductive layer 32 through the contact hole 46 is formed on the interlayer insulating film 40.
  • a protective layer 44 is formed on the interlayer insulating film 40 and the wiring layer 42.
  • bit line 20 and the conductive layer 32 are connected to the wiring layer 42 via the contact hole 46 every plurality of word lines 24 (16 in FIG. 2, for example, 16 are drawn).
  • a region where the contact hole 46 is arranged is a bit line contact region 28, and a region where the word line is arranged is a word line region 29.
  • FIGS. 4 and 5 are diagrams corresponding to the AA cross section of FIG.
  • a tunnel oxide film 12 (acid silicon film) is applied to a P-type silicon semiconductor substrate 10 (or a P-type region in the semiconductor substrate) by a thermal acid method.
  • the trap layer 14 silicon nitride film
  • the protective film 26 oxide silicon film
  • the film thicknesses of the tunnel oxide film 12, the trap layer 14, and the protective film 26 are, for example, 7.5 nm, 12 nm, and lOnm, respectively.
  • arsenic ions are implanted into the semiconductor substrate 10 to form the bit lines 20 in the semiconductor substrate 10. Further, a pocket implantation region 22 is formed. Then heat treatment. Formation of the bit line 20 is performed, for example an implantation energy 40 keV, a dose of 1. 5 X 10 15 cm_ 2.
  • a photoresist 52 having a predetermined opening is formed using a normal exposure technique.
  • the protective film 26, the trap layer 14 and the tunnel oxide film 12 are etched using the photoresist 52 as a mask.
  • an opening 54 in contact with the bit line 20 is formed in the protective film 26, the trap layer 14, and the tunnel oxide film 12.
  • a P-type doped polycrystalline silicon layer 30 is formed on the opening 54 and the protective film 26.
  • a photoresist 56 having a predetermined opening is formed using a normal exposure technique.
  • the polycrystalline silicon layer 30 is etched using the photoresist 56 as a mask to form a conductive layer 32 in contact with the bit line 20 and extending in the longitudinal direction of the bit line 20.
  • the conductive layer 32 includes a polycrystalline silicon layer 30.
  • the film thickness of the conductive layer 32 is, for example, 50 nm. Thereafter, the protective film 26 is removed.
  • the top oxide film 16 is formed by the CVD method so as to cover the trap layer 14 and the conductive layer 32.
  • the film thickness of the top oxide film 16 is, for example,
  • a polycrystalline silicon word line 24 is formed on the top oxide film 16 by a normal exposure technique and etching method.
  • a silicon oxide film such as BPSG (Boro-Phospho Silicated Glass) is formed as the interlayer insulating film 40.
  • a contact hole 46 is formed in the interlayer insulating film 40, and a metal such as TiZWN or TiZTiN and W is embedded in the contact hole 46.
  • Aluminum is formed as the wiring layer 42, and the protective layer 44 is formed. This completes the flash memory shown in FIG.
  • the conductive layer 32 is formed in contact with the bit line 20.
  • the conductive layer 32 is formed of a P-type doped polycrystalline silicon layer, and can have a lower resistance than the bit line 20 formed of a diffusion layer.
  • bit line resistance the resistance of the two layers of the bit line 20 and the conductive layer 32
  • the implantation energy and the dose amount of the bit line 20 can be reduced. Can be small.
  • the number of bit lines 20 and conductive layers 32 that exceed the word lines 24 for connection to the wiring layer 42 can be increased. That is, the word line region 29 can be expanded and the area occupied by the bit line contact region 28 in the memory cell can be reduced.
  • the width of the bit line 20 and the conductive layer 32 can be reduced. As a result, the memory cell can be miniaturized.
  • the first embodiment it is possible to suppress deterioration of transistor characteristics such as write / erase characteristics and junction leakage, and to further reduce the bit line resistance.
  • the conductive layer 32 is made thicker than the ONO film 18, so that the conductive layer 32 32 resistance can be made lower. Therefore, the bit line resistance can be lowered.
  • the word line 24 and the conductive layer 32 are insulated by the entire top oxide film 14 in the ONO film 18. As a result, the word line 24 and the conductive layer 32 are insulated by the top oxide film 16 having a good film quality that has not undergone various processes. Therefore, it is possible to suppress the leakage current between them.
  • the conductive layer 32 extends continuously in the direction of current flow. As a result, the bit line resistance can be lowered.
  • FIG. 4 (a) a protective film 26 is formed on the trap layer 14, and in FIG. 4 (c), when the opening 54 is formed in the tunnel oxide film 12 and the trap layer 14, the protective film 26 is formed. An opening 54 is formed in the membrane 26. This prevents the trap layer 14 from being damaged in the subsequent manufacturing process.
  • FIG. 5B the protective film 26 is removed, and a top oxide film is formed on the trap layer 14 and the conductive layer 32 so as to cover them. Further, in FIG. 5D, a drain line is formed on the top oxide film 16. As a result, the word line 24 and the conductive layer 32 are insulated by the top oxide film 14 in the ONO film 18. Therefore, the leakage current between the word line 24 and the conductive layer 32 can be suppressed.
  • a polycrystalline silicon layer 30 is formed on the trap layer 14 and the opening 54, and a polycrystal other than the opening 54 is formed.
  • the crystalline silicon layer 30 is etched.
  • the protective film 26 is not removed, and in FIG. 5 (c), the top oxide film 16 and the conductive layer 32 are covered so as to cover them. It is also possible to form a part of 16 (acid silicon film), and to form the top acid film 16 as a partial force of the protective film 26 and the top acid film. In this case, the process of removing the protective film 26 can be reduced. Further, the word line 24 and the conductive layer 32 are insulated by a part of the top oxide film 14 in the ONO film 18. Thereby, since the word line 24 and the conductive layer 32 are insulated by a part of the top oxide film 16 having a good film quality that has not undergone various processes, the leakage current between them can be suppressed.
  • FIG. 6A is a cross-sectional view of the vicinity of the conductive layer 32a at this time. Except for the conductive layer 32a, the process is the same as in FIG.
  • Example 1 when the overlay of the photoresist 56 and the opening 54 in FIG. 5 (a) is shifted, the cross section corresponding to the conductive layer 32 in FIG. 5 (b) is shown in FIG. 6 (b). Will be deformed. This modification prevents this and prevents the contact hole 46 from coming off the conductive layer 32.
  • the polycrystalline silicon layer 30 is etched, a part of the polycrystalline silicon layer 30 is etched up to the bit line 20 to prevent the bit line 20 from being damaged.
  • FIG. 7 is a cross-sectional view illustrating the method for manufacturing the flash memory according to the second embodiment.
  • the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.
  • cobalt or titanium for example, is formed on the polycrystalline silicon layer 30 by sputtering and heat-treated.
  • the surface of the polycrystalline silicon layer 30 is siliconized, and a silicon metal layer 34 is formed on the polycrystalline silicon layer 30.
  • FIG. 7B predetermined regions of the silicon metal layer 34 and the polycrystalline silicon layer 30 are etched. As a result, a metal silicide layer 34 is formed on the conductive layer 32.
  • FIG. 7C the protective film 26 is removed, the top oxide film 16 is formed, and the word line 24 is formed as in the first embodiment. Thereafter, the interlayer insulating film 40, the wiring layer 42, and the protective layer 44 are formed, and the flash memory according to Example 2 is completed.
  • the bit line resistance can be made lower than that of the first embodiment by forming a silicide metal having a lower resistance than the conductive layer 32 on the conductive layer 32.
  • a silicide metal having a lower resistance than the conductive layer 32 on the conductive layer 32.
  • FIG. 8 is a cross-sectional view illustrating the method for manufacturing the flash memory according to the third embodiment.
  • the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.
  • up to Fig. 4 (c) Perform the manufacturing process.
  • a polycrystalline silicon layer 30 is formed on the protective film 26 and the opening 54.
  • the polycrystalline silicon layer 30 and the protective film 26 are polished halfway through the protective film 26 using the CMP method. Thereby, the conductive layer 32b is formed.
  • top oxide film 16 (acid silicon film) is formed on the protective film 26 and the conductive layer 32b, and the top oxide film 16 is formed on the protective film 26. And a part of the top oxide film.
  • the word line 24 is formed on the top oxide film 16 as in the first embodiment. Thereafter, the interlayer insulating film 40, the wiring layer 42, and the protective layer 44 are formed, and the flash memory according to the third embodiment is completed.
  • Example 3 by polishing the polycrystalline silicon layer 30 and the protective film 26 to the middle of the protective film 26 using the CMP method, the conductive layer 32b is embedded in the ONO film 18, and the ONO film 18 is formed.
  • the word line 24 can be formed on a flat surface. For this reason, the memory cell can be miniaturized.
  • the ONO film 18 cannot be flattened because the thickness of the conductive layer 32 can be increased and its resistance can be reduced.
  • the ONO film 18 can be flattened, but the thickness of the conductive layer 32b cannot be increased, and its resistance increases.
  • Example 1 can be applied to lower the resistance of the conductive layer 32, and Example 3 can be applied to make the ONO film 18 flatter.
  • a part of the top oxide film 16 is formed on the protective film 26 and the conductive layer 32b, and the top oxide film 16 is also configured with a partial force of the protective film 26 and the top oxide film.
  • a word line 24 is formed on the top oxide film 16.
  • the word line 24 and the conductive layer 32 b are insulated by a part of the top oxide film 14 in the ONO film 18.
  • FIG. 9 and FIG. 10 are cross-sectional views showing a method for manufacturing a flash memory according to the fourth embodiment.
  • the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.
  • FIG. 9A is a view similar to FIG. 9A of Example 1 except that the protective film 26a is formed thicker than the protective film 26 of Example 1.
  • FIG. The film thickness of the protective film 26a is, for example, 50 nm.
  • a polycrystalline silicon layer 30 is formed on the protective film 26 a and the opening 54.
  • FIG. 9 (c) the polycrystalline silicon layer 30 and the protective film 26a are polished halfway through the protective film 26a using the CMP method. Thereby, the conductive layer 32c is formed.
  • the film thickness of the conductive layer 32c is, for example, 50 nm.
  • the protective film 26a is removed with, for example, a hydrofluoric acid aqueous solution.
  • the film thickness is on the trap layer 14 and the conductive layer 32c.
  • the word line 24 is formed on the top oxide film 16 as in the first embodiment. Thereafter, the interlayer insulating film 40, the wiring layer 42, and the protective layer 44 are formed, and the flash memory according to Example 4 is completed.
  • the protective film 26 is made thicker than the top oxide film 16, and the polycrystalline silicon layer 30 and the protective film 26 are polished halfway through the protective film 26. The protective film is removed, and a top oxide film 16 is formed on the trap layer 14.
  • the conductive layer 32c can be made thicker than the ONO film 18. Therefore, similarly to Example 1, the resistance of the conductive layer 32c can be lowered.
  • the thickness of the conductive layer 32c is increased, the flatness of the ONO film 18 is deteriorated, and it is difficult to miniaturize the memory cell. Therefore, it is preferable to determine the thickness of the conductive layer 32c in consideration of the resistance of the conductive layer 32c and the flatness of the ONO film 18.
  • FIG. 11 is a sectional view showing the method for manufacturing the flash memory according to the fifth embodiment.
  • the same components as those in the fourth embodiment are denoted by the same reference numerals, and description thereof is omitted.
  • a metal to be silicided such as cobalt or titanium is formed on the trap layer 14 (silicon nitride film) and the conductive layer 32c using, for example, a sputtering method. To do. Next, heat treatment is performed. As a result, the surface of the conductive layer 32c is silicided. Thereby, the metal silicide layer 34 is formed on the conductive layer 32c.
  • the top oxide film 16 and the word line 24 are formed in the same manner as in Example 4. Thereafter, the interlayer insulating film 40, the wiring layer 42, and the protective layer 44 are formed, and the flash memory according to Example 5 is completed.
  • Example 5 a silicon metal having a lower resistance than that of the conductive layer 32c is formed on the conductive layer 32c. As a result, the bit line resistance can be reduced as compared with the fourth embodiment. As a result, in addition to the effects of the fourth embodiment, it is possible to further suppress deterioration of transistor characteristics such as write / erase characteristics and junction leakage, and to further reduce the bit line resistance.
  • the metal silicide layer 34 is formed by forming a metal to be silicided on the trap layer 14 (silicon nitride film) and the conductive layer 32c, and silicidizing the conductive layer 32c by heat treatment.
  • a metal to be silicified is formed on a silicon oxide film and heat-treated, the silicon oxide film surface may be silicified. Therefore, in order to prevent this, it is preferable to form a metal to be silicided on the silicon nitride film and heat-treat it.
  • the protective film 26 is not removed before the formation of the silicon metal layer 34.
  • a metal silicide layer 34 is formed.
  • the silicon nitride film may be removed to form a part of the top oxide film 16.
  • FIG. 12 is a cross-sectional view illustrating the method for manufacturing the flash memory according to the sixth embodiment.
  • the same components as those in the third embodiment are denoted by the same reference numerals, and description thereof is omitted.
  • FIG. 12 (a) is a diagram similar to FIG. 1 (a) of the first embodiment.
  • a silicon nitride film for example, is formed as a mask layer 58 on the protective film 26 (on the trap layer 14) by the CVD method.
  • a normal exposure method and etching method are used for the mask layer 58, and an opening is formed in a predetermined region.
  • a silicon nitride film is formed as a film for the sidewall 60 by the CVD method.
  • side walls 60 are formed on the side surfaces of the mask layer 58 by an etch back method.
  • the protective film 26, the trap layer 14 and the tunnel oxide film 12 are etched using the mask layer 58 and the side wall 60 formed on the side surface of the mask layer 58 as a mask.
  • Mask layer 58 and sidewall 60 are removed.
  • the mask layer 58 and the side wall 60 can be selectively removed with respect to the protective film 26 that is an oxide silicon film. As a result, an opening 54 a is formed in the protective film 26, the trap layer 14, and the tunnel oxide film 12.
  • the conductive layer 32b, the top oxide film 16, and the word line 24 are formed in the same manner as in FIGS. 8A to 8D of the third embodiment. Then, interlayer insulating film 40, wiring layer 42, protective layer 44 is formed, and the flash memory according to Example 5 is completed.
  • the opening 54a by forming the opening 54a with the mask layer 58 and the side wall 60, the opening 54a having a width narrower than the exposure dimension can be formed.
  • the memory cell can be further miniaturized. For example, by setting the exposure dimension to 115 nm and the sidewall width to lOnm, the width of the opening 54a can be set to 95 nm.
  • the force applied to the sixth embodiment is an example applied to the third embodiment, and the memory cell can be miniaturized by applying to the other embodiments.
  • FIG. 13 is a top view of the memory cell of the flash memory according to the seventh embodiment.
  • the protective layer 44, the wiring layer 42, the interlayer insulating film 40, and the ONO film 18 are not shown.
  • the manufacturing process is the same as in Example 1!
  • every other wiring layer 42 has a contact hole 46 connected to the conductive layer 32d.
  • the conductive layer 32d connected to the wiring layer 42 through the contact hole 46 has a contact pad 33 wider in the bit line contact region 28 than the width of the conductive layer 32d in the word line region 29. Further, adjacent contact pads 33 are electrically separated by the semiconductor substrate 10.
  • the conductive layer 32d can have the contact pad 33 for the following reason.
  • every other wiring layer 42 has a contact hole 46 formed therein. Therefore, the conductive layer 32d connected to the wiring layer 42 can be expanded under the wiring layer 42 where the contact hole 46 is not formed. Therefore, in the bit line contact region 28, the conductive layer 32 d connected to the wiring layer 42 through the contact hole 46 can have a wide contact pad 33.
  • the reason why the contact pad 33 can be provided in the bit line contact region 28 is as follows.
  • the wiring layer 42 separated from the conductive layer 32d in the bit line contact region 28a is connected to the conductive layer 32d in the adjacent bit line contact region 28b with the word line region 29 interposed therebetween.
  • the conductive layer 32d is connected to one wiring layer 42 only in one bit line contact region 28, and extends to the word line regions 26 on both sides of the bit line contact region 28. Accordingly, the conductive layer 32d does not need to extend to the bit line contact region 28 that is not connected to the wiring layer 42. That is, the conductive layer 32d adjacent in the longitudinal direction of the conductive layer 32d is electrically isolated in the bit line contact region 28.
  • the length of the conductive layer 32d can be shortened.
  • the conductive layer 32 d connected to the wiring layer 42 can extend the contact pad 33 to the bottom of the wiring layer 42 in the region 28.
  • the current flowing through the transistor 48 is supplied from the bit line contact region 28a and reaches the bit line contact region 28b as shown by the arrow in FIG. That is, the two conductive layers 32d connected to the transistor 48 provided in the side line region 26 are respectively connected to the bit line contact region 28 formed on opposite sides of the word line region 26. Connected to the wiring layer 42.
  • the conductive layer 32d does not need to extend to the bit line contact region 28 that is not connected to the wiring layer 42. Therefore, in the bit line contact region 28, the conductive layer 32d connected to the wiring layer 42 can extend the contact pad 33 in the region 28 to below the wiring layer 42.
  • the bit line resistance can be lowered.
  • the number of word lines in the word line region 29 can be increased (indicated by two in FIG. 13), so that the bit line contact region 28 can be reduced. In this way, the memory cell can be miniaturized.
  • the contact hole 46 prevents the force of the conductive layer 32d (contact pad 33) from being released.
  • the distance between the conductive layers 32d can be made smaller than those in the first to sixth embodiments. For example, considering only the interval between the conductive layers 32d, the interval between the bit lines 20d can be about 1Z2 as compared with the first to sixth embodiments. Therefore, the memory cell can be further miniaturized.
  • a polycrystalline silicon layer is used as the conductive layer 32.
  • a metal layer such as TiNZW can be used. According to this, the same effects as those of the first to seventh embodiments can be obtained.
  • the power described above in detail for the preferred embodiments of the present invention The present invention is not limited to such specific embodiments, and various modifications can be made within the scope of the gist of the present invention described in the claims. Deformation 'can be changed.

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Abstract

　本発明は、半導体基板（１０）上に形成されたＯＮＯ膜（１８）と、ＯＮＯ膜（１８）上に形成されたワードライン（２４）と、半導体基板（１０）内に形成されたビットライン（２０）と、ビットライン（２０）に接し、ビットラインの長手方向に延在し、多結晶シリコン層または金属層を含む導電層（３２）と、を具備する半導体装置およびその製造方法である。本発明によれば、書き込み消去特性やジャンクションリーク等のトランジスタ特性の劣化を抑制し、さらにビットライン抵抗（ビットライン（２０）と導電層（３２）の２層の抵抗）を低くすることが可能な半導体装置およびその製造方法を提供することができる。

Description

明 細 書
半導体装置およびその製造方法
技術分野
[0001] 本発明は半導体装置およびその製造方法に関し、特に、半導体基板内に形成さ れたビットラインを有する半導体装置およびその製造方法に関する。
背景技術
[0002] 近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されて いる。このような不揮発性メモリの技術分野においては、高記憶容量ィ匕のためメモリ セルの微細化を目的とした技術開発が進められている。例えば、不揮発性メモリとし て、 ONO (Oxide/Nitride/Oxide)膜に電荷を蓄積させる MONOS (Metal Oxide Nitr ide Oxide Silicon)型や SONOS (Silicon Oxide Nitride Oxide Silicon)型フラッシュメ モリがある。
[0003] さらに、その中に、高記憶容量ィ匕を目的に、 1つのトランジスタに 2以上の電荷蓄積 領域を有するフラッシュメモリが開発されている。例えば、特許文献 1には、ゲート電 極と半導体基板の間に 2つの電荷蓄積領域を有するトランジスタが開示されている。 このトランジスタはソースとドレインを入れ替えて対称的に動作させる。これより、ソー ス領域とドレイン領域を区別しない構造を有している。さらに、ビットライン力ソース領 域およびドレイン領域を兼ねており、半導体基板に埋め込まれた構造となって!/ヽる。 これにより、メモリセルの微細化を図っている。
[0004] 上記従来技術の製造方法について図 1を用い説明する。図 1 (a)において、 P型の 半導体基板 10上に ONO膜 18として、トンネル酸ィ匕膜 12 (酸ィ匕シリコン膜)、トラップ 層 14 (窒化シリコン膜)およびトップ酸ィ匕膜 16(酸ィ匕シリコン膜)を形成する。図 1 (b)に おいて、フォトレジスト 50を塗布し、通常の露光技術を用い開口部を形成する。
[0005] 図 1 (c)において、フォトレジスト 50をマスクに例えば砒素をイオン注入し、ビットライ ン 20を形成する。同じフォトレジスト 50をマスクにポケット注入を行い、ポケット注入領 域 22を形成する。ポケット注入とは、半導体基板 10の垂直方向に対し斜めより例え ばボロンを注入することにより、ビットライン 22の両側横に P型半導体基板 10よりさら に高濃度の P型領域を形成する方法である。これにより、ビットライン 20近傍のジヤン クシヨンプロファイルを急峻とすることができ、書き込み特性を向上させることができる
[0006] 図 1 (d)において、フォトレジスト 50を除去する。図 1 (e)において、 ONO膜 18上に ワードライン 24を形成する。その後、層間絶縁膜の形成、配線層の形成、保護膜の 形成により、フラッシュメモリが完成する。
[0007] 従来技術は、ビットライン 20 (ソース領域とドレイン領域）間の半導体基板 10がチヤ ネルとして機能し、チャネルとワードライン 24 (ゲート電極）の間の ONO膜 18のトラッ プ層 14に電荷を蓄積し、不揮発性メモリとして機能する。電荷蓄積領域はワードライ ン 24下のビットライン 20間に 2箇所形成できる。
[0008] ONO膜 18への電荷の蓄積は、ソース領域とドレイン領域間（すなわちビットライン 20 間）に高電界を印加し、高工ネルギとなった電子を ONO膜 18中のトラップ層 14に注 入することにより行う。また、データの消去は、高工ネルギとなったホールをトラップ層 14に注入することにより行う。そのため、書き込み ·消去特性を向上させるためには、 ビットライン 20の領域を浅くし、急峻なジャンクションを形成することが求められる。
[0009] また、ビットライン 20を拡散領域で形成しているため金属に比べると高抵抗である。
そのため、書き込み消去特性が悪くなる。そこで、ビットライン 20は、ワードライン 24を 複数本越える毎に、層間絶縁膜に形成されたコンタクトホールにより配線層と接続し ている。
特許文献 1：特表 2000— 514946号公報
発明の開示
発明が解決しょうとする課題
[0010] 従来技術において、ビットライン 20を低抵抗ィ匕することにより、メモリセルの微細化 が可能となる。ビットライン 20の抵抗が低くなれば、ビットライン幅が小さくできる、また 、ビットライン 20と配線層を接続するコンタクトホールが少なくてすむためである。
[0011] ビットライン 20の低抵抗ィ匕は、ビットライン 20を形成する際のイオン注入エネルギゃ ドーズ量を大きくすることにより可能となる。しかし、ビットライン 20と半導体基板 10の 間にジャンクションリーク電流が増加してしまう。このように、ビットラインの低抵抗化す なわちメモリセルの微細化を行うと、ジヤンツクシヨンリーク電流が増加しトランジスタ特 性が劣化してしまう。
[0012] また、書き込み消去特性を向上させるためには、ソース領域およびドレイン領域 (す なわち、ビットライン 20)を浅くし、急峻なジャンクションを形成することが求められる。 しかしながら、ソース領域およびドレイン領域 (ビットライン 20)を浅く形成すると、ビッ トライン 20の抵抗が高くなつてしまう。これは、前述のようにメモリセルの微細化に反 する。
[0013] 本発明は、上記課題に鑑み、トランジスタ特性の劣化を抑制し、さらにビットライン抵 抗を低くすることが可能な半導体装置およびその製造方法を提供することを目的とす る。
課題を解決するための手段
[0014] 本発明は、半導体基板上に形成された ONO膜と、前記 ONO膜上に形成されたヮ 一ドラインと、前記半導体基板内に形成されたビットラインと、前記ビットラインに接し 、前記ビットラインの長手方向に延在し、多結晶シリコン層または金属層を含む導電 層と、を具備する半導体装置である。本発明によれば、低抵抗である導電層により、 ビットラインと導電層の 2層の抵抗 (本明細書ではビットライン抵抗と記載)を低くでき るため、ビットラインの注入エネルギおよびドーズ量を低くすることができる。これによ り、書き込み消去特性の向上やジャンクションリーク電流を抑制することができる。よつ て、書き込み消去特性やジャンクションリーク等のトランジスタ特性の劣化を抑制し、 さらにビットライン抵抗を低くすることが可能な半導体装置を提供することができる。
[0015] 本発明は、前記導電層の膜厚は、前記 ONO膜の膜厚より厚い半導体装置とするこ とができる。本発明によれば、導電層の抵抗をより低くすることができ、よりビットライン 抵抗を低くすることが可能となる。
[0016] 本発明は、前記ワードラインと前記導電層が、 ONO膜中のトップ酸ィ匕膜の少なくと も一部で絶縁された半導体装置とすることができる。本発明によれば、膜質の良好な トップ酸ィ匕膜によりワードラインと導電層が絶縁される。よって、これら間のリーク電流 を抑制することができる。
[0017] 本発明は、前記導電層上に珪ィ匕金属層を具備する半導体装置とすることができる 。本発明によれば、よりビットライン抵抗を低くすることが可能な半導体装置を提供す ることがでさる。
[0018] 前記導電層が前記 ONO膜に埋め込まれ、前記 ONO膜表面が平坦化された半導 体装置とすることができる。本発明によれば、ワードライン 24は平坦な面に形成する ことができる。このため、メモリセルの微細化が可能となる。
[0019] 本発明は、前記導電層が電流の流れる方向に連続して延在する半導体装置とする ことができる。本発明によれば、ビットライン抵抗を低くすることができる。
[0020] 本発明は、前記ワードライン上を交差し、前記ビットラインの長手方向に延在した配 線層と、前記ワードラインの長手方向に延在し、複数の前記ワードラインを配置したヮ 一ドライン領域間に設けられたビットラインコンタクト領域と、を具備し、前記ビットライ ンコンタクト領域において、前記配線層は 1本おきに、前記導電層と接続し、前記ビッ トラインコンタクト領域において、前記配線層と接続する前記導電層は、前記ビットラ インコンタクト領域内に前記ワードライン領域内の前記導電層の幅より幅の広いコンタ タトパッドを有する半導体装置とすることができる。本発明によれば、コンタクトホール と導電層の重ね合わせがずれたとしても、コンタクトホールが導電層（コンタクトパッド )から外れることを防止している。これにより、ビットライン間隔を小さいくすることができ る。よって、メモリセルの微細化が可能となる。
[0021] 本発明は、半導体基板上にトンネル酸化膜およびトラップ層を形成する工程と、前 記半導体基板内にビットラインを形成する工程と、前記トンネル酸ィ匕膜およびトラップ 層に前記ビットラインに接する開口部を形成する工程と、前記ビットラインに接し、前 記ビットラインの長手方向に延在し、多結晶シリコンまたは金属層を含む導電層を形 成する工程と、を具備する半導体装置の製造方法である。本発明によれば、低抵抗 である導電層により、ビットライン抵抗を低くできるため、ビットラインの注入エネルギ およびドーズ量を低くすることができる。これにより、書き込み消去特性の向上ゃジャ ンクシヨンリーク電流を抑制することができる。よって、書き込み消去特性やジャンクシ ヨンリーク等のトランジスタ特性の劣化を抑制し、さらにビットライン抵抗を低くすること が可能な半導体装置の製造方法を提供することができる。
[0022] 本発明は、前記トラップ層上に保護膜を形成する工程を具備し、前記開口部を形 成する工程は、前記保護膜に前記開口部を形成する工程を含む半導体装置の製造 方法とすることができる。本発明によれば、その後の製造工程において、トラップ層に 損傷が加わることを防止することができる。
[0023] 本発明は、前記導電層を形成する工程は、前記トラップ層と前記開口部上に多結 晶シリコン層または金属層を形成する工程と、前記開口部以外の前記多結晶シリコ ン層または金属層をエッチングする工程と、を含む半導体装置の製造方法とすること ができる。本発明によれば、導電層の膜厚を ONO膜の膜厚より厚くすることができる
[0024] 本発明は、前記導電層の幅は、前記開口部の幅より広い半導体装置の製造方法と することができる。本発明によれば、コンタクトホールが導電層から外れること、ビットラ インに損傷を与えることを防止することができる。
[0025] 本発明は、前記多結晶シリコン層または金属層上に珪化金属層を形成する工程を 具備する半導体装置の製造方法とすることができる。本発明によれば、よりビットライ ン抵抗を低くすることが可能な半導体装置の製造方法を提供することができる.
[0026] 前記導電層を形成する工程は、前記保護膜と前記開口部上に多結晶シリコン層ま たは金属層を形成する工程と、前記多結晶シリコン層または金属層並びに前記保護 膜を研磨する工程と、を含む半導体装置の製造方法とすることができる。本発明によ れば、ワードラインを平坦な面に形成することができる。このため、メモリセルの微細 化が可能となる。
[0027] 本発明は、前記導電層上に珪化金属層を形成する工程を具備する半導体装置の 製造方法とすることができる。本発明によれば、よりビットライン抵抗を低くすることが 可能な半導体装置の製造方法を提供することができる.
[0028] 本発明は、前記珪化金属を形成する工程は、前記導電層および窒化シリコン膜上 に珪化すべき金属層を形成する工程を含む半導体装置の製造方法とすることができ る。本発明によれば、酸ィ匕シリコン膜表面が珪ィ匕することを防止することができる。
[0029] 本発明は、前記保護膜を除去する工程と、前記トラップ層および前記導電層上にト ップ酸化膜を形成する工程と、を具備する半導体装置の製造方法とすることができる 。本発明によれば、ワードラインと導電層がトップ酸ィ匕膜により絶縁される。よって、ヮ 一ドラインと導電層間のリーク電流を抑制することができる。
[0030] 本発明は、前記保護膜の膜厚は、前記トップ層の膜厚より厚い半導体装置の製造 方法とすることができる。本発明によれば、導電層の膜厚を ONO膜より厚くすること ができる。
[0031] 本発明は、前記保護膜および前記導電層上にトップ酸ィ匕膜の一部を形成する工程 を具備し、前記トップ酸ィ匕膜は前記保護膜と前記トップ酸ィ匕膜の一部カゝら構成される 半導体装置の製造方法とすることができる。本発明によれば、ワードラインと導電層 がトップ酸ィ匕膜の一部により絶縁される。さらに、保護膜を除去しないため製造工程 を削減することができる。
[0032] 本発明は、前記トップ酸ィ匕膜上にワードラインを形成する工程を具備する半導体装 置の製造方法とすることができる。本発明によれば、ワードラインと導電層がトップ酸 化膜により絶縁される。よって、ワードラインと導電層間のリーク電流を抑制することが できる。
[0033] 本発明は、前記開口部を形成する工程は、前記トラップ層上に形成されたマスク層 および前記マスク層の側面に形成された側壁をマスクに、前記トラップ層および前記 トンネル酸ィ匕膜をエッチングする工程である半導体装置の製造方法とすることができ る。本発明によれば、露光寸法より細い幅の開口部を形成することができる。これによ り、よりメモリセルの微細化が可能となる。
発明の効果
[0034] 本発明によれば、トランジスタ特性の劣化を抑制し、さらにビットライン抵を低くする ことが可能な半導体装置およびその製造方法を提供することができる。
図面の簡単な説明
[0035] [図 1]図 1は従来技術に係るフラッシュメモリのメモリセルの製造方法を示す断面図で ある。
[図 2]図 2は実施例 1に係るフラッシュメモリのメモリセルの上視図である。
[図 3]図 3は実施例 1に係るフラッシュメモリのメモリセルの断面図であり、図 2の A— A 断面を示す図である。
[図 4]図 4は実施例 1に係るフラッシュメモリのメモリセルの製造方法を示す断面図（そ の 1)である。
[図 5]図 5は実施例 1に係るフラッシュメモリのメモリセルの製造方法を示す断面図（そ の 2)である。
[図 6]図 6は実施例 1の変形に係るフラッシュメモリの導電層付近の断面図である。
[図 7]図 7は実施例 2に係るフラッシュメモリのメモリセルの製造方法を示す断面図で ある。
[図 8]図 8は実施例 3に係るフラッシュメモリのメモリセルの製造方法を示す断面図で ある。
[図 9]図 9は実施例 4に係るフラッシュメモリのメモリセルの製造方法を示す断面図（そ の 1)である。
[図 10]図 10は実施例 4に係るフラッシュメモリのメモリセルの製造方法を示す断面図（ その 2)である。
[図 11]図 11は実施例 5に係るフラッシュメモリのメモリセルの製造方法を示す断面図 である。
[図 12]図 12は実施例 6に係るフラッシュメモリのメモリセルの製造方法を示す断面図 である。
[図 13]図 13は実施例 7に係るフラッシュメモリのメモリセルの上視図である。
発明を実施するための最良の形態
[0036] 以下、図面を参照に、実施例を説明する。
実施例 1
[0037] 図 2は実施例 1に係るフラッシュメモリのメモリセルの上視図（保護層 44、配線層 42 、層間絶縁膜 40および ONO膜 18は図示せず)である。図 3は図 2の A— A断面図で ある。
[0038] 図 2および図 3を参照すると、 P型シリコン半導体基板 10 (または半導体基板内の P 型領域）内に、ソース領域とドレイン領域を兼ねるビットライン 20が形成され、ビットラ イン 20の両側にポケット注入領域 22が形成されている。ビットライン 20は図 2の上下 方向に延在しており、ビットライン 20上に、ビットライン 20に接し、ビットライン 20の長 手方向に連続して延在する導電層 32が形成されて ヽる。 [0039] 半導体基板 10上には、トンネル酸ィ匕膜 12、トラップ層 14およびトップ酸ィ匕膜 16か らなる ONO膜 18が形成されている。 ONO膜 18上にワードライン 24が形成されてい る。ワードライン 24と導電層 32は ONO膜 18中のトップ酸ィ匕膜 16で絶縁されている。 ワードライン 24上に層間絶縁膜 40が形成され、層間絶縁膜 40上に、ビットライン 20 および導電層 32とコンタクトホール 46で接続される配線層 42が形成されている。層 間絶縁膜 40、配線層 42上に保護層 44が形成されて 、る。
[0040] ビットライン 20および導電層 32は、ワードライン 24を複数本（図 2では 2本で描いたが 、例えば 16本)置きに配線層 42とコンタクトホール 46を介し接続している。コンタクト ホール 46が配置された領域がビットラインコンタクト領域 28であり、ワードラインが配 置された領域がワードライン領域 29である。
[0041] 図 4および図 5を用い、実施例 1に係るフラッシュメモリの製造方法について説明する 。図 4および図 5は図 2の A— A断面に相当する図である。
[0042] 図 4 (a)において、 P型シリコン半導体基板 10 (または半導体基板内の P型領域)上 に、トンネル酸ィ匕膜 12 (酸ィ匕シリコン膜)を熱酸ィ匕法を用い形成する。さらに、トラップ 層 14 (窒化シリコン膜)および保護膜 26(酸ィ匕シリコン膜)を CVD法を用い形成する。 トンネル酸ィ匕膜 12、トラップ層 14および保護膜 26の膜厚は、例えばそれぞれ 7. 5n m、 12nmおよび lOnmである。
[0043] 従来技術の図 1 (b)から図 1 (d)と同様に、半導体基板 10内に砒素をイオン注入し 、半導体基板 10内にビットライン 20を形成する。さらに、ポケット注入領域 22を形成 する。その後熱処理する。ビットライン 20の形成は、例えば注入エネルギを 40keV、 ドーズ量 1. 5 X 1015cm_2で行う。
[0044] 図 4 (b)において、通常の露光技術を用い、所定の開口部を有するフォトレジスト 5 2を形成する。図 4 (c)において、フォトレジスト 52をマスクに保護膜 26、トラップ層 14 およびトンネル酸ィ匕膜 12をエッチングする。これにより、保護膜 26、トラップ層 14およ びトンネル酸ィ匕膜 12にビットライン 20に接する開口部 54を形成する。図 4 (d)におい て、開口部 54および保護膜 26上に P型にドープした多結晶シリコン層 30を形成する
[0045] 図 5 (a)において、通常の露光技術を用い、所定の開口部を有するフォトレジスト 56 を形成する。図 5 (b)において、フォトレジスト 56をマスクに多結晶シリコン層 30をエツ チングし、ビットライン 20に接し、ビットライン 20の長手方向に延在する導電層 32を 形成する。導電層 32は多結晶シリコン層 30を含んでいる。また、導電層 32の膜厚は 、例えば 50nmである。その後、保護膜 26を除去する。
[0046] 図 5 (c)において、トラップ層 14および導電層 32を覆うようにトップ酸化膜 16を CV D法により形成する。トップ酸ィ匕膜 16の膜厚は、例えば
lOnmとする。これにより、 ONO膜 18の膜厚は、例えば約 30nmとなる。図 5 (d)にお いて、トップ酸ィ匕膜 16上に、通常の露光技術およびエッチング法により多結晶シリコ ンのワードライン 24を形成する。
[0047] その後、層間絶縁膜 40として BPSG (Boro- Phospho Silicated Glass)等の酸化シリ コン膜を形成する。層間絶縁膜 40にコンタクトホール 46を形成し、コンタクトホール 4 6に内に TiZWNまたは TiZTiN並びに W等の金属を埋め込こむ。配線層 42として アルミニウムを形成し、保護層 44を形成する。以上により、図 3のフラッシュメモリが完 成する。
[0048] 実施例 1に係るフラッシュメモリは、ビットライン 20上に導電層 32が接し形成されて いる。導電層 32は P型にドープした多結晶シリコン層で形成され、拡散層で形成され たビットライン 20に比べ低抵抗とすることができる。
[0049] 低抵抗である導電層 32により、ビットライン 20と導電層 32の 2層の抵抗 (本明細書 ではビットライン抵抗と記載)を低くできるため、ビットライン 20の注入エネルギおよび ドーズ量を小さくすることができる。これにより、書き込み消去特性の向上やジャンク シヨンリーク電流を抑制することができる。また、ビットライン 20および導電層 32は配 線層 42と接続するためのワードライン 24を越える本数を多くできる。つまり、ワードラ イン領域 29を拡げ、ビットラインコンタクト領域 28がメモリセルに占める面積を小さくで きる。また、ビットライン 20および導電層 32の幅を小さくできる。これらより、メモリセル 微細化が可能となる。
[0050] 以上のように、実施例 1によれば、書き込み消去特性やジャンクションリーク等のトラ ンジスタ特性の劣化を抑制し、さらにビットライン抵抗を低くすることが可能となる。
[0051] 例示したように、導電層 32の膜厚を、 ONO膜 18の膜厚より厚くすることで、導電層 32の抵抗をより低くすることができる。よって、ビットライン抵抗を低くすることが可能と なる。
[0052] ワードライン 24と導電層 32が、 ONO膜 18中のトップ酸ィ匕膜 14の全部で絶縁され ている。これにより、様々なプロセスを経ていない膜質の良好なトップ酸ィ匕膜 16により ワードライン 24と導電層 32が絶縁される。よって、これら間のリーク電流を抑制するこ とがでさる。
[0053] 導電層 32は電流の流れる方向に連続して延在している。これにより、ビットライン抵 抗を低くすることができる。
[0054] 図 4 (a)において、トラップ層 14上に保護膜 26を形成し、図 4 (c)において、トンネ ル酸ィ匕膜 12とトラップ層 14に開口部 54を形成する際、保護膜 26に開口部 54を形 成している。これにより、その後の製造工程において、トラップ層 14に損傷が加わるこ とを防止することがでさる。
[0055] 図 5 (b)において、保護膜 26を除去し、トラップ層 14および導電層 32上にこれらを 覆うようにトップ酸ィ匕膜を形成する。さらに、図 5 (d)において、トップ酸ィ匕膜 16上にヮ 一ドラインを形成する。これにより、ワードライン 24と導電層 32が、 ONO膜 18中のトツ プ酸ィ匕膜 14で絶縁される。よって、ワードライン 24と導電層 32間のリーク電流を抑制 することができる。
[0056] 図 4 (d)から図 5 (b)において、導電層 32を形成する工程として、トラップ層 14と開 口部 54上に多結晶シリコン層 30を形成し、開口部 54以外の多結晶シリコン層 30を エッチングしている。導電層 32をこのように作製することにより、導電層 32の膜厚を O NO膜 18の膜厚より厚くすることができる。
[0057] 図 5 (b)において、保護膜 26を除去せず、図 5 (c)において、トップ酸ィ匕膜 16およ び導電層 32上に、これらを覆うようにトップ酸ィ匕膜 16の一部（酸ィ匕シリコン膜)を形成 し、トップ酸ィ匕膜 16を保護膜 26とトップ酸ィ匕膜の一部力も構成することもできる。この 場合、保護膜 26を除去する工程を削減することができる。また、ワードライン 24と導 電層 32が、 ONO膜 18中のトップ酸ィ匕膜 14の一部で絶縁される。これにより、様々な プロセスを経ていない膜質の良好なトップ酸ィ匕膜 16の一部によりワードライン 24と導 電層 32が絶縁されるため、これら間のリーク電流を抑制することができる。 [0058] 実施例 1の変形例について図 6を用い説明する。図 5 (a)、 (b)において、多結晶シ リコン層 30をエッチングし導電層 32を形成する際に、導電層 32aの幅を開口部 54よ り広くすることができる。図 6 (a)、はこの際の導電層 32a付近の断面図である。導電 層 32a以外は図 5 (b)と同じである。
[0059] 実施例 1においては、図 5 (a)のフォトレジスト 56と開口部 54の重ね合わせがずれ た場合、図 5 (b)の導電層 32に相当する断面は、図 6 (b)のように変形してしまう。本 変形例はこれを防止し、コンタクトホール 46が導電層 32から外れること防止できる。 また、多結晶シリコン層 30をエッチングする際、多結晶シリコン層 30の一部がビットラ イン 20までエッチングされ、ビットライン 20に損傷を与えることを防止することができる 実施例 2
[0060] 図 7は実施例 2に係るフラッシュメモリの製造方法を示す断面図である。実施例 1と 同じ構成部材は同じ符号であり、説明を省略する。実施例 1と同様に、図 4 (d)までの 製造工程を行う。図 7 (a)において、多結晶シリコン層 30上に、例えばコバルトまたは チタンをスパッタ法を用い形成し、熱処理する。これにより、多結晶シリコン層 30の表 面を珪ィ匕し、多結晶シリコン層 30上に珪ィ匕金属層 34を形成する。
[0061] 図 7 (b)において、珪ィ匕金属層 34および多結晶シリコン層 30の所定領域をエッチ ングする。これにより、導電層 32上に珪化金属層 34が形成される。図 7 (c)において 、実施例 1と同様に、保護膜 26の除去、トップ酸ィ匕膜 16の形成、ワードライン 24の形 成を行う。その後、層間絶縁膜 40、配線層 42、保護層 44を形成し、実施例 2に係る フラッシュメモリが完成する。
[0062] 実施例 2によれば、導電層 32上に導電層 32よりさらに抵抗の低い珪ィ匕金属を形成 することにより、実施例 1に比べ、ビットライン抵抗を低くすることができる。これにより、 実施例 1の効果にカ卩え、より書き込み消去特性やジャンクションリーク等のトランジス タ特性の劣化を抑制し、よりビットライン抵抗を低くすることが可能となる。
実施例 3
[0063] 図 8は実施例 3に係るフラッシュメモリの製造方法を示す断面図である。実施例 1と 同じ構成部材は同じ符号であり、説明を省略する。実施例 1と同様に、図 4 (c)までの 製造工程を行う。図 8 (a)において、保護膜 26と開口部 54上に多結晶シリコン層 30 を形成する。図 8 (b)において、 CMP法を用い多結晶シリコン層 30並びに保護膜 26 を保護膜 26の途中まで研磨する。これにより導電層 32bが形成される。
[0064] 図 8 (c)において、保護膜 26および導電層 32b上に、トップ酸ィ匕膜 16の一部 (酸ィ匕 シリコン膜)を形成し、トップ酸ィ匕膜 16を保護膜 26とトップ酸ィ匕膜の一部から構成す る。図 8 (d)において、実施例 1と同様に、トップ酸ィ匕膜 16上にワードライン 24を形成 する。その後、層間絶縁膜 40、配線層 42、保護層 44を形成し、実施例 3に係るフラ ッシュメモリが完成する。
[0065] 実施例 3によれば、 CMP法を用い多結晶シリコン層 30並びに保護膜 26を保護膜 26の途中まで研磨することにより、導電層 32bが ONO膜 18に埋め込まれ、 ONO膜 18が平坦に形成され、ワードライン 24は平坦な面に形成することができる。このため 、メモリセルの微細化が可能となる。実施例 1によれば、導電層 32の膜厚を厚くでき、 その抵抗を低くできる力 ONO膜 18は平坦ィ匕できない。一方、実施例 3によれば、 ONO膜 18を平坦ィ匕できるが、導電層 32bの膜厚を厚くできず、その抵抗は高くなる 。導電層 32の抵抗をより低くする場合は実施例 1を適用し、 ONO膜 18をより平坦ィ匕 する場合は実施例 3を適用することができる。
[0066] また、保護膜 26および導電層 32b上に、トップ酸ィ匕膜 16の一部を形成し、トップ酸 化膜 16を保護膜 26とトップ酸ィ匕膜の一部力も構成している。そして、トップ酸ィ匕膜 16 上にワードライン 24を形成している。これにより、ワードライン 24と導電層 32bが、 ON O膜 18中のトップ酸ィ匕膜 14の一部で絶縁される。これにより、様々なプロセスを経て いない膜質の良好なトップ酸ィ匕膜 16の一部によりワードライン 24と導電層 32が絶縁 されるため、これら間のリーク電流を抑制することができる。さらに、保護膜 26を除去 しな 、ため製造工程を削減することができる。
実施例 4
[0067] 図 9および図 10は実施例 4に係るフラッシュメモリの製造方法を示す断面図である 。実施例 1と同じ構成部材は同じ符号であり、説明を省略する。図 9 (a)は、保護膜 2 6aを実施例 1の保護膜 26より厚く形成したこと以外は、実施例 1の図 (a)と同様の図 である。保護膜 26aの膜厚は例えば 50nmとする。 [0068] 図 9 (b)において、保護膜 26aおよび開口部 54上に多結晶シリコン層 30を形成す る。図 9 (c)において、 CMP法を用い多結晶シリコン層 30並びに保護膜 26aを保護 膜 26aの途中まで研磨する。これにより導電層 32cが形成される。導電層 32cの膜厚 は、例えば 50nmである。
[0069] 図 9 (c)において、例えば弗酸ィ匕系の水溶液により保護膜 26aを除去する。図 10 (a )において、トラップ層 14および導電層 32c上に、膜厚が
lOnmのトップ酸ィ匕膜 16 (酸ィ匕シリコン膜)を形成する。これにより、 ONO膜 18の膜 厚は例えば約 30nmとなる。図 10 (b)において、実施例 1と同様に、トップ酸ィ匕膜 16 上にワードライン 24を形成する。その後、層間絶縁膜 40、配線層 42、保護層 44を形 成し、実施例 4に係るフラッシュメモリが完成する。
[0070] 実施例 4によれば、保護膜 26の膜厚をトップ酸ィ匕膜 16の膜厚より厚くし、多結晶シ リコン層 30並びに保護膜 26を保護膜 26の途中まで研磨し、保護膜を除去し、トラッ プ層 14上にトップ酸ィ匕膜 16を形成している。これにより、導電層 32cの膜厚を ONO 膜 18より厚くすることができる。よって、実施例 1と同様に、導電層 32cの抵抗を低く することができる。導電層 32cの膜厚を厚くすると ONO膜 18の平坦性は悪くなり、メ モリセルの微細化が難しくなる。そこで、導電層 32cの抵抗と ONO膜 18の平坦性を 考慮し、導電層 32cの膜厚を決めることが好ましい。
実施例 5
[0071] 図 11は実施例 5に係るフラッシュメモリの製造方法を示す断面図である。実施例 4と 同じ構成部材は同じ符号であり、説明を省略する。図 11 (a)において、実施例 4の図 9 (d)の後、トラップ層 14 (窒化シリコン膜)および導電層 32c上にコバルトまたはチタ ン等の珪化すべき金属を例えばスパッタ法を用い形成する。次に熱処理する。これ により、導電層 32cの表面を珪化する。これにより、導電層 32c上に珪化金属層 34が 形成される。
[0072] 図 11 (b)において、実施例 4と同様に、トップ酸ィ匕膜 16、ワードライン 24を形成する 。その後、層間絶縁膜 40、配線層 42、保護層 44を形成し、実施例 5に係るフラッシュ メモリが完成する。
[0073] 実施例 5によれば、導電層 32c上に導電層 32cよりさらに抵抗の低い珪ィ匕金属を形 成することにより、実施例 4に比べ、ビットライン抵抗を低くすることができる。これによ り、実施例 4の効果に加え、より書き込み消去特性やジャンクションリーク等のトランジ スタ特性の劣化を抑制し、よりビットライン抵抗を低くすることが可能となる。
[0074] 珪化金属層 34の形成は、トラップ層 14 (窒化シリコン膜)および導電層 32c上に珪 化すべき金属を形成し、熱処理することのより導電層 32c上を珪化している。酸化シリ コン膜上に珪化すべき金属を形成し、熱処理する場合、酸化シリコン膜表面が珪ィ匕 することがある。そこで、これを防止するため、窒化シリコン膜上に珪化すべき金属を 形成し、熱処理することが好ましい。
[0075] 実施例 5以外にも、例えば、珪ィ匕金属層 34の形成前に、保護膜 26を除去せず。保 護膜 26 (酸ィ匕シリコン膜)上に窒化シリコン膜を形成した後、珪化金属層 34を形成す る。珪化金属層 34の形成後、窒化シリコン膜を除去し、トップ酸ィ匕膜 16の一部を形 成する方法であってもよ 、。
実施例 6
[0076] 図 12は実施例 6に係るフラッシュメモリの製造方法を示す断面図である。実施例 3と 同じ構成部材は同じ符号であり、説明を省略する。図 12 (a)は、実施例 1の図 1 (a)と 同様の図である。図 12 (b)において、保護膜 26上（トラップ層 14上）に、マスク層 58 として例えば窒化シリコン膜を CVD法で形成する。マスク層 58に通常の露光法およ びエッチング法を用い、所定領域に開口部を形成する。側壁 60用膜として例えば窒 化シリコン膜を CVD法で形成する。
[0077] 図 12 (c)において、エッチバック法によりマスク層 58の側面に側壁 60を形成する。
図 12 (d)において、マスク層 58およびマスク層 58の側面に形成された側壁 60をマス クに、保護膜 26、トラップ層 14およびトンネル酸ィ匕膜 12をエッチングする。マスク層 5 8、側壁 60を除去する。
[0078] マスク層 58および側壁 60を窒化シリコン膜とすることで、酸ィ匕シリコン膜である保護 膜 26に対し、選択的に除去することができる。これにより、保護膜 26、トラップ層 14お よびトンネル酸ィ匕膜 12に開口部 54aを形成する。
[0079] 図 12 (e)において、実施例 3の図 8 (a)ないし (d)と同様に、導電層 32b、トップ酸化 膜 16およびワードライン 24を形成する。その後、層間絶縁膜 40、配線層 42、保護層 44を形成し、実施例 5に係るフラッシュメモリが完成する。
[0080] 実施例 6によれば、マスク層 58および側壁 60により開口部 54aを形成することによ り、露光寸法より細い幅の開口部 54aを形成することができる。これにより、よりメモリ セルの微細化が可能となる。例えば、露光寸法を 115nm、側壁の幅を lOnmとする ことにより、開口部 54aの幅は 95nmとすることができる。なお、実施例 6は実施例 3に 適用した例である力 他の実施例に適用することによりメモリセルの微細化が可能と なる。
実施例 7
[0081] 図 13は実施例 7に係るフラッシュメモリのメモリセルの上視図である。保護層 44、配 線層 42、層間絶縁膜 40および ONO膜 18は図示していない。製造工程は実施例 1 力 実施例 6の!、ずれであってもよ!/、。
[0082] ビットラインコンタクト領域 28において、配線層 42は 1本おきにコンタクトホール 46 が形成され導電層 32dに接続している。そして、コンタクトホール 46を介し配線層 42 に接続された導電層 32dは、ビットラインコンタクト領域 28内にワードライン領域内 29 の導電層 32dの幅より幅の広いコンタクトパッド 33を有している。さらに、隣接するコ ンタクトパッド 33は半導体基板 10により電気的に分離されている。
[0083] 導電層 32dはコンタクトパッド 33を有することができるのは以下の理由による。ビット ラインコンタクト領域 28において、配線層 42は 1本おきにコンタクトホール 46が形成 される。このため、コンタクトホール 46が形成されていない配線層 42下で、配線層 42 に接続された導電層 32dを拡げることができる。よって、ビットラインコンタクト領域 28 において、コンタクトホール 46を介し配線層 42と接続された導電層 32dは、幅の広い コンタクトパッド 33を有することができる。
[0084] このように、ビットラインコンタクト領域 28に、コンタクトパッド 33を設けることができた のは、さらに、以下のような理由による。ビットラインコンタクト領域内 28aで導電層 32 dと分離している配線層 42は、ワードライン領域 29を挟んで隣のビットラインコンタクト 領域 28b内で、導電層 32dと接続している。さら〖こ、導電層 32dは、 1つのビットライン コンタクト領域 28でのみ 1つの配線層 42と接続しており、ビットラインコンタクト領域 2 8の両側のワードライン領域 26に延在している。 [0085] これらより、導電層 32dは配線層 42と接続していないビットラインコンタクト領域 28ま で延在する必要がない。すなわち、導電層 32d長手方向に隣接する導電層 32dは、 ビットラインコンタクト領域 28において、電気的に分離されている。これにより導電層 3 2dは長さを短くできる。以上より、ビットラインコンタクト領域 28において、配線層 42と 接続する導電層 32dは、その領域 28内で、配線層 42の下まで、コンタクトパッド 33を 拡げることができた。
[0086] 別の観点では、トランジスタ 48を流れる電流は、図 13の矢印のように、ビットラインコ ンタクト領域 28aから供給され、ビットラインコンタクト領域 28bに至る。すなわち、ヮー ドライン領域 26内に設けられたトランジスタ 48に接続された 2つの導電層 32dは、そ れぞれ、前記ワードライン領域 26の相対する両側に形成されたビットラインコンタクト 領域 28にお 、て配線層 42に接続されて 、る。
[0087] これにより、導電層 32dは配線層 42と接続していないビットラインコンタクト領域 28 まで延在する必要がない。そこで、ビットラインコンタクト領域 28において、配線層 42 と接続する導電層 32dは、その領域 28内で、配線層 42の下まで、コンタクトパッド 33 を拡げることができた。
[0088] 実施例 7によれば、ビットライン 20に接する導電層 32を有することによりビットライン 抵抗を低くすることができる。これより、ワードライン領域 29内のワードライン本数を多 くできる（図 13では 2本で記載している）ため、ビットラインコンタクト領域 28を少なくで きる。このように、メモリセルの微細化が可能となる。
[0089] さらに、コンタクトパッド 33により、コンタクトホール 46と導電層 32dの重ね合わせが ずれたとしても、コンタクトホール 46が導電層 32d (コンタクトパッド 33)力も外れること を防止している。これにより、導電層 32d間隔を実施例 1ないし実施例 6より小さいく することができる。例えば、導電層 32dの間隔のみ考えると、実施例 1ないし実施例 6 に比べ、約 1Z2のビットライン 20d間隔とすることができる。よって、よりメモリセルの 微細化が可能となる。
[0090] 実施例 1ないし実施例 7において、導電層 32として多結晶シリコン層を用いたが、 例えば TiNZW等の金属層とすることができる。これによつても、実施例 1ないし実施 例 7と同様の効果を奏することができる。 以上、本発明の好ましい実施例について詳述した力 本発明は係る特定の実施例 に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内に おいて、種々の変形 '変更が可能である。

Claims

請求の範囲
[1] 半導体基板上に形成された ONO膜と、
該 ONO膜上に形成されたワードラインと、
前記半導体基板内に形成されたビットラインと、
前記ビットラインに接し、前記ビットラインの長手方向に延在し、多結晶シリコン層ま たは金属層を含む導電層と、を具備する半導体装置。
[2] 前記導電層の膜厚は、前記 ONO膜の膜厚より厚い請求項 1記載の半導体装置。
[3] 前記ワードラインと前記導電層が、前記 ONO膜中のトップ酸ィ匕膜の少なくとも一部で 絶縁された請求項 1または 2記載の半導体装置。
[4] 前記導電層上に珪化金属層を具備する請求項 1から 3記載の半導体装置。
[5] 前記導電層が前記 ONO膜に埋め込まれ、前記 ONO膜表面が平坦化された請求項
1記載の半導体装置。
[6] 前記導電層が電流の流れる方向に連続して延在する請求項 1から 5のいずれか一項 記載の半導体装置。
[7] 前記ワードライン上を交差し、前記ビットラインの長手方向に延在した配線層と、 前記ワードラインの長手方向に延在し、複数の前記ワードラインを配置したワードラ イン領域間に設けられたビットラインコンタ外領域と、を具備し、
前記ビットラインコンタクト領域において、前記配線層は 1本おきに、前記導電層と 接続し、
前記ビットラインコンタクト領域において、前記配線層と接続する前記導電層は、前 記ビットラインコンタクト領域内に前記ワードライン領域内の前記ビットラインの幅より 幅の広いコンタクトパッドを有する請求項 1から 6記載の半導体装置。
[8] 半導体基板上にトンネル酸化膜およびトラップ層を形成する工程と、
前記半導体基板内にビットラインを形成する工程と、
前記トンネル酸ィ匕膜およびトラップ層に前記ビットラインに接する開口部を形成する 工程と、
前記ビットラインに接し、前記ビットラインの長手方向に延在し、多結晶シリコンまた は金属層を含む導電層を形成する工程と、を具備する半導体装置の製造方法。
[9] 前記トラップ層上に保護膜を形成する工程を具備し、
前記開口部を形成する工程は、前記保護膜に前記開口部を形成する工程を含む 請求項 8記載の半導体装置の製造方法。
[10] 前記導電層を形成する工程は、
前記トラップ層と前記開口部上に多結晶シリコン層または金属層を形成する工程と 前記開口部以外の前記多結晶シリコン層または金属層をエッチングする工程と、を 含む請求項 8または 9記載の半導体装置の製造方法。
[11] 前記導電層の幅は、前記開口部の幅より広い請求項 10記載の半導体装置の製造 方法。
[12] 前記多結晶シリコン層または金属層上に珪ィ匕金属層を形成する工程を具備する請 求項 10または 11記載の半導体装置の製造方法。
[13] 前記導電層を形成する工程は、前記保護膜と前記開口部上に多結晶シリコン層また は金属層を形成する工程と、前記多結晶シリコン層または金属層並びに前記保護膜 を研磨する工程と、を含む請求項 9記載の半導体装置の製造方法。
[14] 前記導電層上に珪ィ匕金属層を形成する工程を具備する請求項 13記載の半導体装 置の製造方法
[15] 前記珪ィ匕金属を形成する工程は、前記導電層および窒化シリコン膜上に珪ィ匕すベ き金属層を形成する工程を含む請求項 14記載の半導体装置の製造方法。
[16] 前記保護膜を除去する工程と、前記トラップ層および前記導電層上にトップ酸ィ匕膜を 形成する工程と、を具備する請求項 9または 13記載の半導体装置の製造方法。
[17] 前記保護膜の膜厚は、前記トップ層の膜厚より厚い請求項 16記載の半導体装置の 製造方法。
[18] 前記保護膜および前記導電層上にトップ酸ィ匕膜の一部を形成する工程を具備し、 前記トップ酸ィ匕膜は前記保護膜と前記トップ酸ィ匕膜の一部力も構成される請求項 9 または 13記載の半導体装置の製造方法。
[19] 前記トップ酸ィ匕膜上にワードラインを形成する工程を具備する請求項 16から 18のい ずれか一項記載の半導体装置の製造方法。 前記開口部を形成する工程は、前記トラップ層上に形成されたマスク層および前記 マスク層の側面に形成された側壁をマスクに、前記トラップ層および前記トンネル酸 化膜をエッチングする工程である請求項 8から 19のいずれか一項記載の半導体装 置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007158297A (ja) * 2005-12-05 2007-06-21 Taiwan Semiconductor Manufacturing Co Ltd メモリデバイス
JP2009049133A (ja) * 2007-08-17 2009-03-05 Spansion Llc 半導体装置およびその製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8188536B2 (en) * 2006-06-26 2012-05-29 Macronix International Co., Ltd. Memory device and manufacturing method and operating method thereof
JP5379366B2 (ja) * 2007-09-20 2013-12-25 スパンション エルエルシー 半導体装置およびその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766372A (ja) * 1993-08-27 1995-03-10 Sony Corp 拡散抵抗層の形成方法
JPH07106443A (ja) * 1993-09-30 1995-04-21 Nkk Corp 不揮発性半導体記憶装置及びその製造方法
JP2002026149A (ja) * 2000-05-02 2002-01-25 Sony Corp 不揮発性半導体記憶装置およびその動作方法
JP2005057127A (ja) * 2003-08-06 2005-03-03 Renesas Technology Corp 半導体記憶装置およびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5631179A (en) * 1995-08-03 1997-05-20 Taiwan Semiconductor Manufacturing Company Method of manufacturing metallic source line, self-aligned contact for flash memory devices
US5768192A (en) 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
US6133096A (en) * 1998-12-10 2000-10-17 Su; Hung-Der Process for simultaneously fabricating a stack gate flash memory cell and salicided periphereral devices
EP1300888B1 (en) * 2001-10-08 2013-03-13 STMicroelectronics Srl Process for manufacturing a dual charge storage location memory cell

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766372A (ja) * 1993-08-27 1995-03-10 Sony Corp 拡散抵抗層の形成方法
JPH07106443A (ja) * 1993-09-30 1995-04-21 Nkk Corp 不揮発性半導体記憶装置及びその製造方法
JP2002026149A (ja) * 2000-05-02 2002-01-25 Sony Corp 不揮発性半導体記憶装置およびその動作方法
JP2005057127A (ja) * 2003-08-06 2005-03-03 Renesas Technology Corp 半導体記憶装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007158297A (ja) * 2005-12-05 2007-06-21 Taiwan Semiconductor Manufacturing Co Ltd メモリデバイス
JP2011103488A (ja) * 2005-12-05 2011-05-26 Taiwan Semiconductor Manufacturing Co Ltd メモリデバイス
JP2009049133A (ja) * 2007-08-17 2009-03-05 Spansion Llc 半導体装置およびその製造方法

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