KR20070090027A - 반도체 장치 및 그 제조 방법 - Google Patents

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히로아키 코우케츠
마사야 호사카
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스펜션 엘엘씨
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Abstract

반도체 기판(200)과, 반도체 기판 상에 형성된 ONO막(210, 212, 216)과, ONO막 상의 콘트롤 게이트(280)와, 제1 저저항층(250)과, 제1 저저항층에 접하고, 또한 전류가 흐르는 방향으로 연속하여 형성된 제2 저저항층(252)을 가지고, 제2 저저항층은 제1 저저항층보다 작은 시트 저항을 가진다. 이에 따라, 비트 라인의 고저항화를 막고, 메모리 셀을 미세화 가능하고, 또한 주변 회로의 제조 공정이 용이한 반도체 장치와 그 제조 방법을 제공할 수 있다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 비휘발성 메모리 및 그 제조 방법에 관한 것으로서, 특히 ONO(Oxide Nitride Oxide)막을 가진 비휘발성 메모리 및 그 제조 방법에 관한 것이다.
최근, 데이터의 리라이트(re-write)가 가능한 반도체 장치인 비휘발성 메모리가 널리 이용되고 있다. 이와 같은 비휘발성 메모리의 기술 분야에 있어서는 고기억 용량화를 위하여, 메모리 셀의 미세화를 목적으로 한 기술 개발이 진행되고 있다.
비휘발성 메모리로서는 플로우팅(floating) 게이트에 전하를 축적하는 플로우팅 게이트형 플래쉬 메모리가 널리 사용되어 왔다. 그러나, 고기억 밀도화의 실현을 위하여 메모리 셀의 미세화가 진행되면, 플로팅 게이트형 플래쉬 메모리를 설계하는 것이 어려워진다. 플로팅형 플래쉬 메모리의 메모리 셀의 미세화에 따라, 터널 산화막의 박막화가 필요하다. 그러나, 터널 산화막의 박막화에 의하여 터널 산화막을 흐르는 리크 전류가 증대하고, 또한 터널 산화막에 대한 결함의 도입에 의하여 플로팅 게이트에 축적된 전하가 소실된다고 하는 신뢰성 문제가 발생하기 때문이다.
이를 해결하기 위하여, MONOS(Metal Oxide Nitride Oxide Silicon)형이나 SONOS(Silicon Oxide Nitride Oxide Silicon)형과 같은 ONO(Oxide/Nitride/Oxide)막을 가진 플래쉬 메모리가 있다. 이는 산화실리콘 막층에 끼워진 트랩층이라 불리는 질화실리콘 막층에 전하를 축적하는 플래쉬 메모리이다. 이 플래쉬 메모리는 절연막인 질화실리콘 막층에 전하를 축적하기 때문에, 터널 산화막에 결함이 있어도, 플로팅 게이트형과 같이 전하는 소실되지 않는다. 또한, 동일한 메모리 셀의 트랩층에 다치의 비트를 기억시킬 수 있고, 비휘발성 메모리의 고기억 용량화에 유리하다.
아래에서, 도 1(a) 내지 도 1(d)를 사용하여 종래의 ONO막을 가진 플래쉬 메모리와 그 제조 방법(이하, 종래 기술)에 대하여 설명한다.
도 1(a) 내지 도 1(d)는 종래 기술의 플래쉬 메모리 및 그 제조 방법을 단면도로서 나타낸 것이다. 플래쉬 메모리는 메모리 셀과 주변 회로를 구비하고 있고, 도면의 좌측은 메모리 셀 영역, 우측은 주변 회로 영역을 나타내고 있다.
도 1(a)에 있어서, P형 실리콘 반도체 기판(100) 상에 터널 산화막인 제1 산화실리콘 막층(110), 트랩층인 질화실리콘 막층(112), 주입을 위한 보호막인 제3 산화실리콘 막층(14)을 형성한다. 다음으로, 포토레지스트(120)를 도포하고, 일반적인 노광 기술을 사용하여, 메모리 셀 영역의 비트 라인 및 소스·드레인 영역 형성 영역 개구부(140)를 형성한다. 이 때, 상기 개구부(140)의 치수를 L11로 한다.
다음으로, 도 1(b)에 있어서, 비트 라인 및 소스·드레인 영역에, 예를 들면 비소(As)를 이온 주입하고, 열처리함으로써 비트 라인 및 소스·드레인 영역이 되는 N형의 저저항층(150)을 형성한다. 이 때, 상기 저저항층(150)의 치수는 L12가 된다. 또한, 한 쌍의 소스·드레인 영역(150)에 끼워진 부분이 채널 영역(156)이 된다.
다음으로, 도 1(c)에 있어서, 보호막인 제3 산화실리콘 막층(114)을 제거하고, 제2 산화실리콘 막층(116)을 형성한다.
다음으로, 도 1(d)에 있어서, 주변 회로 영역의 제2 산화실리콘막(116), 질화실리콘 막층(112) 및 제1 산화실리콘 막층(110)을 제거한다. 그 후, 주변 회로 형성 영역에 게이트 산화막이 되는 제4 산화실리콘 막층(170)을 형성한다. 또한, 주변 회로의 게이트 금속(182), 메모리 셀의 콘트롤(control) 게이트 및 워드 라인(180)이 되는 다결정 실리콘 막층을 형성한다. 이후에는 일반적인 제조 방법으로 메모리 셀 및 주변 회로를 형성하고, ONO막을 가진 플래쉬 메모리가 완성된다.
또한, 비트 라인의 저항값을 낮게 하는 것을 목적으로, 비트 라인의 일부에 규화 금속층을 구비하는 0M0막을 가진 프래쉬 메모리가 일본 문헌 1에 개시되어 있다.
특허 문헌 1: 일본 공개 특허 공보 2002-170891호
그러나, 종래 기술에 있어서는 치수(L12)를 가진 비트 라인 및 소스·드레인 영역의 저저항층(150)의 미세화가 어려웠다. 치수(112)는 포토레지스트(120)의 개구부(140)의 치수(L11)보다 이온 주입이 옆으로 퍼진만큼 커진다. 개구부(140)의 치수(111)는 노광 장치의 파장의 약 반 정도까지가 한계이고, 예를 들면 통상 자주 사용되는 KrF 노광 장치를 사용한 경우에, 111을 100㎚ 이하로 하는 것은 어렵다. 따라서, 112도 1OO㎚ 이하로 하는 것은 어렵다.
또한, 비트 라인 및 소스·드레인 영역의 저저항층(150)의 치수(112)를 미세화한 경우, 비트 라인의 저항이 높아지고, 써넣기 소거 특성이 악화된다고 하는 과제가 있다.
이것의 해결 방법으로서 특허 문헌 1과 같이 비트 라인을 이온 주입으로 형성한 제1 저저항층과, 제1 저저항층에 접하고, 제1 저저항층의 일부 상부에 저저항의 규화 금속막인 제2 저저항층을 형성하는 방법이 있다. 그러나, 특허 문헌 1에 있어서 제2 저저항층이 전류가 흐르는 방향으로 연속적으로 형성될 수 없다. 이것으로는 비트 라인의 저저항화는 불완전하다. 또한, 사이드 월 제어 게이트간에 규화 금속막을 형성하기 때문에, 비트 라인의 폭을 넓게 하지 않으면, 규화 금속막이 제1 저저항층상에 형성될 수 없다. 이것으로는 미세화의 요청에 상반된다. 또한, 다결정 실리콘 막층을 2층 형성하지 않으면 메모리 셀이 완성되지 않는다. 일반적으로, 주변 회로 영역의 게이트는 다결정 실리콘막 1층으로 형성되기 때문에, 메모리 셀에 다결정 실리콘 막층을 2층 필요로 하는 구조는 주변 회로의 제조 공정이 복잡해진다는 문제가 있다.
한편, 종래 기술에 있어서, 비트 라인 영역(150) 상에 추가로 저저항층을 적층하는 것은 포토레지스트를 마스크로 하고 있기 때문에 어렵다. 저저항층을 형성하려면 일반적으로 200℃ 이상의 고온이 필요한데, 이 온도에서는 포토레지스트의 유리 전이 온도를 초과하기 때문이다.
이에, 본 발명의 목적은 상기 과제를 해결하고, 비트 라인의 고저항화를 막고, 메모리 셀을 미세화 가능하게 하며, 또한 주변 회로의 제조 공정이 용이한 반도체 장치와 그 제조 방법을 제공하는 것이다.
본 발명은 반도체 기판과, 상기 반도체 기판 상에 형성된 ONO(산화막/질화막/산화막)막과, 상기 ONO막 상에 배치된 콘트롤 게이트와, 상기 반도체 기판 내에 형성된 제1 저저항층과, 상기 제1 저저항층에 접하고, 또한 전류가 흐르는 방향으로 연속하여 형성된 제2 저저항층을 가진 비트 라인을 가지고, 상기 제2 저저항층은 상기 제1 저저항층보다 작은 시트(sheet) 저항을 가지는 반도체 장치이다.
본 발명에 의하면, 비트 라인에 시트 저항이 작은 제2 저저항층을 전류가 흐르는 방향으로 연속적으로 구비함으로써 비트 라인의 저항을 작게 할 수 있고, 비트 라인의 치수를 작게 하여, 미세화 가능한 반도체 장치를 제공할 수 있다.
본 발명은 상기 제1 저저항층은 불순물 확산층이다.
본 발명에 의하면, 제1 저저항층에 불순물 확산층을 사용함으로써 제조 공정을 간략화할 수 있는 반도체 장치를 제공할 수 있다.
본 발명은 상기 제2 저저항층은 규화 금속막층을 가진 구성으로 할 수 있다.
본 발명에 의하면, 저저항인 규화 금속막층을 비트 라인에 사용함으로써, 비트 라인의 저항이 작은 반도체 장치를 제공할 수 있다.
본 발명은 상기 제2 저저항층은 에피택셜(epitaxial) 성장된 실리콘층을 가진 구성으로 할 수 있다.
본 발명에 의하면, 저저항인 에피택셜 성장된 실리콘층을 비트 라인에 사용함으로써, 비트 라인의 저항이 작은 반도체 장치를 제공할 수 있다.
본 발명은 상기 콘트롤 게이트에 접속하는 워드 라인을 가지고, 상기 콘트롤 게이트와 상기 워드 라인과는 하나의 다결정 실리콘층으로 일체적으로 형성되어 있는 구성으로 할 수 있다.
본 발명에 의하면, 다결정 실리콘막을 하나의 층으로 하여 메모리 셀을 형성할 수 있기 때문에, 이 다결정 실리콘막을 주변 회로의 게이트 금속으로서 사용함으로써, 주변 회로의 제조 공정을 간략화한 반도체 장치를 제공할 수 있다.
본 발명은 상기 비트 라인과 상기 콘트롤 게이트는 상기 ONO막 중 위쪽 산화막만으로 절연되어 있는 구성으로 할 수 있다.
본 발명에 의하면 콘트롤 게이트와 비트 라인이 양질의 산화실리콘 막층에 의하여 절연되기 때문에, 간단한 구성으로 양호한 절연 특성을 가진 반도체 장치를 제공할 수 있다.
본 발명은 또한 반도체 기판 상에 ONO(산화막/질화막/산화막) 막을 형성하는 공정과, 상기 ONO막 상에 비트 라인 형성 영역을 선택적으로 제거한 개구부를 가진 절연막 마스크층을 형성하는 공정과, 상기 절연막 마스크층을 마스크에 상기 비트 선 형성 영역의 실리콘 기판에 선택적으로 불순물을 이온 주입함으로써, 제1 저저항층을 형성하는 공정과, 상기 비트 라인 형성 영역의 상기 ONO막을 에칭하는 공정과, 상기 비트 라인 형성 영역의 제1 저저항층에 접하고, 또한 전류가 흐르는 방향으로 연속하여 형성되고, 상기 제1 저저항층보다 시트 저항이 작은 제2 저저항층을 형성하는 공정을 구비한 반도체 장치의 제조 방법이다.
본 발명에 의하면, 비트 라인에 시트 저항이 작은 제2 저저항층을 구비함으로써 비트 라인의 저항을 작게 할 수 있고, 비트 라인의 치수를 작게 하고, 미세화 가능한 반도체 장치의 제조 방법을 제공할 수 있다.
본 발명은 상기 절연막 마스크층을 형성하는 공정이 개구부의 측면에 스페이서를 형성함으로써, 상기 개구부의 개구 치수를 축소시키는 공정을 구비한다.
본 발명에 의하면, 또한 비트 라인의 치수를 더욱 미세화 가능한 반도체 장치의 제조 방법을 제공할 수 있다.
본 발명은 상기 절연막 마스크층이 질화실리콘막이다.
본 발명에 의하면, ONO막 중의 위쪽 산화막과 에칭 선택성을 확보할 수 있기 때문에, 제조 공정을 간략화할 수 있는 반도체 장치의 제조 방법을 제공할 수 있다.
본 발명은 상기 제2 저저항층을 형성하는 공정 후에 상기 ONO막 중의 위쪽 산화막을 제거하는 공정과, ONO막 중의 질화막 및 상기 개구부 아래의 제2 저저항층을 덮도록 산화실리콘 막층을 형성하는 공정을 구비한다.
본 발명에 의하면, 콘트롤 게이트와 비트 라인이 양질의 산화실리콘 막층에 의하여 절연되기 때문에, 간단한 구성으로 양호한 절연 특성을 가진 반도체 장치의 제조 방법을 제공할 수 있다.
본 발명은 상기 제1 저저항층을 형성하는 공정이 상기 비트 라인 형성 영역에 있는 상기 ONO막 중의 위쪽 산화막과 그 아래에 있는 질화막을 선택적으로 제거한 후에, 상기 반도체 기판에 불순물을 이온 주입하는 공정을 포함한다.
본 발명에 의하면, 제1 저저항층을 형성하는 공정이 제1 산화실리콘막을 통한 이온 주입이 되기 때문에, 이온 주입에 의하여 옆으로 퍼지는 것을 줄일 수 있어소, 더 미세화할 수 있는 반도체 장치의 제조 방법을 제공할 수 있다.
본 발명은 상기 제2 저저항층을 형성하는 공정이 규화 금속막층을 형성하는 공정을 포함한다.
본 발명에 의하면, 저저항인 규화 금속막층을 비트 라인에 사용함으로써, 비트 라인의 저항이 작은 반도체 장치의 제조 방법을 제공할 수 있다.
본 발명은 상기 규화 금속막층의 형성 공정 후에, 상기 규화 금속막층 상에 선택적으로 수지를 형성하는 공정과, 상기 절연막 마스크층을 제거하는 공정을 구비한다.
본 발명에 의하면, 절연막 마스크층을 제거할 때에, ONO막 중의 질화막이 제거되는 것을 방지하는 반도체 장치의 제조 방법을 제공할 수 있다.
본 발명은 상기 제2 저저항층을 형성하는 공정이 저저항 실리콘층을 에피택셜 성장시키는 공정을 포함한다.
본 발명에 의하면, 저저항인 에피택셜 성장된 실리콘층을 비트 라인에 사용함으로써, 비트 라인의 저항이 작은 반도체 장치의 제조 방법을 제공할 수 있다.
발명의 효과
본 발명에 의하면, 비트 라인의 고저항화를 막고, 메모리 셀을 미세화할 수 있으며, 또한 주변 회로의 제조 공정이 용이한 반도체 장치와 그 제조 방법을 제공할 수 있다.
도 1(a) 내지 도 1(d)는 종래 기술의 ONO막을 가진 플래쉬 메모리와 그 제조 방법을 나타내는 단면도이다.
도 2(a) 내지 도 2(d)는 본 발명에 관한 제1 실시예의 ONO막을 가진 플래쉬 메모리와 그 제조 방법을 나타내는 단면도(제1 단면도)이다.
도 3(e) 내지 도 3(d)는 본 발명에 관한 제1 실시예의 ONO막을 가진 플래쉬 메모리와 그 제조 방법을 나타내는 단면도(제2 단면도)이다.
도 4(a) 내지 도 4(c)는 본 발명에 관한 제1 실시예의 ONO막을 가진 플래쉬 메모리와 그 제조 방법을 나타내는 단면도 (제3 단면도)이다.
도 5(a) 내지 도 5(d)는 본 발명에 관한 제2 실시예의 ONO막을 가진 플래쉬 메모리와 그 제조 방법을 나타내는 단면도이다.
이하에, 도면을 참조하여 본 발명의 실시예를 설명한다.
(제1 실시예)
먼저, 도 2(a) 내지 도 2(d), 도 3(a) 내지 도 3(d), 및 도 4(a) 내지 도 4(c)를 참조하여 제1 실시 형태를 설명한다. 제1 실시 형태는 제2 저저항층으로서 규화 금속막층을 사용한 실시예이다. 이들의 도면은 제1 실시 형태의 단면도이고, 도면의 좌측이 메모리 셀 영역을 우측이 주변 회로 영역을 나타내고 있다.
도 2(a)에 있어서, P형 실리콘 반도체 기판(200) 상에 통상적인 형성 방법으 로 터널 산화막인 제1 산화실리콘 막층(210) 및 트랩층인 질화실리콘 막층(212)을 순차적으로 형성한다. 이 때, 제1 산화실리콘 막층(210)은, 예를 들면 열산화법에 의하여, 질화실리콘 막층(212)은, 예를 들면 CVD법에 의하여 퇴적시킨다. 또한, 제조 공정중 트랩층을 보호하기 위한 보호층인 제3 산화실리콘 막층(214)을 형성한다. 이 때, 제3 산화실리콘 막층은, 예를 들면 HTO(High Temperature Oxide)법 또는 TEOS(tetraethylorthosilicate)를 사용한 CVD법으로 적어도 10㎚ 이상 퇴적시킨다.
다음으로, 도 2(b)에 있어서, 비트 라인 및 소스·드레인 영역을 형성하기 위한 마스크가 되는 절연막 마스크층(230)을 형성한다. 이 때, 절연막 마스크층(230)은, 예를 들면 CVD법에 의하여 형성한 질화실리콘막이고, 그 두께는 후술하는 이온 주입의 이온을 저지하려면 충분한 두께로 한다. 질화실리콘막을 사용함으로써, 그 후 절연막 마스크층(230)의 제거가 용이하고, 또한, 제거 시에 제3 산화실리콘 막층(214)과의 선택성을 확보할 수 있다.
그 후, 절연막 마스크층(230) 상에 포트레지스트(220)를 도포하고, 통상적인 노광 방법을 사용하여 비트 라인 및 소스·드레인 영역에 개구부(240)를 형성한다. 이 때, 개구부(240)는 개구 치수(L21)를 가진다. 이 때, 포토레지스트(220)의 하부에 반사 방지막(미도시)을 형성함으로써, 더 미세한 개구를 가능하게 할 수도 있다.
다음으로, 도 2(c)에 있어서, 포트레지스트(220)를 마스크로 절연막 마스크층(230)을 선택적으로 드라이 에칭하고, 절연막 마스크층(230)에 개구부(242)를 형 성한다. 이 때, 개구부(242)는 개구 치수(L21)와 거의 동일한 개구 치수(L22)를 가진다. 그 후, 포토레지스트(220)를, 예를 들면 애슁법으로 제거한다.
다음으로, 도 2(d)에 있어서, 절연막 마스크층(230)의 표면 상부, 절연막 마스크층의 개구부(242)의 측면 및 개구부(242) 아래의 제3 산화실리콘 막층 표면을 덮도록, 스페이서 절연막(미도시)을 형성한다. 이 때, 스페이서 절연막은 절연막 마스크층(230)과 동일한 막질의 절연막이 좋은데, 예를 들면 CVD법으로 형성한 질화실리콘막이다. 그 두께는 절연막 마스크층의 개구부(242)를 축소시키는 치수로 정한다. 질화실리콘막을 사용함으로써, 그 후의 스페이서(234)의 제거가 용이하고, 또한 제거 시에 제3 산화실리콘 막층(214)과의 선택성을 확보할 수 있다.
그 후, 스페이서 절연막을 에치백하고, 절연막 마스크층의 개구부(242)의 측면에 스페이서(234)를 잔존시키고, 개구 치수(L23)를 가지는 개구부(244)를 형성한다. 스페이서(234)를 이용하는 방법은 본 발명에 있어서 필수적인 것은 아니지만, 포토레지스트의 개구부(240)의 개구 치수(L21)보다 미세화한 개구부(244)를 형성시킬 수 있고, 비트 라인의 추가적인 미세화가 가능하게 된다.
다음으로, 도 3(a)에 있어서, 개구부(244)를 마스크에 제3 산화실리콘 막층(214) 및 질화실리콘 막층(212)을 선택적으로 에칭한다. 예를 들면, 비소(As)를 이온 주입하여 열처리함으로써, N형의 비트 라인 영역 및 소스·드레인 영역에 제1 저저항층(250)을 형성한다. 이 때, 상기 제1 저저항층(250)은 치수(L24)를 가진다. 소스·드레인 영역인 제1 저저항층(250)에 끼워진 부분이 채널 영역(256)이 된다.
제3 산화실리콘 막층(214) 및 질화실리콘 막층(212)을 에칭함으로써 이온 주 입을 하는 막을 제1 산화실리콘 막층(210)만으로 할 수 있다. 이에 따라, 이온 주입 에너지를 작게 할 수 있고, 이온이 옆으로 퍼지는 것을 줄일 수 있다. 이 결과, 더욱 미세한 비트 라인을 제공할 수 있다. 또한, 상기 이온 주입은 통상 알려진 포켓 주입법이 이용되기도 한다.
다음으로, 도 3(b)에 있어서, 개구부(244)의 제1 산화실리콘 막층(210)을 에칭한다. 그 후, 개구부(244)의 비트 라인 영역 및 소스·드레인 영역 상에 제2 저저항막층으로서 규화 금속막층(252)을 형성한다. 규화 금속으로서, 예를 들면 코발트(Co)를 개구부(244)의 실리콘 기판 상에, 예를 들면 스퍼터링(sputterring)법으로 형성하고, 예를 들면 RTA(Rapid Thermal Anneal)법으로 열처리함으로써 규화 코발트를 형성시킬 수 있다. 이 때, 개구부(244)가 절연막인 절연막 마스크층(230)과 스페이서(234)를 마스크로서 형성하고 있기 때문에, 고온에서 규화 금속막의 형성 공정을 실시할 수 있다.
다음으로, 도 3(c)에 있어서, 절연막 마스크층(230)의 표면 상부, 개구부(244)의 측면 및 개구부(244) 아래의 규화 금속막층(252)의 표면을 덮도록, 수지(260)를 도포한다. 이 때, 수지는 예를 들면, HSQ(hydrogen-silsesquioxane)를 사용한다.
다음으로, 도 3(d)에 있어서, 수지(260)를, 예를 들면 애슁법으로 제거하고, 개구부(244) 내에 수지의 매몰부(262)를 잔존시킨다. 이 때, 매몰부(262)는 제3 산화실리콘 막층(214)보다 상부에 잔존시키는 것이 바람직하다.
다음으로, 도 4(a)에 있어서, 절연막 마스크층(230) 및 스페이서(234)를, 예 를 들면, 열 인산에 의하여 제거한다. 질화실리콘 막층(212)의 개구부(244)에 면한 측면이 수지 잔존부(262)에 의하여 보호되어 있기 때문에, 질화실리콘 막층(2l2)이 제거되지 않고, 용이하게 절연막 마스크층(230) 및 스페이서(234)를 제거할 수 있게 된다.
다음으로, 도 4(b)에 있어서, 수지의 매몰부(262)를, 예를 들면 애슁법에 의하여 제거하고, 제3 산화실리콘 막층(2l4)을, 예를 들면 완충 불화수소산 용액으로 제거한다. 다음으로, 질화실리콘 막층(212) 표면 및 개구부(244) 아래의 규화 금속막층(252)의 표면에 톱 산화막층으로서 제2 산화실리콘 막층(216)을, 예를 들면 CVD법으로 형성한다. 이 때, 형성 온도는 규화 금속막층의 산화를 방지하는 온도, 예를 들면 800℃ 이하로 하는 것이 바람직하고, 플라스마 CVD법으로 형성하는 것이 바람직하다. 이에 따라, 이온 주입시에, 이온에 노출되지 않은 양호한 막질인 제2 산화실리콘 막층을 사용하여 비트 라인인 규화 금속막층(252) 및 콘트롤 게이트(280)를 절연할 수 있고, 양호한 절연 특성을 얻을 수 있다.
마지막으로, 도 4(c)에 있어서, 주변 회로 영역의 제2 산화실리콘 막층(216), 질화실리콘 막층(212) 및 제1 산화실리콘 막층(210)을 선택적으로 제거한다. 주변 회로 영역에 게이트 산화막으로서 제4 산화실리콘 막층(270)을 형성한다. 주변 회로 영역의 제4 산화실리콘층(270) 표면 및 메모리 셀 영역의 제2 산화실리콘 막층 표면에 다결정 실리콘 막층을 형성한다. 메모리 셀 영역에서는 다결정 실리콘층을 콘트롤 게이트 및 워드 라인(280)으로서 사용하고, 주변 회로 영역에서는 게이트 전극(282)으로서 사용한다. 그 후, 통상적인 제조 공정을 거쳐 메모리 셀 및 주변 회로가 형성되고, 제1 실시예에 관한 플래쉬 메모리가 완성된다.
제1 실시예에 의하면, 비트 라인 영역의 제1 저저항층(250)의 치수(L24)는 스페이서의 개구부(244)의 치수(L23)보다 이온 주입이 옆으로 퍼진만큼 커진다. 그러나, 스페이서의 개구부(244)의 치수(L23)는 포토레지스트의 개구부의 치수(L2l)보다 대략 스페이서의 폭만큼 작게 할 수 있다. 이것으로부터, 통상 사용되는 KrF 노광 장치를 사용한 경우에도, 100㎚ 이하로 미세화가 가능하다. 또한, 개구부(244)가 절연막을 마스크로 형성하고 있기 때문에, 포토레지스트가 유리 전이 온도를 초과하는 고온 프로세스를 이용하여 규화 금속막층(252)을 형성하는 것이 가능하게 된다. 이에 따라, 비트 라인의 고저항화를 방지하고, 비트 라인을 용이하게 미세화하는 것이 가능해진다.
또한, 메모리 셀을 다결정 실리콘 막층 1층으로 형성하고 있기 때문에, 주변 회로의 게이트 전극과 공통화시킬 수 있고, 주변 회로의 제조 공정을 용이하게 실시할 수 있다.
(제2 실시 형태)
다음으로, 도 5(a) 내지 도 5(d)를 참조하여 제2 실시 형태를 설명한다. 제2 본 실시 형태는 제2 저저항층으로서 에피택셜 성장시킨 저저항 실리콘층을 사용한 형태이다. 도 5(a) 내지 도 5(d)는 제2 실시예의 단면도이다. 도면의 좌측이 메모리 셀 영역을 우측이 주변 회로 영역을 나타내고 있다.
도 5(a)는 제1 실시예의 도 3(a)와 동일한 도면이고, 제1 실시 형태의 도 2(a) 내지 도 2(d) 및 도 3(a)와 동일한 제조 공정에 의하여 제조된다. 이 때, 300 은 실리콘 반도체 기판, 310은 터널 산화막인 제1 산화실리콘 막층, 312는 트랩층인 질화실리콘 막층, 314는 보호막인 제3 산화실리콘 막층, 330은 절연막 마스크층, 334는 스페이서, 344는 비트 라인 영역 및 소스·드레인 영역을 형성하기 위한 개구부, 350은 이온 주입에 의하여 형성한 N형의 비트 라인 및 소스·드레인 영역을 구성하는 제1 저저항층, 356은 채널 영역이다.
다음으로, 도 5(b)에 있어서, 개구부(344) 아래의 제1 저저항층 상에 에피텍셜법에 의하여, 예를 들면 비소(As) 또는 인(P)을 도프한 제2 저저항층(352)을 성장시킨다. 통상적인 선택 에피텍셜법을 이용함으로써, 제2 저저항층은 절연막인 절연막 마스크(330) 및 스페이서(334) 상에는 형성되지 않는다. 이 때, 제2 저저항층(352)은 제3 산화실리콘 막층(314)보다 상부까지 묻히도록 한다. 그 후, 절연막 마스크층(330) 및 스페이서(334)를, 예를 들면 열 인산으로 제거한다. 질화실리콘 막층(312)의 개구부(344)의 측면이 제2 저저항층(352)에 의하여 덮여 있기 때문에 절연막 마스크층(330) 및 스페이서(334)를 제거할 때, 질화실리콘 막층(312)이 제거되지 않는다. 따라서, 제1 실시예와 같이 수지의 매몰부(262)를 형성하지 않아도, 용이하게 절연막 마스크층(330) 및 스페이서(334)의 제거가 가능해진다.
다음으로, 도 5(c)에 있어서, 보호막인 제3 산화실리콘 막층(314)을, 예를 들면 완충(緩衝) 불화수소산 용액으로 제거하고, 제2 저저항층(352)의 상부를 제1 산화 절연막층(310)의 두께 정도까지 에칭한다. 그 후, 톱 산화막으로서 제2 산화실리콘 막층(316)을 형성한다.
마지막으로, 도 5(d)에 있어서, 제1 실시 형태의 도 4(c)와 동일한 제조 공 정을 실시함으로써, 제2 실시 형태에 관한 플래쉬 메모리가 완성된다. 이 때, 370은 주변 회로 영역의 게이트 산화막인 제4 산화실리콘 막층, 380은 메모리 셀 영역의 콘트롤 게이트 및 후드선, 382는 주변 회로 영역에서의 게이트 전극이다.
제2 실시 형태는 제1 실시 형태와 마찬가지로, 제2 저저항층(352)에 의하여 비트 라인의 저항을 낮게 할 수 있고, 비트 라인을 미세화할 수 있고, 또한 주변 회로를 용이하게 제조할 수 있다. 또한, 제2 실시 형태는 제1 실시 형태에 비하여, 수지(260)를 사용하지 않고, 용이하게 절연막 마스크층(330) 및 스페이서(334)를 제거할 수 있다는 이점이 있다.
이상, 본 발명의 바람직한 실시예에 대하여 상술하였지만, 본 발명은 이러한 특정한 실시예에 한정되지 않고, 특허청구범위에 기재된 본 발명의 요지의 범위 내에서 다양한 변형·변경이 가능하다.

Claims (15)

  1. 반도체 기판과,
    상기 반도체 기판 상에 형성된 ONO(산화막/질화막/산화막)막과,
    상기 ONO막 상에 배치된 콘트롤 게이트와,
    상기 반도체 기판 내에 형성된 제1 저저항층과, 상기 제1 저저항층에 접하고, 또한 전류가 흐르는 방향으로 연속되어 형성된 제2 저저항층을 가진 비트 라인을 가지고,
    상기 제2 저저항층은 상기 제1 저저항층보다 작은 시트 저항을 가진 반도체 장치.
  2. 제1항에 있어서, 상기 제1 저저항층은 불순물 확산층인 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 제2 저저항층은 규화 금속막층을 가진 반도체 장치.
  4. 제1항 내지 제3항 중 어느 하나의 항에 있어서, 상기 제2 저저항층은 에피택셜 성장된 실리콘층을 가진 반도체 장치.
  5. 제1항 내지 제4항 중 어느 하나의 항에 있어서, 상기 반도체 장치는 상기 콘 트롤 게이트에 접속하는 워드 라인을 가지고, 상기 콘트롤 게이트와 상기 워드 라인은 하나의 다결정 실리콘층으로 일체적으로 형성되어 있는 반도체 장치.
  6. 제1항 내지 제5항 중 어느 하나의 항에 있어서, 상기 비트 라인과 상기 콘트롤 게이트란, 상기 0N0막 중 위쪽 산화막층만으로 절연되어 있는 반도체 장치.
  7. 제1항 내지 제6항 중 어느 하나의 항에 있어서, 상기 제2 저저항층은 상기 제1 저저항층보다 폭이 좁은 반도체 장치.
  8. 반도체 기판 상에 ONO(산화막/질화막/산화막)막을 형성하는 공정과,
    상기 ONO막 상에 비트 라인 형성 영역을 선택적으로 제거한 개구부를 가지는 절연막 마스크층을 형성하는 공정과,
    상기 절연막 마스크층을 마스크로 하여 상기 비트 라인 형성 영역의 실리콘 기판에 선택적으로 불순물을 이온 주입함으로써 제1 저저항층을 형성하는 공정과,
    상기 비트 라인 형성 영역의 상기 ONO막을 에칭하는 공정과,
    상기 비트 라인 형성 영역의 제1 저저항층에 접하고, 또한 전류가 흐르는 방향으로 연속되어 형성되고, 상기 제1 저저항층보다 시트 저항이 작은 제2 저저항층을 형성하는 공정을 구비하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 절연막 마스크층을 형성하는 공정이 개구부의 측면에 스페이서를 형성함으로써, 상기 개구부의 개구 치수를 축소시키는 공정을 구비하는 반도체 장치의 제조 방법.
  10. 제8항 또는 제9항에 있어서, 상기 절연막 마스크층이 질화실리콘 막층인 반도체 장치의 제조 방법.
  11. 제8항 내지 제10항 중 어느 하나의 항에 있어서, 상기 제2 저저항층을 형성하는 공정의 후에,
    상기 ONO막 중의 위쪽 산화막을 제거하는 공정과,
    ONO막 중 질화막 및 상기 개구부 아래의 제2 저저항층을 덮도록 산화실리콘 막층을 형성하는 공정을 구비하는 반도체 장치의 제조 방법.
  12. 제8항 내지 제11항 중 어느 하나의 항에 있어서, 상기 제1 저저항층을 형성하는 공정이
    상기 비트 라인 형성 영역에 있는 상기 ONO막 중의 위쪽 산화막과 그 아래에 있는 질화막을 선택적으로 제거한 후에, 상기 반도체 기판에 불순물을 이온 주입하는 공정을 포함하는 반도체 장치의 제조 방법.
  13. 제8항 내지 제12항 중 어느 하나의 항에 있어서, 상기 제2 저저항층을 형성하는 공정이 규화 금속막층을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 규화 금속막층의 형성 공정 후에,
    상기 규화 금속막층 상에 선택적으로 수지를 형성하는 공정과,
    상기 절연막 마스크층을 제거하는 공정을 구비하는 반도체 장치의 제조 방법.
  15. 제8항 내지 제14항 중 어느 하나의 항에 있어서, 상기 제2 저저항층을 형성하는 공정이 저저항 실리콘층을 에피택셜 성장시키는 공정을 포함하는 반도체 장치의 제조 방법.
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