KR20070119052A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20070119052A
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히로아키 고우케츠
마사히코 히가시
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스펜션 엘엘씨
스펜션 저팬 리미티드
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Abstract

본 발명은 반도체 기판(10) 상에 설치된 게이트 전극(31)과, 게이트 전극과 반도체 기판 사이에 형성되고, 게이트 전극(31)의 아래에 전하 축적 영역을 가진 ONO막(18)과, 반도체 기판(10)에 매립되고, 저농도 확산 영역(24)과, 저농도 확산 영역(24)의 중심부에 형성되어 저농도 확산 영역(24)보다 불순물 농도가 높은 고농도 확산 영역(22)과, 소스 영역 및 드레인 영역을 포함하는 비트 라인(28)을 구비하는 반도체 장치이다. 이것에 의하여, 트랜지스터의 소스·드레인 내압의 향상, 전기적 특성의 요동의 억제 또는 비트 라인과 반도체 기판의 접합 전류의 억제하는 것이 가능한 반도체 장치를 제공할 수 있다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 전하 축적 영역이 복수 개 있는 트랜지스터를 사용한 비휘발성 메모리인 반도체 장치 및 그 제조 방법에 관한 것이다.
최근에 데이터의 재기입이 가능한 반도체 장치인 비휘발성 메모리가 널리 사용되고 있다. 이러한 비휘발성 메모리의 기술 분야에 있어서는, 고(高)기억 용량화를 위하여 메모리 셀의 미세화와, 메모리를 구성하는 트랜지스터의 전기적 특성의 요동(搖動)을 줄이는 것을 목적으로 한 기술 개발이 이루어지고 있다. 비휘발성 메모리로서 ONO(Oxide/Nitride/Oxide)막에 전하가 축적되는 MONOS(Metal Oxide Nitride Oxide Silicon)형이나 SONOS(Silicon Oxide Nitride Oxide Silicon)형과 같은 구조를 가진 플래쉬 메모리가 있다. 또한, 그 중에 고기억 용량화를 목적으로 하나의 트랜지스터에 2개 이상의 전하 축적 영역을 가진 플래쉬 메모리가 개발되어 있다. 예를 들면, 특허 문헌 1에는 게이트 전극과 반도체 기판 사이에 2개의 전하 축적 영역을 가진 트랜지스터가 개시되어 있다. 이 트랜지스터는 소스와 드레인을 변환하여 대칭적으로 동작시킨다. 이로써, 소스 영역과 드레인 영역을 구별하지 않 는 구조를 가진다. 또한, 비트 라인이 소스 영역 및 드레인 영역을 겸하고 있고, 반도체 기판에 매립된 구조로 되어 있다. 이로써 메모리 셀의 미세화를 꾀하고 있다.
상기 종래 기술(종래 기술 1)의 제조 방법에 대하여, 도 1을 참조하여 설명한다. 좌측이 코어 영역, 우측이 주변 회로 영역을 나타낸다. 코어 영역이란 메모리 셀이 배치되는 영역이고, 주변 회로 영역은 디코더나 입출력 회로 등을 구성하는 영역이다.
도 1(a)에 있어서, 반도체 기판(10) 상에 ONO막(18)으로서 터널 산화막(12)(산화 실리콘막), 트랩층(14)(질화 실리콘막) 및 탑 산화막(16)(산화 실리콘막)을 형성한다. 도 1(b)에 있어서, 포토레지스트(60)를 마스크로 하여, 예를 들면, 비소를 이온 주입하고, 소스 영역 및 드레인 영역을 포함하는 비트 라인(62)을 형성한다. 도 1(c)에 있어서 포토레지스트(60)를 제거한다. 도 1(d)에 있어서, 주변 회로 영역의 ONO막(18)을 제거하고, 게이트 산화막(70)(산화 실리콘막)을 형성한다. 다결정 실리콘을 형성하고, 소정 영역을 제거함으로써, 코어 영역에 있어서 게이트 전극을 겸하는 워드 라인(68), 주변 회로 영역에 있어서 게이트 전극(69)을 형성한다. 그 후, 주변 회로 영역에서 트랜지스터를 형성하고, 층간 절연막의 형성, 배선층의 형성, 보호막의 형성에 의하여, 플래쉬 메모리가 완성된다.
종래 기술 1은 비트 라인(62)간의 반도체 기판(10)이 채널로서 기능하고, 채널과 워드 라인(68) 사이의 ONO막(18)에 전하를 축적하고, 비휘발성 메모리로서 기능한다. 전하 축적 영역은 워드 라인(68) 아래의 비트 라인(62) 사이에 2개소 형성 할 수 있다. 비트 라인(62)을 확산 영역에서 형성하고 있기 때문에 금속에 비하면 고(高) 저항이다. 그 때문에, 기입 소거 특성이 악화된다. 따라서, 비트 라인(62)은 워드 라인(68)을 복수 라인 넘을 때마다, 층간 절연막에 형성된 콘택트 홀에 의하여 배선층과 접속하고 있다. 이것에 의하여, 메모리 셀의 미세화를 위하여 비트 라인(62)을 저(低)저항화하고, 배선층과의 접속 콘택트 홀을 줄일 것이 요구되고 있다.
한편, 특허 문헌 2에는 이하의 종래 기술 2가 개시되어 있다. 종래 기술 2는 워드 라인과 접속된 메모리 게이트의 양측에 설치된 컨트롤 게이트와 반도체 기판 사이에 ONO막으로 이루어지는 전하 축적 영역과, 소스 영역 및 드레인 영역을 겸하고, 반도체 기판에 매립된 비트 라인을 가진 MONOS형 플래쉬 메모리이다. 또한, 비트 라인이 고농도 확산 영역과, 그 양측에 설치된 저농도 확산 영역으로 이루어져 있다. 그 제조 방법은 컨트롤 게이트를 마스크로 하여 이온 주입에 의하여 고농도 확산 영역을 형성하고, 컨트롤 게이트를 에칭한 후, 이온 주입에 의하여 저농도 확산 영역을 형성하고 있다.
특허 문헌 1: 미국 특허 제 6011725호 명세서
특허 문헌 2: 일본 특허 공개 공보 2004-253571호
종래 기술 1에 있어서, 메모리 셀의 미세화를 목적으로 비트 라인(62)을 저저항화하려면 비트 라인(62)을 형성하는 이온 주입의 고(高)에너지화나 고(高)도스화가 바람직하다. 그러나, 소스 영역 및 드레인 영역도 고에너지나 고도즈로 형성되고, 트랜지스터의 소스·드레인 내압이 저하된다. 또한, 비트 라인(62) 형성 후의 열처리 공정에서 고농도 확산 영역의 불순물이 확산되고, 트랜지스터의 전기적 특성이 요동하게 된다. 또한, 비트 라인(62)과 배선층을 접속하는 콘택트 홀이 서로 어긋나 비트 라인으로부터 벗어나면, 비트 라인(62)과 반도체 기판(10) 사이에 접합 전류가 흐르게 된다.
한편, 종래 기술 2에 있어서는, 고농도 확산 영역과 저농도 확산 영역의 치수는 컨트롤 게이트의 사이드 에칭량에 따라 정해지기 때문에, 치수 정밀도가 나쁘고, 트랜지스터의 특성의 요동이 커진다. 또한, 종래 기술 1과 같이, 게이트 전극과 반도체 기판 사이에 2개의 전하 축적 영역을 가진 트랜지스터에 사용할 수 없다.
본 발명은 상기 과제를 감안하여, 트랜지스터의 소스·드레인 내압의 향상, 전기적 특성의 요동 억제 또는 비트 라인과 반도체 기판의 접합 전류의 억제하는 것이 가능한 반도체 장치와 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은 반도체 기판상에 설치된 게이트 전극과, 상기 게이트 전극과 상기 반도체 기판 사이에 형성되고, 상기 게이트 전극 아래에 전하 축적 영역을 가진 ONO막과, 상기 반도체 기판에 매립되고, 저농도 확산 영역과 상기 저농도 확산 영역의 중심부에 형성되고 상기 저농도 확산 영역보다 불순물 농도가 높은 고농도 확산 영역과, 소스 영역 및 드레인 영역을 포함하는 비트 라인을 구비하는 반도체 장치이다. 본 발명에 의하면, 비트 라인이 LDD 구조를 가진다. 이것에 의하여, 트랜지스터의 소스·드레인 내압의 저하를 방지할 수 있다. 또한, 트랜지스터의 특성이 요동하는 것을 방지할 수 있다. 또한, 비트 라인과 반도체 기판 사이에 리크 전류가 흐르는 것을 막을 수 있다.
본 발명은 상기 비트 라인은 상기 저농도 확산 영역의 양측에 형성된 포켓 주입 확산 영역을 포함하는 반도체 장치로 할 수 있다. 본 발명에 의하면, 트랜지스터의 쇼트 채널 효과를 억제하는 것이 가능한 반도체 장치를 제공할 수 있다.
본 발명은 상기 ONO막은 복수의 상기 전하 축적 영역을 가진 반도체 장치로 할 수 있다. 또한, 본 발명은 상기 비트 라인과 교차하고, 상기 게이트 전극 상에서 접하는 워드 라인을 구비하는 반도체 장치로 할 수 있다. 본 발명에 의하면, 고 기억 용량화가 가능한 복수의 상기 전하 축적 영역을 가진 반도체 장치에 있어서도 비트 라인의 LDD 구조를 채용할 수 있다.
본 발명은 상기 게이트 전극의 측면에 측벽을 구비하는 반도체 장치로 할 수 있다. 본 발명에 의하면, 비트 라인의 LDD 구조를 형성할 때 발생하는 트랜지스터의 특성의 요동을 방지할 수 있다.
본 발명은 상기 비트 라인 상에, 비트 라인의 길이 방향으로 연속하여 형성된 실리사이드 금속막을 구비한 청구항 1 내지 5 중 어느 하나의 항에 기재된 반도체 장치로 할 수 있다. 본 발명에 의하면, 비트 라인을 저(低)저항화할 수 있고, 메모리 셀을 미세화할 수 있다.
본 발명은 반도체 기판상에 ONO막을 형성하는 공정과, 상기 ONO막 상에 마스크층을 형성하는 공정과, 상기 마스크층을 마스크로 하여 이온 주입하고, 상기 반도체 기판에 매립되고, 소스 영역 및 드레인 영역을 겸하는 비트 라인을 구성하는 저농도 확산 영역을 형성하는 공정과, 상기 마스크층 및 상기 마스크층의 측면에 형성된 측벽을 마스크로 하여 이온 주입하고, 상기 저농도 확산 영역보다 불순물 농도가 높고, 상기 비트 라인을 구성하는 고농도 확산 영역을 형성하는 공정을 구비하는 반도체 장치의 제조 방법이다. 본 발명에 의하면, 비트 라인이 LDD 구조를 가진 반도체 장치를 제조할 수 있다. 이것에 의하여, 트랜지스터의 소스·드레인 내압의 저하를 방지할 수 있다. 트랜지스터의 특성의 요동을 방지할 수 있다. 또한, 비트 라인과 반도체 기판 사이에 리크 전류가 흐르는 것을 막을 수 있다.
본 발명은 상기 마스크층을 마스크로 하여 포켓 주입을 하고, 상기 저농도 확산 영역의 양측에 포켓 주입 확산 영역을 형성하는 반도체 장치의 제조 방법으로 할 수 있다. 본 발명에 의하면, 트랜지스터의 쇼트 채널 효과를 억제하는 것이 가능한 반도체 장치의 제조 방법을 제공할 수 있다.
본 발명은 상기 마스크층은 금속 또는 절연막을 포함하는 반도체 장치의 제조 방법으로 할 수 있다. 본 발명에 의하면, 마스크층의 측면에 측벽을 형성할 수 있고, 비트 라인의 LDD 구조를 형성할 때 생기는 트랜지스터의 특성의 요동을 방지할 수 있다.
본 발명은 상기 마스크층 상에 금속층을 형성하는 공정과, 상기 금속층 및 상기 마스크층을 에칭하고, 상기 금속층을 포함하는 워드 라인과 상기 마스크층을 포함하는 게이트 전극을 형성하는 반도체 장치의 제조 방법이다. 본 발명에 의하면, 마스크층과 게이트 전극을 겸하기 때문에 제조 방법을 간략화할 수 있다.
본 발명은 상기 마스크층 및 상기 측벽을 마스크로 하여 상기 비트 라인 상에 실리사이드 금속막을 형성하는 공정을 구비하는 반도체 장치의 제조 방법으로 할 수 있다. 본 발명에 의하면, 비트 라인을 저저항화할 수 있고, 메모리 셀을 미세화할 수 있다.
본 발명은 상기 실리사이드 금속막 상에 선택적으로 수지층을 형성하는 공정과, 상기 마스크층을 제거하는 공정을 구비하고, 상기 마스크층을 제거하는 공정에 있어서, 상기 수지층이 상기 ONO막 중의 트랩층을 덮고 있는 반도체 장치의 제조 방법으로 할 수 있다. 본 발명에 의하면, 마스크층을 제거할 때에 트랩층이 제거되는 것을 막을 수 있다.
발명의 효과
본 발명에 의하면, 트랜지스터의 소스·드레인 내압의 향상, 전기적 특성의 요동의 억제 또는 비트 라인과 반도체 기판의 접합 전류를 억제하는 것이 가능한 반도체 장치 및 그 제조 방법을 제공할 수 있다.
도 1은 종래 기술에 관한 플래쉬 메모리 및 제조 방법을 나타내는 단면도이다.
도 2는 실시예 1에 관한 플래쉬 메모리 및 제조 방법을 나타내는 단면도(그 1)이다.
도 3은 실시예 1에 관한 플래쉬 메모리 및 제조 방법을 나타내는 단면도(그 2)이다.
도 4는 실시예 1에 관한 플래쉬 메모리 및 제조 방법을 입체적으로 나타내는 도면 및 단면도(그 1)이다.
도 5는 실시예 1에 관한 플래쉬 메모리 및 제조 방법을 입체적으로 나타내는 도면 및 단면도(그 2)이다.
도 6은 실시예1에 관한 플래쉬 메모리 및 제조 방법을 입체적으로 나타내는 도면 및 단면도(그 3)이다.
도 7은 실시예 2에 관한 플래쉬 메모리 및 제조 방법을 나타내는 단면도(그 1)이다.
도 8은 실시예 2에 관한 플래쉬 메모리 및 제조 방법을 나타내는 단면도(그 2)이다.
도 9는 실시예 2와 관련되는 플래쉬 메모리 및 제조 방법을 나타내는 단면도(그 3)이다.
도 10은 실시예 2에 관한 플래쉬 메모리 및 제조 방법을 나타내는 단면도(그 4)이다.
이하, 도면을 사용하여 본 발명에 관한 실시예에 대하여 설명한다.
실시예 1
도 2 내지 도 6을 참조하여 실시예 1에 관한 플래쉬 메모리 및 그 제조 방법을 설명한다. 도 2 및 도 3은 코어를 형성하는 트랜지스터의 비트 라인 폭 방향의 단면을 나타내는 도면이고, 좌측이 메모리 셀의 코어 영역, 우측이 주변 회로 영역을 나타내고 있다. 도 4 내지 도 6은 비스듬히 위쪽으로부터 바라본 도면 및 단면 도이다.
도 2(a)에 있어서, P형 실리콘 반도체 기판(10)(또는, 반도체 기판 내에 형성된 P형 반도체 영역) 상에 ONO막(18)으로서 터널 산화막(12)(산화 실리콘막), 트랩층(14)(질화 실리콘막) 및 탑 산화막(16)(산화 실리콘막)을 형성한다. 터널 산화막(12)은, 예를 들면 열산화법에 의하여 형성하고, 트랩층(14), 탑 산화막(16)은, 예를 들면 CVD법에 의하여 형성한다. 주변 회로 영역의 ONO막(18)을 제거하고, 게이트 산화막(70)(산화 실리콘막)을, 예를 들면 열산화법으로 형성한다.
도 2(b)에 있어서, 전면에 게이트 전극(31, 38)이 되고, 마스크층으로서도 기능하는 제1 다결정 실리콘막(30)을 형성한다. 도 2(c)에 있어서, 비트 라인(28)을 형성하는 영역의 제1 다결정 실리콘막(30)을 에칭하고, 개구부를 형성한다. 그 후, 마스크층인 제1 다결정 실리콘막(30)을 마스크로 하여 반도체 기판(10)에 비소를, 예를 들면 주입 에너지가 3O keV, 주입 도즈량이 5×1014 cm-2의 조건으로 주입하고, 그 후 열처리함으로써 저농도 확산 영역(24)을 형성한다. 즉, ONO막(18) 상에 형성된 마스크층을 마스크로 하여 이온 주입하고, 반도체 기판(10)에 매립되고, 소스 영역 및 드레인 영역을 포함하는 비트 라인(28)을 구성하는 저농도 확산 영역(24)을 형성한다. 또한, 붕소를 사용하여 포켓 주입을 실시하는데, 예를 들면 주입 에너지가 3O keV, 주입 도즈량이 4×1O13 cm-2, 이온의 입사 각도를 반도체 기판의 수선(垂線)으로부터 15˚의 조건으로 실시하고, 그 후에 열처리함으로써, 저농도 확산 영역(24)의 양측에 포켓 주입 확산 영역(26)을 형성한다. 즉, 마스크층을 마스크로 하여 포켓 주입을 하고, 저농도 확산 영역(24)의 폭 방향 양측에 포켓 주입 확산 영역(26)을 형성한다. 포켓 주입 확산 영역(26)을 형성함으로써, 트랜지스터의 쇼트 채널 효과를 방지할 수 있다.
도 2(d)에 있어서, 제1 다결정 실리콘막(30) 상에 막 두께 50 nm를 가진 측벽 막(32)을, 예를 들면 산화 실리콘막으로 형성한다. 도 3(a)에 있어서 에칭하고, 제1 다결정 실리콘막(30)의 비트 라인(28) 폭 방향 측면에 측벽(33)을 형성한다. 측벽(33)의 폭은 측벽 막(32)의 막 두께에 의하여 제어할 수 있다. 측벽 막(32)의 막 두께가 10 nm인 경우에는 측벽(33)의 폭은 약 7 nm로 할 수 있다. 측벽(33)은 절연막이어도, 금속이어도 좋다. 제1 다결정 실리콘막(30) 및 측벽(33)을 마스크로 하여 반도체 기판(10)에 비소를, 예를 들면 주입 에너지가 4O keV, 주입 도즈량이 2×1O15 cm-2의 조건으로 주입하고, 그 후 열처리함으로써 고농도 확산 영역(22)을 형성한다. 즉, 마스크층 및 마스크층의 측면에 형성된 측벽(33)을 마스크로 하여 이온 주입하고, 저농도 확산 영역(24)보다 불순물 농도가 높은 비트 라인(28)을 구성하는 고농도 확산 영역(22)을 형성한다.
도 3(b)에 있어서, 개구부를 메우고, 다결정 실리콘막(30)을 덮도록 산화 실리콘막(36)을 형성한다. 도 3(c)에 있어서 CMP법에 의하여 평탄화하고, 산화 실리콘막(36)을 제1 다결정 실리콘막(30)의 개구부에 잔존시킨다.
도 4는 이 때의 입체적인 구성을 나타내는 도면이다. 도 4(a)는 비스듬히 위쪽으로부터 본 도면이고, 좌측이 코어 영역, 우측이 주변 회로 영역을 나타낸다. 또한, 측벽(33), 반도체 기판(10), ONO막(18)은 도시하고 있지 않다. 도 4(b)는 A-A 단면도이다. 코어 영역의 반도체 기판(10) 내에 비트 라인(28)이 형성되어 있다. 반도체 기판(10) 상에 코어 영역에서는 ONO막(18)이 형성되어 있고, 주변 회로 영역에서는 게이트 산화막(70)이 전면에 형성되어 있다. 비트 라인(28) 상에는 산화 실리콘막(36)이 형성되어 있다. 비트 라인(28) 이외의 영역의 ONO막(18) 또는 게이트 산화막(70) 상에 제1 다결정 실리콘막(30)이 형성되어 있다.
도 5에 있어서, 제2 다결정 실리콘막(34)(금속층)을 전면에 형성한다. 도 5(a)는 비스듬히 위쪽으로부터 바라본 도면이고, 좌측이 코어 영역, 우측이 주변 회로 영역을 나타내는 도 5(b)는 비트 라인(28)의 폭 방향의 A-A 단면도, 도 5(c)는 비트 라인(28) 영역의 비트 라인(28)의 길이 방향의 B-B 단면도, 도 5(d)는 비트 라인(28)간의 영역의 비트 라인(28)의 길이 방향의 C-C 단면도이다. 비트 라인(28) 영역에서는 비트 라인(28) 상에 ONO막(18)이 있고, 그 위에 산화 실리콘막(36), 제2 다결정 실리콘막(34)(금속층)이 적층되어 있다. 비트 라인(28)간의 영역에서는 비트 라인(28) 상에 ONO막(18)이 있고, 그 위에 다결정 실리콘막(34)(마스크층), 제2 다결정 실리콘막(34)(금속층)이 적층되어 있다.
도 6 및 도 3(d)에 있어서, 제2 다결정 실리콘막(34)(금속층) 및 제1 다결정 실리콘막(30)(마스크층)을 에칭하고, 비트 라인(28)에 교차하는 금속층을 포함하는 워드 라인(35) 및 마스크층을 포함하는 게이트 전극(31)을 형성한다. 도 6(a)는 비스듬히 위쪽으로부터 본 도면이고, 좌측이 코어 영역, 우측이 주변 회로 영역을 나타낸다. 도 6(b)은 워드 라인(35) 영역의 워드 라인(35)의 길이 방향의 A-A 단면 도, 도 6(c)은 워드 라인(35)간의 영역의 워드 라인(35)의 길이 방향의 B-B 단면도이다. 도 6(d)은 비트 라인(28) 영역의 비트 라인(28)의 길이 방향의 C-C 단면도, 도 6(e)은 비트 라인(28)간의 영역의 비트 라인(28)의 길이 방향의 D-D 단면도이다.
코어 영역에 있어서는, 워드 라인(35) 아래의 비트 라인(28) 상에 ONO막(18), 그 위에 산화 실리콘막(36)이 형성되어 있다. 워드 라인(35) 아래의 비트 라인(28) 간의 영역 상에 ONO막(18), 그 위에 게이트 전극(31)이 형성되어 있다. 워드 라인(35) 간의 영역의 비트 라인(28) 상에는 ONO막(18), 그 위에 산화 실리콘막(36)만이 형성되어 있다. 워드 라인(35) 간의 영역의 비트 라인(28)간의 영역 상에는 ONO막(18)만이 형성되어 있다. 주변 회로 영역에 있어서는, 게이트 형성 영역의 게이트 산화막(70) 상에 제1 다결정 실리콘막(30) 및 제2 다결정 실리콘(34)으로 이루어지는 게이트 전극(38)이 형성되어 있다. 이와 같이, 2층의 다결정 실리콘막을 동시에 에칭함으로써, 코어 영역에 있어서의 게이트 전극(31)과, 그 위에서 접속하는 워드 라인(35) 및 주변 회로 영역에 있어서의 게이트 전극(38)을 동시에 형성하고 있다.
그 후, 주변 회로 영역에서는 주변 회로용 트랜지스터를 형성한다. 콘택트 홀을 가진 층간 절연막을 형성한다. 콘택트 홀을 통하여 비트 라인(28)과 접속하는 배선층을 형성한다. 마지막으로, 보호막을 형성하고, 실시예 1에 관한 플래쉬 메모리가 완성된다.
실시예 1에 있어서는, 반도체 기판(10) 상에 설치된 게이트 전극(31)과, 게 이트 전극(13)과 반도체 기판(10) 사이에 형성되고, 게이트 전극(31)의 아래에 전하 축적 영역을 가진 ONO막(18)과, 반도체 기판(10)에 매립되고, 저농도 확산 영역(24)과, 저농도 확산 영역(24)의 중심부에 형성되고 저농도 확산 영역(24)보다 불순물 농도가 높은 고저 농도 확산 영역(22)과, 소스 영역 및 드레인 영역을 포함하는 비트 라인(28)을 구비하고 있다. 비트 라인(28)은 게이트 전극(31)으로부터 보아 고농도 확산 영역(22)의 안쪽에 저농도의 저농도 확산 영역(24)이 형성되어 있다. 이것은, 이른바 LDD(Lightly Doped Drain) 구조이다. 이것에 의하여, 비트 라인(28)을 저 저항화하기 위하여 고에너지, 고도즈량의 이온 주입으로 고농도 확산 영역(22)을 형성하였을 경우에도, 트랜지스터의 소스·드레인 내압이 저하되는 것을 방지할 수 있다.
또한, 비트 라인(28) 형성 후의 열처리 공정에 의하여도, 저농도 확산 영역으로부터의 불순물의 확산은 작고, 트랜지스터의 특성의 요동을 방지할 수 있다. 또한, 배선층과 접속하기 위한 콘택트 홀이 고농도 확산 영역(22)으로부터 벗어났을 경우에도, 저농도 확산 영역(24)이 형성되어 있기 때문에, 반도체 기판(10)과 콘택트 홀이 접속하지 않는다. 이것에 의하여, 반도체 기판(10)과 콘택트 홀 사이에 접합 전류가 흘러 비트 라인(28)과 반도체 기판(10) 사이에 리크 전류가 흐르는 것을 막을 수 있다.
이와 같이, 고농도 확산 영역(22)의 양측에 저농도 확산 영역(24)을 형성할 수 있었던 것은 비트 라인(28)을 형성하는 경우의 마스크층이 금속인 제1 다결정 실리콘막(30)이고, 제1 다결정 실리콘(게이트 전극)(30)의 측면에 측벽을 구비한 것에 따른 것이다. 종래 기술 1과 같이, 포토레지스트(60)를 사용하여 비트 라인을 형성하면, 포토레지스트는 고온에 노출될 수 없기 때문에, 그 측면에 측벽을 형성할 수 없다. 그 때문에, 고농도 확산 영역(22)과 저농도 확산 영역(24)을 각각 다른 포토레지스트를 마스크로 하여 형성하게 되고, 고농도 확산 영역(22)과 저농도 확산 영역(24)이 겹치는 치수를 정밀하게 할 수 없다. 이 때문에, 트랜지스터의 전기적 특성의 요동이 커진다.
실시예 1에서는, 측벽(33)의 형성에 의하여, 고농도 확산 영역(22)과 저농도 확산 영역(24)을 형성하고 있다. 측벽(33)의 폭은 측벽 층(32)의 두께로 제어할 수 있기 때문에, 종래 기술 2와 같이, 사이드 에칭량으로 제어하는 것에 비하여, 그 치수를 잘 제어하면서 제조할 수 있다. 따라서, 고농도 확산 영역(22)과 저농도 확산 영역(24) 치수의 요동에 의한 트랜지스터의 전기적 특성의 요동을 억제할 수 있다.
또한, 게이트 전극(31) 아래의 ONO막(18)에 2개의 전하 축적 영역을 가지고, 비트 라인(28)과 교차하고, 게이트 전극(31) 상에서 접하는 워드 라인(35)을 구비한다. 이것에 의하여, 게이트 전극(31) 아래의 ONO막(18)에 2개 이상의 전하 축적 영역을 가진 트랜지스터에 있어서도, 비트 라인(28)을 LDD 구조로 할 수 있다.
실시예 1과 같이, 저농도 확산 영역(24)을 형성하는 경우에, 포켓 주입을 하고, 포켓 주입 확산 영역(26)을 형성할 수도 있다. 즉, 비트 라인(28), 저농도 확산 영역(24)의 비트 라인 폭 방향 양측에 형성된 포켓 주입 확산 영역(26)을 포함할 수 있다. 이것에 의하여, 트랜지스터의 쇼트 채널 효과를 억제할 수 있다. 또 한, 실시예 1에서는 비트 라인(28)을 형성하는 마스크층이 게이트 전극(31)이 되기 때문에, 제조 공정을 삭감할 수 있다.
실시예 2
도 7 내지 도 10에 의하여 실시예 2에 관한 플래쉬 메모리 및 그 제조 방법에 대하여 설명한다. 도 7 내지 도 10은 코어를 형성하는 트랜지스터의 비트 라인 폭 방향의 단면을 나타내는 도면이고, 좌측이 메모리 셀의 코어 영역, 우측이 주변 회로 영역을 나타내고 있다.
도 7(a)에 있어서, 반도체 기판(10) 상에, 실시예 1과 마찬가지로, 터널 산화막(12), 트랩층(14)을 형성한다. 트랩층(14) 상에 보호층(15)으로서 산화 실리콘막을 형성한다. 보호층(15)은 제조 공정 중 트랩층(14)을 보호하기 위한 층이다. 열산화법 또는 CVD법에 의하여 적어도 10 nm 이상 형성한다. 보호층(15)으로서 예를 들면, 산화 실리콘막을 사용함으로써, 보호막(15)의 제거가 용이하고, 제거시의 트랩층(14)인 질화 실리콘막과의 선택성을 확보할 수 있다.
도 7(b)에 있어서, 보호층(15) 상에 마스크층(40)으로서 질화 실리콘막을 형성한다. 이 때, 마스크층(40)으로서, 예를 들면 질화 실리콘막을 사용함으로써, 그 후의 마스크층(40)의 에칭이 용이하고, 에칭 시 보호층(15)과의 선택성을 확보할 수 있다. 또한, 그 후의 실사이드 금속막 형성에 있어서, 표면이 실리사이드화하지 않고, 반도체 기판(10) 표면을 선택적으로 실리사이드화시킬 수 있다.
도 7(c)에 있어서, 마스크층(40)에 비트 라인(28)을 형성하기 위한 개구부를 형성한다. 마스크층(40)을 마스크로 하여 반도체 기판(10)에 비소를, 예를 들면 주 입 에너지가 30 keV, 주인 도즈량이 5×1014 cm-2의 조건으로 주입하고, 그 후에 열처리함으로써 저농도 확산 영역(24)을 형성한다. 또한, 포켓 주입을 주입 에너지가 30 keV, 주입 도즈량이 4×1O13 cm-2의 조건으로 실시하고, 저농도 확산 영역(24)의 양측에 포켓 주입 확산 영역(26)을 형성한다.
도 7(d)에 있어서, 마스크층(40) 상에, 막 두께 50 nm를 가진 측벽 막(42)을, 예를 들면 질화 실리콘막으로 형성한다. 측벽층(42)으로서 마스크층(40)과 동일한 질화 실리콘막을 사용함으로써, 나중에 마스크층(40)과 측벽(43)의 제거를 동시에 실시할 수 있다. 도 8(a)에 있어서 측벽 막(42)을 전면을 이방성 드라이 에칭하고, 마스크층(40)의 비트 라인(28) 폭 방향 측면에 측벽(43)을 형성한다. 측벽(43)의 폭은 측벽 막(42)의 막 두께에 의하여 제어할 수 있다.
도 8(b)에 있어서, 마스크층(40) 및 측벽(43)을 마스크로 하여 보호층(15) 및 트랩층(14)을 에칭한다. 도 8(c)에 있어서, 마스크층(40) 및 측벽(43)을 마스크로 하여 반도체 기판(10)에 비소를, 예를 들면 주입 에너지가 4OkeV, 주입 도즈량이 2×1015cm-2의 조건으로 주입하고, 그 후 열처리함으로써 고농도 확산 영역(22)을 형성한다. 이와 같이, 이온 주입의 통과막을 터널 산화막(12) 만으로 함으로써, 실시예 1과 같이 통과 막을 ONO 막(18)으로 하는 것에 비하여 이온 주입 에너지를 작게 할 수 있다. 이것에 의하여, 이온 주입되는 불순물의 가로 방향의 확산을 줄일 수 있다. 이 결과, 더 미세한 비트 라인(28)을 형성할 수 있다.
도 8(d)에 있어서, 마스크층(40) 및 측벽(43)을 마스크로 하여 터널 산화 막(12)을 에칭한다. 마스크층(40) 및 측벽(43)을 마스크로 하여, 비트 라인(28) 표면에 실리사이드 금속막(50)을 형성한다. 실리사이드 금속막(50)의 형성은, 예를 들면 코발트나 티타늄을 스패터법에 의하여 전면에 형성하고, 열처리에 의하여 형성한다. 비트 라인(28) 상에, 비트 라인(28)의 길이 방향으로 연속하여 형성된 실리사이드 금속막(50)을 형성함으로써, 비트 라인(28)의 저(低)저항화를 꾀할 수 있다.
도 9(a)에 있어서, 마스크층(40)을 덮도록, 수지를 도포하고, 수지층(52)을 형성한다. 수지로서는, 예를 들면 HSQ(hydrogen-silsesquioxane)를 사용한다. 도 9(b)에 있어서, 수지층(52)의 일부를, 예를 들면 애싱법으로 제거하고, 측벽(43) 간의 실리사이드 금속막 상에 수지층(52)을 잔존시킨다. 즉, 실리사이드 금속막 상에 선택적으로 수지층(52)을 형성한다. 이 때, 수지층(52)은 트랩층(14)의 측면을 덮고 있는 것이 바람직하다. 마스크층(40) 및 측벽(43)을, 예를 들면 열 인산에 의하여 제거한다. 이 때, 질화 실리콘막인 트랩층(14)의 측면이 수지층(52)에 의하여 보호되고 있기 때문에, 트랩층(14)이 제거되지 않고, 용이하게 마스크층(40) 및 측벽(43)을 제거하는 것이 가능하게 된다.
도 9(d)에 있어서, 수지층(52)을 제거하고, 보호층(15)을 제거한다. 도 10(a)에 있어서, 트랩층(14) 표면 및 실리사이드 금속막(50)의 표면에, 탑 산화막(16)으로서 산화 실리콘막을, 예를 들면 CVD법으로 형성한다. 이 때, 형성 온도는 실리사이드 금속막(50)의 산화를 방지하는 온도, 예를 들면 800℃ 이하로 하는 것이 바람직하다. 이것에 의하여, 터널 산화막(12), 트랩층(14) 및 탑 산화막(16) 을 가진 ONO막(18)이 형성된다. 탑 산화막(16)이 이온 주입에 노출되어 있지 않은 양호한 막질이기 때문에, 실리사이드 금속막(50)과 워드 라인(58)간의 양호한 절연 특성을 얻을 수 있다.
마지막으로, 도 10(b)에 있어서, 주변 회로 영역의 ONO막(18)을 제거하고, 게이트 산화막(60)을 형성한다. 다결정 실리콘막을 퇴적시키고, 소정의 영역을 에칭함으로써, 코어 영역에 게이트 전극을 겸한 워드 라인(58)을 형성한다. 그 후, 주변 회로 영역에서는 주변 회로용의 트랜지스터를 형성한다. 또한, 콘택트 홀을 가진 층간 절연막을 형성한다. 콘택트 홀을 통하여 비트 라인(28)과 접속하는 배선층을 형성한다. 마지막으로, 보호막을 형성하고, 실시예 2에 관한 플래쉬 메모리가 완성된다.
실시예 2에 있어서는, 실시예 1과 마찬가지로, 비트 라인(28)이 LDD 구조를 가진다. 이것에 의하여, 트랜지스터의 소스·드레인 내압의 저하를 방지할 수 있다. 트랜지스터의 특성의 요동을 방지할 수 있다. 또한, 콘택트 홀이 고농도 확산 영역(22)으로부터 벗어난 경우에도, 비트 라인(28)과 반도체 기판(10) 사이에 리크 전류가 흐르는 것을 막을 수 있다. 또한, 마스크층(40)은 절연막인 질화 실리콘막이고, 그 측면에 측벽(43)을 형성할 수 있기 때문에, 트랜지스터의 전기적 특성의 요동을 작게 할 수 있다.
또한, 포켓 주입에 의하여, 트랜지스터의 쇼트 채널 효과를 억제할 수 있다. 또한, 실시예 2에 있어서는, 마스크층(30)으로서 질화 실리콘막을 사용하고 있기 때문에, 비트 라인(28) 상에 선택적으로 실리사이드막(50)을 형성할 수 있다. 이것 에 의하여, 비트 라인을 저저항화할 수 있고, 메모리 셀을 미세화하는 것이 가능하게 된다.
이상, 본 발명이 바람직한 실시 형태에 대하여 상술하였지만, 본 발명은 이와 같은 특정한 실시 형태에 한정되지 않으며, 특허청구범위에 기재된 본 발명의 요지의 범위 내에서 여러 가지 변형, 변경이 가능하다.

Claims (12)

  1. 반도체 기판 상에 설치된 게이트 전극과,
    상기 게이트 전극과 상기 반도체 기판 사이에 형성되고, 상기 게이트 전극 아래에 전하 축적 영역을 가진 ONO막과,
    상기 반도체 기판에 매립되고, 저농도 확산 영역과, 상기 저농도 확산 영역의 중심부에 형성되고 상기 저농도 확산 영역보다 불순물 농도가 높은 고농도 확산 영역과, 소스 영역 및 드레인 영역을 포함하는 비트 라인을
    구비한 반도체 장치.
  2. 제1항에 있어서, 상기 비트 라인은 상기 저농도 확산 영역의 양측에 형성된 포켓 주입 확산 영역을 포함하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 ONO막은 복수의 상기 전하 축적 영역을 가진 반도체 장치.
  4. 제1항 내지 제3항 중 어느 하나의 항에 있어서, 상기 비트 라인과 교차하고, 상기 게이트 전극 상에서 접하는 워드 라인을 구비한 반도체 장치.
  5. 제4항에 있어서, 상기 게이트 전극의 측면에 측벽을 구비한 반도체 장치.
  6. 제1항 내지 제5항 중 어느 하나의 항에 있어서, 상기 비트 라인 상에 비트 라인의 길이 방향으로 연속하여 형성된 실리사이드 금속막을 구비한 반도체 장치.
  7. 반도체 기판 상에 ONO막을 형성하는 공정과,
    상기 ONO막 상에 마스크층을 형성하는 공정과,
    상기 마스크층을 마스크로 하여 이온 주입하고, 상기 반도체 기판에 매립되고, 소스 영역 및 드레인 영역을 포함하는 비트 라인을 구성하는 저농도 확산 영역을 형성하는 공정과,
    상기 마스크층 및 상기 마스크층의 측면에 형성된 측벽을 마스크로 하여 이온 주입하고, 상기 저농도 확산 영역보다 불순물 농도가 높고 상기 비트 라인을 구성하는 고농도 확산 영역을 형성하는 공정을 구비한 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 마스크층을 마스크로 하여 포켓 주입을 하고, 상기 저농도 확산 영역의 양측에, 포켓 주입 확산 영역을 형성하는 반도체 장치의 제조 방법.
  9. 제7항 또는 제8항에 있어서, 상기 마스크층은 금속 또는 절연막을 포함하는 반도체 장치의 제조 방법.
  10. 제7항 또는 제8항에 있어서, 상기 마스크층 상에 금속층을 형성하는 공정과,
    상기 금속층 및 상기 마스크층을 에칭하고, 상기 금속층을 포함하는 워드 라인과 상기 마스크층을 포함하는 게이트 전극을 형성하는 공정을 구비하는 반도체 장치의 제조 방법.
  11. 제7항 또는 제8항에 있어서, 상기 마스크층 및 상기 측벽을 마스크로 하여 상기 비트 라인 상에 실리사이드 금속막을 형성하는 공정을 구비하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 실리사이드 금속막 상에 선택적으로 수지층을 형성하는 공정과,
    상기 마스크층을 제거하는 공정
    을 구비하고,
    상기 마스크층을 제거하는 공정에 있어서, 상기 수지층이 상기 ONO막 중의 트랩층을 덮고 있는 반도체 장치의 제조 방법.
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