JP2003347437A - 不揮発性半導体記憶装置およびその製造方法ならびにその動作方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法ならびにその動作方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】不揮発性半導体記憶装置の情報電荷の保持特性
を向上させると共に、その動作の低電圧化および高速化
を容易にする。 【解決手段】シリコン基板１上に第１拡散層２、第２拡
散層３、第３拡散層４等でもって不揮発性半導体記憶装
置のメモリセルのビット線が形成され、第１絶縁膜５、
孤立物質体６、第２絶縁膜７でもって情報電荷の書き込
み・消去の領域が形成され、上記第２絶縁膜７を被覆す
るゲート電極８が形成される。そして、第１拡散層２、
第２拡散層３、第３拡散層４上に拡散層上絶縁膜９が形
成され、拡散層上絶縁膜９上にワード線１０が配設さ
れ、ワード線１０は上記ゲート電極８に接続される。
を向上させると共に、その動作の低電圧化および高速化
を容易にする。 【解決手段】シリコン基板１上に第１拡散層２、第２拡
散層３、第３拡散層４等でもって不揮発性半導体記憶装
置のメモリセルのビット線が形成され、第１絶縁膜５、
孤立物質体６、第２絶縁膜７でもって情報電荷の書き込
み・消去の領域が形成され、上記第２絶縁膜７を被覆す
るゲート電極８が形成される。そして、第１拡散層２、
第２拡散層３、第３拡散層４上に拡散層上絶縁膜９が形
成され、拡散層上絶縁膜９上にワード線１０が配設さ
れ、ワード線１０は上記ゲート電極８に接続される。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置およびその製造方法に関し、特にＭＯＮＯＳ（Ｍｅ
ｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性半導体記憶装
置とその形成方法に関する。
装置およびその製造方法に関し、特にＭＯＮＯＳ（Ｍｅ
ｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性半導体記憶装
置とその形成方法に関する。
【０００２】
【従来の技術】ＭＩＳトランジスタの不揮発性記憶素子
は大別すると、基本的にはＭＮＯＳ（Ｍｅｔａｌ Ｎｉ
ｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型トランジタとＦＧ（Ｆｌｏａｔｉｎｇ Ｇａｔ
ｅ）型トランジスタとの２種類になる。
は大別すると、基本的にはＭＮＯＳ（Ｍｅｔａｌ Ｎｉ
ｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型トランジタとＦＧ（Ｆｌｏａｔｉｎｇ Ｇａｔ
ｅ）型トランジスタとの２種類になる。
【０００３】前者は２層構造のゲート絶縁膜において、
２層の絶縁膜の境界領域に形成される界面領域等に情報
電荷を蓄積するものである。この型の素子には、その他
シリコン窒化膜上にシリコン酸化膜を形成するＭＯＮＯ
Ｓと呼称されるものがある。この他にこれらのシリコン
酸化膜、シリコン窒化膜以外の絶縁膜を種々に組み合わ
せた構造のものもある。
２層の絶縁膜の境界領域に形成される界面領域等に情報
電荷を蓄積するものである。この型の素子には、その他
シリコン窒化膜上にシリコン酸化膜を形成するＭＯＮＯ
Ｓと呼称されるものがある。この他にこれらのシリコン
酸化膜、シリコン窒化膜以外の絶縁膜を種々に組み合わ
せた構造のものもある。
【０００４】後者は２層のゲート電極の構造において、
第１ゲート電極である浮遊ゲート電極に情報電荷を蓄積
するものである。この構造では、第１ゲート電極が半導
体基板主面のシリコン酸化膜上にフローティング状に形
成され、この第１ゲート電極の上部にシリコン酸化膜と
シリコン窒化膜の複合した層間絶縁膜が設けられ、更に
この層間絶縁膜の上部に制御ゲート電極である第２ゲー
ト電極が形成される。ここで、この第２ゲート電極は前
記第１ゲート電極を被覆している。
第１ゲート電極である浮遊ゲート電極に情報電荷を蓄積
するものである。この構造では、第１ゲート電極が半導
体基板主面のシリコン酸化膜上にフローティング状に形
成され、この第１ゲート電極の上部にシリコン酸化膜と
シリコン窒化膜の複合した層間絶縁膜が設けられ、更に
この層間絶縁膜の上部に制御ゲート電極である第２ゲー
ト電極が形成される。ここで、この第２ゲート電極は前
記第１ゲート電極を被覆している。
【０００５】フラッシュメモリと呼ばれる不揮発性メモ
リでは、基本的には上記Ｍ（Ｏ）ＮＯＳ型トランジスタ
あるいはＦＧ型トランジスタをその不揮発性記憶素子と
して用いることができるが、現在のフラッシュメモリの
量産品は全てＦＧ型トランジスタを不揮発性記憶素子と
して用いている。しかし、ＦＧ型トランジスタでは、情
報電荷の保持特性は原理的には余りよくなく、半導体基
板主面と浮遊ゲート電極の間のトンネル酸化膜として９
ｎｍ以上の比較的に厚いシリコン酸化膜が必要になる。
このために、情報電荷の書き込み・消去の低電圧化に限
界が生じる。
リでは、基本的には上記Ｍ（Ｏ）ＮＯＳ型トランジスタ
あるいはＦＧ型トランジスタをその不揮発性記憶素子と
して用いることができるが、現在のフラッシュメモリの
量産品は全てＦＧ型トランジスタを不揮発性記憶素子と
して用いている。しかし、ＦＧ型トランジスタでは、情
報電荷の保持特性は原理的には余りよくなく、半導体基
板主面と浮遊ゲート電極の間のトンネル酸化膜として９
ｎｍ以上の比較的に厚いシリコン酸化膜が必要になる。
このために、情報電荷の書き込み・消去の低電圧化に限
界が生じる。
【０００６】これに対して、ＭＮＯＳ型トランジスタで
は、半導体基板主面とシリコン窒化膜の間のトンネル酸
化膜の薄膜化が容易であり、３ｎｍ以下の薄いシリコン
酸化膜が使用できる。このために、動作電圧、特に、情
報電荷の書き込み・消去の電圧の低減が原理的に可能で
ある。この不揮発性記憶素子の情報電荷の書き込み・消
去動作は以下の通りである。すなわち、ＭＮＯＳ型トラ
ンジスタでは、半導体基板主面に形成した２ｎｍ程度の
膜厚のシリコン酸化膜の直接トンネルを通して、半導体
基板から上記界面領域に電子を注入し情報電荷の書き込
みが行われ、その逆に界面領域から半導体基板に電子を
放出することで情報電荷の消去が行われる。このような
界面領域は電子の捕獲領域となっている。この情報電荷
の書き込み状態が記憶情報の情報”１”に相当し、情報
電荷の消去状態が記憶情報の情報”０”に相当する。そ
こで、原理的に書き込み・消去の低電圧化が可能なＭ
（Ｏ）ＮＯＳ型トランジスタをフラッシュメモリ等の不
揮発性メモリの記憶素子として実用に供すべく、近年に
おいて種々の検討が精力的になされてきている。
は、半導体基板主面とシリコン窒化膜の間のトンネル酸
化膜の薄膜化が容易であり、３ｎｍ以下の薄いシリコン
酸化膜が使用できる。このために、動作電圧、特に、情
報電荷の書き込み・消去の電圧の低減が原理的に可能で
ある。この不揮発性記憶素子の情報電荷の書き込み・消
去動作は以下の通りである。すなわち、ＭＮＯＳ型トラ
ンジスタでは、半導体基板主面に形成した２ｎｍ程度の
膜厚のシリコン酸化膜の直接トンネルを通して、半導体
基板から上記界面領域に電子を注入し情報電荷の書き込
みが行われ、その逆に界面領域から半導体基板に電子を
放出することで情報電荷の消去が行われる。このような
界面領域は電子の捕獲領域となっている。この情報電荷
の書き込み状態が記憶情報の情報”１”に相当し、情報
電荷の消去状態が記憶情報の情報”０”に相当する。そ
こで、原理的に書き込み・消去の低電圧化が可能なＭ
（Ｏ）ＮＯＳ型トランジスタをフラッシュメモリ等の不
揮発性メモリの記憶素子として実用に供すべく、近年に
おいて種々の検討が精力的になされてきている。
【０００７】ＭＯＮＯＳ型トランジスタをフラッシュメ
モリの不揮発性記憶素子とするものとして、例えば、米
国特許第５，７６８，１９２号にその基本構造を開示し
た不揮発性記憶素子がある。更に、最近では不揮発性メ
モリの製造プロセスを大幅に簡素化できる技術が、ＮＲ
ＯＭ（Ｎｉｔｒｉｄｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏ
ｒｙ）として、米国特許第５，９６６，６０３号に開示
された（以下、第１の従来例と記す）。この場合の不揮
発性記憶素子の基本構造は、上記米国特許第５，７６
８，１９２号に開示されたものと同じである。
モリの不揮発性記憶素子とするものとして、例えば、米
国特許第５，７６８，１９２号にその基本構造を開示し
た不揮発性記憶素子がある。更に、最近では不揮発性メ
モリの製造プロセスを大幅に簡素化できる技術が、ＮＲ
ＯＭ（Ｎｉｔｒｉｄｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏ
ｒｙ）として、米国特許第５，９６６，６０３号に開示
された（以下、第１の従来例と記す）。この場合の不揮
発性記憶素子の基本構造は、上記米国特許第５，７６
８，１９２号に開示されたものと同じである。
【０００８】更には、２０００年、ヴイ・エル・エス・
アイ・シンポジウム・テクニカル・ダイジェスト（２０
００ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈ
ｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａ
ｌ Ｐａｐｅｒｓ）ｐｐ．１２２−１２３で発表された
不揮発性記憶素子の構造（以下、第２の従来例と記す）
がある。
アイ・シンポジウム・テクニカル・ダイジェスト（２０
００ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈ
ｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａ
ｌ Ｐａｐｅｒｓ）ｐｐ．１２２−１２３で発表された
不揮発性記憶素子の構造（以下、第２の従来例と記す）
がある。
【０００９】以下、従来の技術として第１の従来例につ
いて図２１乃至図２４に基づいて説明する。この中で、
上記ＭＯＮＯＳの基本動作についても説明する。図２１
は、ＮＲＯＭのセル部の平面図である。そして、図２２
は、図２１に記したＸ−Ｘで切断したところの断面図で
あり、その製造工程を示す図である。ここで、図２１で
は簡明化のためにセル部の配線のみで説明する。
いて図２１乃至図２４に基づいて説明する。この中で、
上記ＭＯＮＯＳの基本動作についても説明する。図２１
は、ＮＲＯＭのセル部の平面図である。そして、図２２
は、図２１に記したＸ−Ｘで切断したところの断面図で
あり、その製造工程を示す図である。ここで、図２１で
は簡明化のためにセル部の配線のみで説明する。
【００１０】図２１に示すように、ＮＲＯＭのセル部で
は、シリコン基板１０１上に第１拡散層１０２、第２拡
散層１０３、第３拡散層１０４等が形成され、ワード線
（ゲート電極）１０５，１０６，１０７が、上記拡散層
に直交して配設される。ここで、上記拡散層はそれぞれ
ビット線になる。
は、シリコン基板１０１上に第１拡散層１０２、第２拡
散層１０３、第３拡散層１０４等が形成され、ワード線
（ゲート電極）１０５，１０６，１０７が、上記拡散層
に直交して配設される。ここで、上記拡散層はそれぞれ
ビット線になる。
【００１１】図２２（ａ）に示すように、Ｐ導電型のシ
リコン基板１０１の熱酸化で第１絶縁膜１０８を形成
し、化学気相成長（ＣＶＤ）法でシリコン窒化膜を成膜
し第２絶縁膜１０９を形成する。このようにした後、公
知のリソグラフィ技術で、平面パターンが短冊状（短冊
状パターン）である拡散層パターンを有するレジストマ
スク１１０を第２絶縁膜１０９上に形成する。そして、
上記第２絶縁膜１０９をエッチング除去する。その後、
図２２（ｂ）に示すように、レジストマスク１１０をイ
オン注入マスクにしてヒ素等のＮ型不純物をイオン注入
し上記レジストマスク１１０を除去する。そして、熱処
理を施して第１拡散層１０２、第２拡散層１０３、第３
拡散層１０４をシリコン基板１０１表面に形成する。
リコン基板１０１の熱酸化で第１絶縁膜１０８を形成
し、化学気相成長（ＣＶＤ）法でシリコン窒化膜を成膜
し第２絶縁膜１０９を形成する。このようにした後、公
知のリソグラフィ技術で、平面パターンが短冊状（短冊
状パターン）である拡散層パターンを有するレジストマ
スク１１０を第２絶縁膜１０９上に形成する。そして、
上記第２絶縁膜１０９をエッチング除去する。その後、
図２２（ｂ）に示すように、レジストマスク１１０をイ
オン注入マスクにしてヒ素等のＮ型不純物をイオン注入
し上記レジストマスク１１０を除去する。そして、熱処
理を施して第１拡散層１０２、第２拡散層１０３、第３
拡散層１０４をシリコン基板１０１表面に形成する。
【００１２】次に、全面を７５０℃以上で熱酸化する。
図２２（ｃ）に示すように、この熱酸化により膜厚が１
００ｎｍの拡散層上絶縁膜１１１を、上記第１拡散層１
０２、第２拡散層１０３、第３拡散層１０４表面に形成
する。ここで、同時に第２絶縁膜１０９表面も熱酸化さ
れ、シリコン酸化膜が形成されて第３絶縁膜１１２が形
成される。このようにして、第３絶縁膜１１２（シリコ
ン酸化膜）／第２絶縁膜１０９（シリコン窒化膜）／第
１絶縁膜１０８（シリコン酸化膜）で成るＯＮＯ構造の
積層する絶縁膜が形成されることになる。
図２２（ｃ）に示すように、この熱酸化により膜厚が１
００ｎｍの拡散層上絶縁膜１１１を、上記第１拡散層１
０２、第２拡散層１０３、第３拡散層１０４表面に形成
する。ここで、同時に第２絶縁膜１０９表面も熱酸化さ
れ、シリコン酸化膜が形成されて第３絶縁膜１１２が形
成される。このようにして、第３絶縁膜１１２（シリコ
ン酸化膜）／第２絶縁膜１０９（シリコン窒化膜）／第
１絶縁膜１０８（シリコン酸化膜）で成るＯＮＯ構造の
積層する絶縁膜が形成されることになる。
【００１３】次に、図２２（ｄ）に示すように、導電膜
として、膜厚が２００ｎｍ程度のタングステンポリサイ
ド膜を全面に堆積させ、公知のリソグラフィ技術とドラ
イエッチング技術とで加工し、ワード線１０５を形成す
る。
として、膜厚が２００ｎｍ程度のタングステンポリサイ
ド膜を全面に堆積させ、公知のリソグラフィ技術とドラ
イエッチング技術とで加工し、ワード線１０５を形成す
る。
【００１４】このようにして、図２２（ｄ）に示すよう
に、シリコン基板１０１上に第１拡散層１０２、第２拡
散層１０３、第３拡散層１０４等でもってＮＲＯＭセル
のビット線が形成され、ＯＮＯ構造となる第１絶縁膜１
０８、第２絶縁膜１０９、第３絶縁膜１１２でもって情
報電荷の書き込み・消去の領域が形成される。そして、
図２１にも示したように、ワード線１０５，１０６，１
０７が配設され、ＮＲＯＭセルの基本構造ができあが
る。
に、シリコン基板１０１上に第１拡散層１０２、第２拡
散層１０３、第３拡散層１０４等でもってＮＲＯＭセル
のビット線が形成され、ＯＮＯ構造となる第１絶縁膜１
０８、第２絶縁膜１０９、第３絶縁膜１１２でもって情
報電荷の書き込み・消去の領域が形成される。そして、
図２１にも示したように、ワード線１０５，１０６，１
０７が配設され、ＮＲＯＭセルの基本構造ができあが
る。
【００１５】次に、上記ＮＲＯＭセルの基本構造となる
ＭＯＮＯＳ型トランジスタの基本動作について説明す
る。情報電荷（今の場合、電子である）の書き込み動作
では、図２３（ａ）に示すように、例えば、シリコン基
板１０１および第１拡散層１０２は接地電位に固定さ
れ、第２拡散層１０３のＶW は１〜２Ｖに、ゲート電極
１０５のＶGWは５Ｖ程度に設定される。すなわち、ＭＯ
ＮＯＳ型トランジスタのＭＩＳトランジスタ動作として
はリニア特性状態になるように設定される。このような
電圧が印加されると、ソースである第１拡散層１０２か
らドレインである第２拡散層１０３に電子流１１３（チ
ャネル電流）が生じ、第２拡散層１０３の近傍でチャネ
ルホットエレクトロン（ＣＨＥ）となり、その一部が第
１絶縁膜１０８の障壁を越えて第２絶縁膜１０９のある
領域に捕獲される。これが、図１２に示す捕獲領域１１
４である。このように、電子の書き込みでは、情報電荷
は第２絶縁膜１０９の第２拡散層１０３端に近い領域に
蓄積されることになる。
ＭＯＮＯＳ型トランジスタの基本動作について説明す
る。情報電荷（今の場合、電子である）の書き込み動作
では、図２３（ａ）に示すように、例えば、シリコン基
板１０１および第１拡散層１０２は接地電位に固定さ
れ、第２拡散層１０３のＶW は１〜２Ｖに、ゲート電極
１０５のＶGWは５Ｖ程度に設定される。すなわち、ＭＯ
ＮＯＳ型トランジスタのＭＩＳトランジスタ動作として
はリニア特性状態になるように設定される。このような
電圧が印加されると、ソースである第１拡散層１０２か
らドレインである第２拡散層１０３に電子流１１３（チ
ャネル電流）が生じ、第２拡散層１０３の近傍でチャネ
ルホットエレクトロン（ＣＨＥ）となり、その一部が第
１絶縁膜１０８の障壁を越えて第２絶縁膜１０９のある
領域に捕獲される。これが、図１２に示す捕獲領域１１
４である。このように、電子の書き込みでは、情報電荷
は第２絶縁膜１０９の第２拡散層１０３端に近い領域に
蓄積されることになる。
【００１６】次に、上記ＭＯＮＯＳ型トランジスタでの
情報の読み出し動作では、図２３（ｂ）に示すように、
逆に、第２拡散層１０３がソースとして接地電位に固定
され、ドレインとなる第１拡散層１０２のＶR は１．５
Ｖに、ゲート電極１０５のＶ GRは３Ｖ程度に設定され
る。なお、ここでシリコン基板１０１は接地電位であ
る。
情報の読み出し動作では、図２３（ｂ）に示すように、
逆に、第２拡散層１０３がソースとして接地電位に固定
され、ドレインとなる第１拡散層１０２のＶR は１．５
Ｖに、ゲート電極１０５のＶ GRは３Ｖ程度に設定され
る。なお、ここでシリコン基板１０１は接地電位であ
る。
【００１７】このようにすると、捕獲領域１１４に電子
が書き込まれた情報”１”の場合には、第１拡散層１０
２と第２拡散層１０３間で電流は流れない。これに対し
て、捕獲領域１１４に電子が書き込まれていない情報”
０”の場合には、第１拡散層１０２と第２拡散層１０３
間で電流が流れる。このようにして、書き込み情報の読
み出しができることになる。
が書き込まれた情報”１”の場合には、第１拡散層１０
２と第２拡散層１０３間で電流は流れない。これに対し
て、捕獲領域１１４に電子が書き込まれていない情報”
０”の場合には、第１拡散層１０２と第２拡散層１０３
間で電流が流れる。このようにして、書き込み情報の読
み出しができることになる。
【００１８】次に、上記ＭＯＮＯＳ型トランジスタでの
情報の消去動作では、図２３（ａ）に示す構造におい
て、例えば、シリコン基板１０１および第１拡散層１０
２は接地電位に固定され、第２拡散層１０３のＶE は５
Ｖに、ゲート電極１０５のＶGEは−５Ｖ程度に設定され
る。このような電圧が印加されると、第２拡散層１０３
端部であって、ゲート電極１０５とオーバラップする領
域でのバンドベンディングによるバンド間トンネリング
で発生する正孔が、上記捕獲領域１１４に注入されて、
情報電荷の消去がなされる。
情報の消去動作では、図２３（ａ）に示す構造におい
て、例えば、シリコン基板１０１および第１拡散層１０
２は接地電位に固定され、第２拡散層１０３のＶE は５
Ｖに、ゲート電極１０５のＶGEは−５Ｖ程度に設定され
る。このような電圧が印加されると、第２拡散層１０３
端部であって、ゲート電極１０５とオーバラップする領
域でのバンドベンディングによるバンド間トンネリング
で発生する正孔が、上記捕獲領域１１４に注入されて、
情報電荷の消去がなされる。
【００１９】上述したＮＲＯＭでは、２ビット／１セル
の構成にすることが可能になる。これについて図２４で
説明する。図２４に示すように、シリコン基板１０１上
に第１拡散層１０２、第２拡散層１０３等でもってＮＲ
ＯＭセルのビット線が拡散層上絶縁膜１１１で被覆され
て形成され、ＯＮＯ構造となる第１絶縁膜１０８、第２
絶縁膜１０９、第３絶縁膜１１２でもって情報電荷の書
き込み・消去の領域が形成される。ここで、ＮＲＯＭで
は２箇所に形成する情報電荷の書き込み領域すなわち電
子の捕獲領域である（第１ビット）捕獲領域１１４、第
２ビット捕獲領域１１５が用いられる。この場合の動作
は、図２３で説明したのと基本的に同じとなる。このよ
うにして多ビット化が可能となり、上述した２ビット／
１セル構成できるようになる。
の構成にすることが可能になる。これについて図２４で
説明する。図２４に示すように、シリコン基板１０１上
に第１拡散層１０２、第２拡散層１０３等でもってＮＲ
ＯＭセルのビット線が拡散層上絶縁膜１１１で被覆され
て形成され、ＯＮＯ構造となる第１絶縁膜１０８、第２
絶縁膜１０９、第３絶縁膜１１２でもって情報電荷の書
き込み・消去の領域が形成される。ここで、ＮＲＯＭで
は２箇所に形成する情報電荷の書き込み領域すなわち電
子の捕獲領域である（第１ビット）捕獲領域１１４、第
２ビット捕獲領域１１５が用いられる。この場合の動作
は、図２３で説明したのと基本的に同じとなる。このよ
うにして多ビット化が可能となり、上述した２ビット／
１セル構成できるようになる。
【００２０】次に、従来の技術として、第２の従来例を
図２５に基づいて説明する。図２５は、不揮発性メモリ
セル部の断面図である。この場合の特徴は、メモリセル
のアレイ構造において、ワード線と制御ゲート配線とが
形成される点にある。
図２５に基づいて説明する。図２５は、不揮発性メモリ
セル部の断面図である。この場合の特徴は、メモリセル
のアレイ構造において、ワード線と制御ゲート配線とが
形成される点にある。
【００２１】図２５に示すように、例えばＰ導電型のシ
リコン基板２０１の主面にＮ+ 拡散層でもって、第１拡
散層２０２、第２拡散層２０３および第３拡散層２０４
が形成されている。そして、第１拡散層２０２および第
２拡散層２０３、第２拡散層２０２および第３拡散層２
０４を挟み、シリコン基板２０１上にそれぞれ絶縁膜を
介して、第１制御ゲート電極２０５、第２制御ゲート電
極２０６、ゲート電極２０７が形成される。この第１制
御ゲート電極２０５と第２制御ゲート電極２０６とが上
記制御ゲート配線としてメモリセル内に配設される。こ
こで、第１（２）制御ゲート電極２０５，２０６とシリ
コン基板２０１間の絶縁膜は、第１の従来例と同様にＯ
ＮＯ構造の絶縁膜である。すなわち、第１絶縁膜２０８
（シリコン酸化膜）、第２絶縁膜２０９（シリコン窒化
膜）、第３絶縁膜２１０（シリコン酸化膜）で成るＯＮ
Ｏ構造の積層する絶縁膜である。そして、ゲート電極２
０７とシリコン基板２０１間の絶縁膜は単層のシリコン
酸化膜である。例えば、第１絶縁膜２０８（シリコン酸
化膜）で成る。更には、第１（２）制御ゲート電極２０
５，２０６とゲート電極２０７間も、上記ＯＮＯ構造の
絶縁膜で電気的に分離されている。
リコン基板２０１の主面にＮ+ 拡散層でもって、第１拡
散層２０２、第２拡散層２０３および第３拡散層２０４
が形成されている。そして、第１拡散層２０２および第
２拡散層２０３、第２拡散層２０２および第３拡散層２
０４を挟み、シリコン基板２０１上にそれぞれ絶縁膜を
介して、第１制御ゲート電極２０５、第２制御ゲート電
極２０６、ゲート電極２０７が形成される。この第１制
御ゲート電極２０５と第２制御ゲート電極２０６とが上
記制御ゲート配線としてメモリセル内に配設される。こ
こで、第１（２）制御ゲート電極２０５，２０６とシリ
コン基板２０１間の絶縁膜は、第１の従来例と同様にＯ
ＮＯ構造の絶縁膜である。すなわち、第１絶縁膜２０８
（シリコン酸化膜）、第２絶縁膜２０９（シリコン窒化
膜）、第３絶縁膜２１０（シリコン酸化膜）で成るＯＮ
Ｏ構造の積層する絶縁膜である。そして、ゲート電極２
０７とシリコン基板２０１間の絶縁膜は単層のシリコン
酸化膜である。例えば、第１絶縁膜２０８（シリコン酸
化膜）で成る。更には、第１（２）制御ゲート電極２０
５，２０６とゲート電極２０７間も、上記ＯＮＯ構造の
絶縁膜で電気的に分離されている。
【００２２】そして、図２５に示すように層間絶縁膜２
１１が形成され、上記ゲート電極２０７に接続してワー
ド線２１２が配設されている。
１１が形成され、上記ゲート電極２０７に接続してワー
ド線２１２が配設されている。
【００２３】このような構造において、情報電荷（電
子）の書き込みは、上記第１（２）制御ゲート電極２０
５，２０６下にあるＯＮＯ構造の捕獲領域になされるこ
とになる。そして、情報電荷の消去動作では、第１
（２）制御ゲート電極２０５，２０６と第１（２）拡散
層２０２，２０３間に電圧が印加され、第１の従来例で
説明したようなバンド間トンネルによる正孔が上記捕獲
領域に注入される。
子）の書き込みは、上記第１（２）制御ゲート電極２０
５，２０６下にあるＯＮＯ構造の捕獲領域になされるこ
とになる。そして、情報電荷の消去動作では、第１
（２）制御ゲート電極２０５，２０６と第１（２）拡散
層２０２，２０３間に電圧が印加され、第１の従来例で
説明したようなバンド間トンネルによる正孔が上記捕獲
領域に注入される。
【００２４】
【発明が解決しようとする課題】上述した第１の従来例
に示したＮＲＯＭのメモリセル部を構成する不揮発性記
憶素子においては、情報電荷の蓄積保持時間の規格値を
保証しようとすると、第１絶縁膜１０８、第２絶縁膜１
０９および第３絶縁膜１１２の膜厚の薄膜化に限界が生
じる。現在、発明者は、上記のＭＯＮＯＳ構造の不揮発
性記憶素子の基本特性について種々の試行実験を行って
いる。その結果、１０年の蓄積保持時間を保証するため
には、ＯＮＯ構造の絶縁膜をシリコン酸化膜換算にする
と、その薄膜化の下限は８ｎｍ程度になることが判っ
た。そして、高速化が必須となっている最近のフラッシ
ュメモリでは、その読み出し動作での高速化に限界が生
じてくることが明らかになってきた。
に示したＮＲＯＭのメモリセル部を構成する不揮発性記
憶素子においては、情報電荷の蓄積保持時間の規格値を
保証しようとすると、第１絶縁膜１０８、第２絶縁膜１
０９および第３絶縁膜１１２の膜厚の薄膜化に限界が生
じる。現在、発明者は、上記のＭＯＮＯＳ構造の不揮発
性記憶素子の基本特性について種々の試行実験を行って
いる。その結果、１０年の蓄積保持時間を保証するため
には、ＯＮＯ構造の絶縁膜をシリコン酸化膜換算にする
と、その薄膜化の下限は８ｎｍ程度になることが判っ
た。そして、高速化が必須となっている最近のフラッシ
ュメモリでは、その読み出し動作での高速化に限界が生
じてくることが明らかになってきた。
【００２５】そして、第１の従来例では、図２３で説明
したように、情報電荷の捕獲領域１１４に書き込まれた
電子は、シリコン酸化膜より絶縁性の悪いシリコン窒化
膜から成る第２絶縁膜１０９を横方向にドリフト移動す
るようになり、捕獲領域が経時時間と共に拡がってしま
い、情報電荷の保持特性が悪くなる。図２４に示したよ
うにＮＲＯＭを２ビット／１セルで作動させる場合に
は、捕獲領域１１４あるいは捕獲領域１１５に書き込ま
れた電子が経時時間で拡がると、蓄積情報の読み出しが
難しくなる。このように、ＮＲＯＭのように多ビット化
で不揮発性記憶素子を動作させる場合には、上記捕獲領
域内の電子の僅かな経時時間変化でも大きな影響がで
る。この場合では、書き込む電子の量は５００〜１００
０個程度となり、その電子の捕獲領域は、その横方向の
幅が１０ｎｍ程度と非常に狭い領域になるからである。
したように、情報電荷の捕獲領域１１４に書き込まれた
電子は、シリコン酸化膜より絶縁性の悪いシリコン窒化
膜から成る第２絶縁膜１０９を横方向にドリフト移動す
るようになり、捕獲領域が経時時間と共に拡がってしま
い、情報電荷の保持特性が悪くなる。図２４に示したよ
うにＮＲＯＭを２ビット／１セルで作動させる場合に
は、捕獲領域１１４あるいは捕獲領域１１５に書き込ま
れた電子が経時時間で拡がると、蓄積情報の読み出しが
難しくなる。このように、ＮＲＯＭのように多ビット化
で不揮発性記憶素子を動作させる場合には、上記捕獲領
域内の電子の僅かな経時時間変化でも大きな影響がで
る。この場合では、書き込む電子の量は５００〜１００
０個程度となり、その電子の捕獲領域は、その横方向の
幅が１０ｎｍ程度と非常に狭い領域になるからである。
【００２６】第２の従来例では、上述したように制御ゲ
ート電極を有するＭＯＮＯＳ型トランジスタと、ゲート
電極を有するＭＯＳトランジスタとが、１個のメモリセ
ルに形成される。ここで、制御ゲート電極は、ゲート電
極の側壁に形成されるサイドウォール導電膜で構成され
ている。このような構造であると、制御ゲート電極のチ
ャネル方向の寸法は縮小できるために、実効的なチャネ
ル長が短くなり上述した読み出し動作の高速化が可能に
なる。
ート電極を有するＭＯＮＯＳ型トランジスタと、ゲート
電極を有するＭＯＳトランジスタとが、１個のメモリセ
ルに形成される。ここで、制御ゲート電極は、ゲート電
極の側壁に形成されるサイドウォール導電膜で構成され
ている。このような構造であると、制御ゲート電極のチ
ャネル方向の寸法は縮小できるために、実効的なチャネ
ル長が短くなり上述した読み出し動作の高速化が可能に
なる。
【００２７】しかし、この場合でも、第１も従来例で説
明したのと同じ理由により、情報電荷の捕獲領域が経時
時間と共に拡がり情報電荷の保持特性が悪くなる。
明したのと同じ理由により、情報電荷の捕獲領域が経時
時間と共に拡がり情報電荷の保持特性が悪くなる。
【００２８】本発明の主目的は、ＭＯＮＯＳ構造の不揮
発性記憶素子の情報電荷の保持特性を向上させることに
ある。そして、フラッシュメモリ等の不揮発性メモリの
大容量化、その動作電圧の低電圧化および動作の高速化
を容易にすると共に、その高機能化あるいは多機能化を
可能にすることにある。更に、本発明の他の目的は、Ｎ
ＲＯＭのような多ビット化が可能なフラッシュメモリの
実用化を容易にすることにある。
発性記憶素子の情報電荷の保持特性を向上させることに
ある。そして、フラッシュメモリ等の不揮発性メモリの
大容量化、その動作電圧の低電圧化および動作の高速化
を容易にすると共に、その高機能化あるいは多機能化を
可能にすることにある。更に、本発明の他の目的は、Ｎ
ＲＯＭのような多ビット化が可能なフラッシュメモリの
実用化を容易にすることにある。
【００２９】
【課題を解決するための手段】このために本発明の不揮
発性半導体記憶装置では、半導体基板表面に第１の拡散
層と第２の拡散層とがゲート電極を挟んで形成されその
間がチャネル領域とされ、前記チャネル領域の前記半導
体基板表面上に順に第１の絶縁層、孤立物質体、第２の
絶縁層が積層して形成されている。
発性半導体記憶装置では、半導体基板表面に第１の拡散
層と第２の拡散層とがゲート電極を挟んで形成されその
間がチャネル領域とされ、前記チャネル領域の前記半導
体基板表面上に順に第１の絶縁層、孤立物質体、第２の
絶縁層が積層して形成されている。
【００３０】あるいは、本発明の不揮発性半導体記憶装
置では、半導体基板表面に第１の拡散層と第２の拡散層
とが第１の制御ゲート電極、ゲート電極および第２の制
御ゲート電極を挟んで形成され、その間がチャネル領域
とされ、前記第１の制御ゲート電極と半導体基板表面間
および前記第２の制御ゲート電極と半導体基板表面間に
順に第１の絶縁層、孤立物質体、第２の絶縁層が積層し
て形成され、前記ゲート電極と半導体基板表面間に第３
の絶縁層が形成されている。ここで、前記第１の制御ゲ
ート電極、ゲート電極および第２の制御ゲート電極は全
て電気接続されている。または、前記第１の制御ゲート
電極、ゲート電極および第２の制御ゲート電極は全て絶
縁分離されている。
置では、半導体基板表面に第１の拡散層と第２の拡散層
とが第１の制御ゲート電極、ゲート電極および第２の制
御ゲート電極を挟んで形成され、その間がチャネル領域
とされ、前記第１の制御ゲート電極と半導体基板表面間
および前記第２の制御ゲート電極と半導体基板表面間に
順に第１の絶縁層、孤立物質体、第２の絶縁層が積層し
て形成され、前記ゲート電極と半導体基板表面間に第３
の絶縁層が形成されている。ここで、前記第１の制御ゲ
ート電極、ゲート電極および第２の制御ゲート電極は全
て電気接続されている。または、前記第１の制御ゲート
電極、ゲート電極および第２の制御ゲート電極は全て絶
縁分離されている。
【００３１】あるいは、本発明の不揮発性半導体記憶装
置では、半導体基板表面に第１の拡散層と第２の拡散層
とがゲート電極を挟んで形成されその間がチャネル領域
とされ、前記チャネル領域であって前記第１の拡散層あ
るいは第２の拡散層に隣接する領域上に順に第１の絶縁
層、孤立物質体、第２の絶縁層が積層して形成され、前
記チャネル領域であって前記第１の絶縁層、孤立物質
体、第２の絶縁層の形成されていない領域に第３の絶縁
層が形成され、前記第１の絶縁層、孤立物質体、第２の
絶縁層および第３の絶縁層が前記ゲート電極で被覆され
ている。
置では、半導体基板表面に第１の拡散層と第２の拡散層
とがゲート電極を挟んで形成されその間がチャネル領域
とされ、前記チャネル領域であって前記第１の拡散層あ
るいは第２の拡散層に隣接する領域上に順に第１の絶縁
層、孤立物質体、第２の絶縁層が積層して形成され、前
記チャネル領域であって前記第１の絶縁層、孤立物質
体、第２の絶縁層の形成されていない領域に第３の絶縁
層が形成され、前記第１の絶縁層、孤立物質体、第２の
絶縁層および第３の絶縁層が前記ゲート電極で被覆され
ている。
【００３２】ここで、前記第１の絶縁層、第２の絶縁層
はシリコン酸化膜で構成され、前記孤立物質体は窒化シ
リコン、シリコン（Ｓｉ）、シリコンゲルマニウム（Ｓ
ｉＧｅ）あるいは高融点金属で構成されている。そし
て、前記孤立物質体は半球状、島状あるいは柱状の構造
になっている。また、前記孤立物質体が半球状の構造で
あり、その径が１ｎｍ〜１０ｎｍであり、前記孤立物質
体の間隔が２ｎｍ〜５ｎｍである。
はシリコン酸化膜で構成され、前記孤立物質体は窒化シ
リコン、シリコン（Ｓｉ）、シリコンゲルマニウム（Ｓ
ｉＧｅ）あるいは高融点金属で構成されている。そし
て、前記孤立物質体は半球状、島状あるいは柱状の構造
になっている。また、前記孤立物質体が半球状の構造で
あり、その径が１ｎｍ〜１０ｎｍであり、前記孤立物質
体の間隔が２ｎｍ〜５ｎｍである。
【００３３】あるいは、本発明の不揮発性半導体記憶装
置では、上記不揮発性半導体記憶装置でもってメモリセ
ルが構成され、該メモリセルのワード線は前記ゲート電
極に接続されており、前記第１の拡散層あるいは第２の
拡散層で前記メモリセルのビット線が形成されている。
置では、上記不揮発性半導体記憶装置でもってメモリセ
ルが構成され、該メモリセルのワード線は前記ゲート電
極に接続されており、前記第１の拡散層あるいは第２の
拡散層で前記メモリセルのビット線が形成されている。
【００３４】ここで、前記第３の絶縁層の単位面積当た
りの容量値は前記第１の絶縁層、孤立物質体、第２の絶
縁層の積層する絶縁膜の単位面積当たりの容量値より大
きくなるように形成されている。また、前記ゲート電
極、前記第１の制御ゲート電極あるいは第２の制御ゲー
ト電極の端部は前記積層する絶縁膜を挟んで前記第１の
拡散層あるいは第２の拡散層とオーバラップしている。
りの容量値は前記第１の絶縁層、孤立物質体、第２の絶
縁層の積層する絶縁膜の単位面積当たりの容量値より大
きくなるように形成されている。また、前記ゲート電
極、前記第１の制御ゲート電極あるいは第２の制御ゲー
ト電極の端部は前記積層する絶縁膜を挟んで前記第１の
拡散層あるいは第２の拡散層とオーバラップしている。
【００３５】あるいは、本発明の不揮発性半導体記憶装
置では、前記第１の拡散層あるいは第２の拡散層に近接
し前記チャネル領域上に在る複数の前記孤立物質体に情
報電荷の書き込み・消去領域が２箇所以上に形成されて
いる。
置では、前記第１の拡散層あるいは第２の拡散層に近接
し前記チャネル領域上に在る複数の前記孤立物質体に情
報電荷の書き込み・消去領域が２箇所以上に形成されて
いる。
【００３６】あるいは、本発明の不揮発性半導体記憶装
置の動作方法では、不揮発性半導体記憶装置における情
報電荷の書き込み動作において、前記不揮発性半導体記
憶装置のＭＩＳトランジスタ動作が飽和特性を示す状態
にして、前記積層する絶縁膜である前記第１の絶縁層、
孤立物質体、第２の絶縁層に電子を注入する。
置の動作方法では、不揮発性半導体記憶装置における情
報電荷の書き込み動作において、前記不揮発性半導体記
憶装置のＭＩＳトランジスタ動作が飽和特性を示す状態
にして、前記積層する絶縁膜である前記第１の絶縁層、
孤立物質体、第２の絶縁層に電子を注入する。
【００３７】あるいは、本発明の不揮発性半導体記憶装
置の動作方法では、不揮発性半導体記憶装置における情
報電荷の書き込み動作において、前記第１の拡散層ある
いは第２の拡散層に２種類以上の異なる電圧を印加し、
前記第１の拡散層あるいは第２の拡散層に近接し前記チ
ャネル領域上に在る複数の前記孤立物質体において異な
る２箇所以上に電子を書き込む。
置の動作方法では、不揮発性半導体記憶装置における情
報電荷の書き込み動作において、前記第１の拡散層ある
いは第２の拡散層に２種類以上の異なる電圧を印加し、
前記第１の拡散層あるいは第２の拡散層に近接し前記チ
ャネル領域上に在る複数の前記孤立物質体において異な
る２箇所以上に電子を書き込む。
【００３８】あるいは、本発明の不揮発性半導体記憶装
置の動作方法では、不揮発性半導体記憶装置における情
報電荷の読み出し動作において、前記第１の制御ゲート
電極あるいは第２の制御ゲート電極の電圧を制御し、前
記第１の拡散層に近接した電子捕獲領域の書き込み情報
と前記第２の拡散層に近接した電子捕獲領域の書き込み
情報とを分別して読み出す。
置の動作方法では、不揮発性半導体記憶装置における情
報電荷の読み出し動作において、前記第１の制御ゲート
電極あるいは第２の制御ゲート電極の電圧を制御し、前
記第１の拡散層に近接した電子捕獲領域の書き込み情報
と前記第２の拡散層に近接した電子捕獲領域の書き込み
情報とを分別して読み出す。
【００３９】あるいは、本発明の不揮発性半導体記憶装
置の製造方法は、半導体基板表面に第１の絶縁層、孤立
物質体、第２の絶縁層および第１の導電膜をこの順に積
層して形成する工程と、前記第１の導電膜上に短冊状パ
ターンのレジストマスクを形成し、前記レジストマスク
をエッチングマスクにして前記第１の導電膜をドライエ
ッチングする工程と、前記レジストマスクを用いたイオ
ン注入により前記半導体基板表面に不純物を導入し第１
の拡散層と第２の拡散層を形成する工程と、前記レジス
トマスクを除去した後、前記ドライエッチングで形成し
た短冊状パターンの第１の導電膜間であって前記前記第
１の拡散層と第２の拡散層上に絶縁膜を形成する工程
と、前記絶縁膜および前記短冊状パターンの第１の導電
膜に被着する第２の導電膜を形成する工程と、前記第２
の導電膜を加工し配線層を形成すると同時に前記短冊状
パターンの第１の導電膜を加工する工程と、を含む。
置の製造方法は、半導体基板表面に第１の絶縁層、孤立
物質体、第２の絶縁層および第１の導電膜をこの順に積
層して形成する工程と、前記第１の導電膜上に短冊状パ
ターンのレジストマスクを形成し、前記レジストマスク
をエッチングマスクにして前記第１の導電膜をドライエ
ッチングする工程と、前記レジストマスクを用いたイオ
ン注入により前記半導体基板表面に不純物を導入し第１
の拡散層と第２の拡散層を形成する工程と、前記レジス
トマスクを除去した後、前記ドライエッチングで形成し
た短冊状パターンの第１の導電膜間であって前記前記第
１の拡散層と第２の拡散層上に絶縁膜を形成する工程
と、前記絶縁膜および前記短冊状パターンの第１の導電
膜に被着する第２の導電膜を形成する工程と、前記第２
の導電膜を加工し配線層を形成すると同時に前記短冊状
パターンの第１の導電膜を加工する工程と、を含む。
【００４０】あるいは、本発明の不揮発性半導体記憶装
置の製造方法は、半導体基板表面に第３の絶縁層を形成
し前記第３の絶縁層上に短冊状パターンのゲート電極を
形成する工程と、前記半導体基板上および前記短冊状パ
ターンのゲート電極の側壁に第１の絶縁層、孤立物質
体、第２の絶縁層の積層する絶縁膜を形成する工程と、
前記半導体基板上の一部および前記短冊状パターンのゲ
ート電極の側壁に前記積層する絶縁膜を介してサイドウ
ォール導電膜を形成する工程と、前記サイドウォール導
電膜を形成した後、前記短冊状パターンのゲート電極お
よび前記サイドウォール導電膜をマスクにしたイオン注
入により前記半導体基板表面に不純物を導入し第１の拡
散層と第２の拡散層を形成する工程と、前記第１の拡散
層と第２の拡散層の上部に拡散層上絶縁膜を形成する工
程と、前記サイドウォール導電膜および前記拡散層上絶
縁膜に被着する導電膜を形成する工程と、前記導電膜を
加工し配線層を形成すると同時に前記サイドウォール導
電膜を加工する工程と、を含む。
置の製造方法は、半導体基板表面に第３の絶縁層を形成
し前記第３の絶縁層上に短冊状パターンのゲート電極を
形成する工程と、前記半導体基板上および前記短冊状パ
ターンのゲート電極の側壁に第１の絶縁層、孤立物質
体、第２の絶縁層の積層する絶縁膜を形成する工程と、
前記半導体基板上の一部および前記短冊状パターンのゲ
ート電極の側壁に前記積層する絶縁膜を介してサイドウ
ォール導電膜を形成する工程と、前記サイドウォール導
電膜を形成した後、前記短冊状パターンのゲート電極お
よび前記サイドウォール導電膜をマスクにしたイオン注
入により前記半導体基板表面に不純物を導入し第１の拡
散層と第２の拡散層を形成する工程と、前記第１の拡散
層と第２の拡散層の上部に拡散層上絶縁膜を形成する工
程と、前記サイドウォール導電膜および前記拡散層上絶
縁膜に被着する導電膜を形成する工程と、前記導電膜を
加工し配線層を形成すると同時に前記サイドウォール導
電膜を加工する工程と、を含む。
【００４１】あるいは、本発明の不揮発性半導体記憶装
置の製造方法は、半導体基板表面に第１の絶縁層、孤立
物質体、第２の絶縁層および溝用絶縁膜をこの順に積層
して形成する工程と、前記溝用絶縁膜の所定の領域に溝
を形成し該溝部に在る前記第１の絶縁層、孤立物質体、
第２の絶縁層を除去して半導体基板表面を露出させる工
程と、前記露出した半導体基板表面に第３の絶縁層を形
成した後、前記溝を充填する第１の導電膜を成膜する工
程と、前記第１の導電膜を化学機械研磨し不要部を除去
して前記溝部にゲート電極を形成する工程と、前記溝用
絶縁膜を除去した後、前記ゲート電極および前記第２の
絶縁層に被着する第２の導電膜を形成する工程と、前記
第２の導電膜をエッチバックし前記ゲート電極の側壁部
に前記第２の導電膜から成るサイドウォール導電膜を形
成する工程と、前記ゲート電極および前記サイドウォー
ル導電膜をマスクにしたイオン注入により前記半導体基
板表面に不純物を導入し第１の拡散層と第２の拡散層を
形成する工程とを含む。
置の製造方法は、半導体基板表面に第１の絶縁層、孤立
物質体、第２の絶縁層および溝用絶縁膜をこの順に積層
して形成する工程と、前記溝用絶縁膜の所定の領域に溝
を形成し該溝部に在る前記第１の絶縁層、孤立物質体、
第２の絶縁層を除去して半導体基板表面を露出させる工
程と、前記露出した半導体基板表面に第３の絶縁層を形
成した後、前記溝を充填する第１の導電膜を成膜する工
程と、前記第１の導電膜を化学機械研磨し不要部を除去
して前記溝部にゲート電極を形成する工程と、前記溝用
絶縁膜を除去した後、前記ゲート電極および前記第２の
絶縁層に被着する第２の導電膜を形成する工程と、前記
第２の導電膜をエッチバックし前記ゲート電極の側壁部
に前記第２の導電膜から成るサイドウォール導電膜を形
成する工程と、前記ゲート電極および前記サイドウォー
ル導電膜をマスクにしたイオン注入により前記半導体基
板表面に不純物を導入し第１の拡散層と第２の拡散層を
形成する工程とを含む。
【００４２】あるいは、本発明の不揮発性半導体記憶装
置の製造方法は、半導体基板表面に第１の絶縁層、孤立
物質体、第２の絶縁層および溝用絶縁膜をこの順に積層
して形成する工程と、前記溝用絶縁膜の所定の領域に短
冊状パターンの溝を形成し該溝部に在る前記第１の絶縁
層、孤立物質体、第２の絶縁層を除去して半導体基板表
面を露出させる工程と、前記露出した半導体基板表面に
第３の絶縁層を形成した後、前記溝を充填する第１の導
電膜を成膜する工程と、前記第１の導電膜を化学機械研
磨し不要部を除去して前記溝部に短冊状パターンのゲー
ト電極を形成する工程と、前記溝用絶縁膜を除去した
後、前記短冊状パターンのゲート電極および前記第２の
絶縁層に被着する第２の導電膜を形成する工程と、前記
短冊状パターンのゲート電極をマスクにしたイオン注入
により前記半導体基板表面に不純物を導入し第１の拡散
層と第２の拡散層を形成する工程と、前記第２の導電膜
を加工し配線層を形成すると同時に前記短冊状パターン
のゲート電極を加工する工程と、を含む。
置の製造方法は、半導体基板表面に第１の絶縁層、孤立
物質体、第２の絶縁層および溝用絶縁膜をこの順に積層
して形成する工程と、前記溝用絶縁膜の所定の領域に短
冊状パターンの溝を形成し該溝部に在る前記第１の絶縁
層、孤立物質体、第２の絶縁層を除去して半導体基板表
面を露出させる工程と、前記露出した半導体基板表面に
第３の絶縁層を形成した後、前記溝を充填する第１の導
電膜を成膜する工程と、前記第１の導電膜を化学機械研
磨し不要部を除去して前記溝部に短冊状パターンのゲー
ト電極を形成する工程と、前記溝用絶縁膜を除去した
後、前記短冊状パターンのゲート電極および前記第２の
絶縁層に被着する第２の導電膜を形成する工程と、前記
短冊状パターンのゲート電極をマスクにしたイオン注入
により前記半導体基板表面に不純物を導入し第１の拡散
層と第２の拡散層を形成する工程と、前記第２の導電膜
を加工し配線層を形成すると同時に前記短冊状パターン
のゲート電極を加工する工程と、を含む。
【００４３】上記の製造方法において、前記第１の導電
膜は不純物含有の多結晶シリコン膜で形成し、前記第２
の導電膜は高融点金属のポリサイド膜で形成する。ま
た、前記第２の絶縁層と前記溝用絶縁膜との間に不純物
含有の多結晶シリコン膜を形成する。
膜は不純物含有の多結晶シリコン膜で形成し、前記第２
の導電膜は高融点金属のポリサイド膜で形成する。ま
た、前記第２の絶縁層と前記溝用絶縁膜との間に不純物
含有の多結晶シリコン膜を形成する。
【００４４】また、上記の製造方法において、前記第１
の絶縁層、第２の絶縁層はシリコン酸化膜で形成し、前
記孤立物質体は窒化シリコン、シリコン、シリコンゲル
マニウムあるいは高融点金属で形成する。そして、前記
孤立物質体を半球状、島状あるいは柱状の構造に形成す
る。
の絶縁層、第２の絶縁層はシリコン酸化膜で形成し、前
記孤立物質体は窒化シリコン、シリコン、シリコンゲル
マニウムあるいは高融点金属で形成する。そして、前記
孤立物質体を半球状、島状あるいは柱状の構造に形成す
る。
【００４５】上述した本発明により、不揮発性半導体記
憶装置において情報電荷の捕獲領域は絶縁性の高い絶縁
膜で完全に封じられる。このために、ＭＯＮＯＳ構造の
不揮発性記憶素子の情報電荷の保持特性が大幅に向上す
る。また、フラッシュメモリのような不揮発性半導体記
憶装置の大容量化、その動作電圧の低電圧化および動作
の高速化が容易になる。そして、メモリセルの多ビット
化が容易になり、フラッシュメモリの実用化およびその
高機能化あるいは多機能化が可能になる。
憶装置において情報電荷の捕獲領域は絶縁性の高い絶縁
膜で完全に封じられる。このために、ＭＯＮＯＳ構造の
不揮発性記憶素子の情報電荷の保持特性が大幅に向上す
る。また、フラッシュメモリのような不揮発性半導体記
憶装置の大容量化、その動作電圧の低電圧化および動作
の高速化が容易になる。そして、メモリセルの多ビット
化が容易になり、フラッシュメモリの実用化およびその
高機能化あるいは多機能化が可能になる。
【００４６】更に、本発明をフラッシュメモリに適用す
ると、その製品の量産製造が非常に容易になりその製造
コストが大幅に低減する。
ると、その製品の量産製造が非常に容易になりその製造
コストが大幅に低減する。
【００４７】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図１乃至図３に基づいて説明する。図１は、本
発明における不揮発性記憶素子を用いたメモリセル部の
断面図であり、図２乃至図３は、その具体的な製造方法
を説明するための製造工程順の断面図とその平面図であ
る。
について図１乃至図３に基づいて説明する。図１は、本
発明における不揮発性記憶素子を用いたメモリセル部の
断面図であり、図２乃至図３は、その具体的な製造方法
を説明するための製造工程順の断面図とその平面図であ
る。
【００４８】図１に示すように、例えばＰ導電型のシリ
コン基板１上にＮ導電型の第１拡散層２、第２拡散層
３、第３拡散層４等でもって不揮発性メモリセルのビッ
ト線が形成され、第１絶縁膜５、孤立物質体６、第２絶
縁膜７でもって情報電荷の書き込み・消去の領域が形成
され、上記第２絶縁膜７を被覆するゲート電極８が形成
されている。そして、第１拡散層２、第２拡散層３、第
３拡散層４上に拡散層上絶縁膜９が形成され、上記ゲー
ト電極８に接続し、拡散層上絶縁膜９上にワード線１０
が配設され、本発明における不揮発性メモリセルの基本
構造ができあがる。
コン基板１上にＮ導電型の第１拡散層２、第２拡散層
３、第３拡散層４等でもって不揮発性メモリセルのビッ
ト線が形成され、第１絶縁膜５、孤立物質体６、第２絶
縁膜７でもって情報電荷の書き込み・消去の領域が形成
され、上記第２絶縁膜７を被覆するゲート電極８が形成
されている。そして、第１拡散層２、第２拡散層３、第
３拡散層４上に拡散層上絶縁膜９が形成され、上記ゲー
ト電極８に接続し、拡散層上絶縁膜９上にワード線１０
が配設され、本発明における不揮発性メモリセルの基本
構造ができあがる。
【００４９】図２（ａ）に示すように、シリコン基板１
に第１の絶縁層である膜厚が４ｎｍ程度の第１絶縁膜５
をラジカル酸化あるいは熱酸化で形成する。そして、例
えば半球状の孤立物質体６を上記第１絶縁膜５表面に形
成する。ここで、上記孤立物質体６は径が３ｎｍ程度の
半球状のシリコン窒化物である。この半球状のシリコン
窒化物は、ジクロールシラン（ＳｉＨ2 ｃｌ2 ）とＮＨ
3 を反応ガスとする減圧ＣＶＤ法で生成できる。この反
応ガスであると、シリコン窒化膜の成膜初期において核
形成が起こる。この核が適当な大きさになるところで上
記成膜を終えると、上述したような半球状のシリコン窒
化物が生成される。
に第１の絶縁層である膜厚が４ｎｍ程度の第１絶縁膜５
をラジカル酸化あるいは熱酸化で形成する。そして、例
えば半球状の孤立物質体６を上記第１絶縁膜５表面に形
成する。ここで、上記孤立物質体６は径が３ｎｍ程度の
半球状のシリコン窒化物である。この半球状のシリコン
窒化物は、ジクロールシラン（ＳｉＨ2 ｃｌ2 ）とＮＨ
3 を反応ガスとする減圧ＣＶＤ法で生成できる。この反
応ガスであると、シリコン窒化膜の成膜初期において核
形成が起こる。この核が適当な大きさになるところで上
記成膜を終えると、上述したような半球状のシリコン窒
化物が生成される。
【００５０】あるいは、上記孤立物質体６は、径が３ｎ
ｍ程度の半球状のシリコン、シリコンゲルマニウム等か
ら成る。ここで、この場合にはシランガスあるいはゲル
マンガスを反応ガスとする減圧ＣＶＤ法で生成できる。
この反応ガスにおいて、シリコン膜あるいはシリコンゲ
ルマニウム膜の成膜初期において核形成が生じ、この核
が適当な大きさになるところで上記孤立物質体を形成す
る。
ｍ程度の半球状のシリコン、シリコンゲルマニウム等か
ら成る。ここで、この場合にはシランガスあるいはゲル
マンガスを反応ガスとする減圧ＣＶＤ法で生成できる。
この反応ガスにおいて、シリコン膜あるいはシリコンゲ
ルマニウム膜の成膜初期において核形成が生じ、この核
が適当な大きさになるところで上記孤立物質体を形成す
る。
【００５１】このようにした後、ＣＶＤ法で膜厚が５ｎ
ｍ程度のシリコン酸化膜を全面に成膜する。ここで、シ
リコン酸化膜はＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕ
ｒｅＯｘｉｄｅ）膜にするとよい。このようにして、上
記孤立物質体６を完全に被覆するように第２の絶縁層で
ある第２絶縁膜７を形成する。
ｍ程度のシリコン酸化膜を全面に成膜する。ここで、シ
リコン酸化膜はＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕ
ｒｅＯｘｉｄｅ）膜にするとよい。このようにして、上
記孤立物質体６を完全に被覆するように第２の絶縁層で
ある第２絶縁膜７を形成する。
【００５２】更に、上記第２絶縁膜７上に第１の導電膜
であるシリコン層１１、窒化シリコン層１２をＣＶＤ法
で積層して堆積させる。このようにした後、公知のリソ
グラフィ技術で、短冊状パターンの拡散層パターンを有
するレジストマスク１３を窒化シリコン層１２上に形成
する。
であるシリコン層１１、窒化シリコン層１２をＣＶＤ法
で積層して堆積させる。このようにした後、公知のリソ
グラフィ技術で、短冊状パターンの拡散層パターンを有
するレジストマスク１３を窒化シリコン層１２上に形成
する。
【００５３】次に、図２（ｂ）に示すように、ドライエ
ッチング技術で上記窒化シリコン層１２、シリコン層１
１を順次エッチング除去し開口１４を設ける。その後、
図２（ｂ）に示すように、レジストマスク１３をイオン
注入マスクにしヒ素不純物をイオン注入し上記レジスト
マスク１３を除去する。そして、更に熱処理を施して第
１拡散層２、第２拡散層３、第３拡散層４をシリコン基
板１表面に形成する。
ッチング技術で上記窒化シリコン層１２、シリコン層１
１を順次エッチング除去し開口１４を設ける。その後、
図２（ｂ）に示すように、レジストマスク１３をイオン
注入マスクにしヒ素不純物をイオン注入し上記レジスト
マスク１３を除去する。そして、更に熱処理を施して第
１拡散層２、第２拡散層３、第３拡散層４をシリコン基
板１表面に形成する。
【００５４】次に、従来の技術と同様にして全面を熱酸
化する。図２（ｃ）に示すように、この熱酸化により膜
厚が１００ｎｍの拡散層上絶縁膜９を、上記第１拡散層
９、第２拡散層１０、第３拡散層１１表面に形成する。
化する。図２（ｃ）に示すように、この熱酸化により膜
厚が１００ｎｍの拡散層上絶縁膜９を、上記第１拡散層
９、第２拡散層１０、第３拡散層１１表面に形成する。
【００５５】このようにして、第２絶縁膜７／孤立物質
体６／第１絶縁膜５で成る積層する絶縁膜が形成され
る。この工程において、第２絶縁膜７上には、短冊状パ
ターンのシリコン層１１ａ、窒化シリコン層１２ａが形
成される。そこで、上記短冊状パターンの窒化シリコン
層１２ａをエッチング除去し、短冊状パターンのシリコ
ン層１１ａにＮ型不純物を導入する。
体６／第１絶縁膜５で成る積層する絶縁膜が形成され
る。この工程において、第２絶縁膜７上には、短冊状パ
ターンのシリコン層１１ａ、窒化シリコン層１２ａが形
成される。そこで、上記短冊状パターンの窒化シリコン
層１２ａをエッチング除去し、短冊状パターンのシリコ
ン層１１ａにＮ型不純物を導入する。
【００５６】次に、図２（ｄ）に示すように、第２の導
電膜として膜厚が２００ｎｍ程度のタングステンシリサ
イド膜のような導電膜を全面に堆積させ、公知のリソグ
ラフィ技術とドライエッチング技術とで加工し、ワード
線１０を形成する。このワード線１０の形成工程におい
て、短冊状パターンのシリコン層１１ａも加工しゲート
電極８を形成する。このようにして、図１で説明した不
揮発性メモリセルの基本構造ができあがる。
電膜として膜厚が２００ｎｍ程度のタングステンシリサ
イド膜のような導電膜を全面に堆積させ、公知のリソグ
ラフィ技術とドライエッチング技術とで加工し、ワード
線１０を形成する。このワード線１０の形成工程におい
て、短冊状パターンのシリコン層１１ａも加工しゲート
電極８を形成する。このようにして、図１で説明した不
揮発性メモリセルの基本構造ができあがる。
【００５７】次に、上記製造方法をその平面図で概略説
明する。図３（ａ）に示すように、シリコン基板の所定
の領域に素子分離領域１５を形成し、その内部の活性領
域に不揮発性メモリセルを形成する。図２（ａ）で説明
した工程で、第１絶縁膜５、孤立物質体６、第２絶縁膜
７、シリコン層１１、窒化シリコン層１２を積層して形
成する。
明する。図３（ａ）に示すように、シリコン基板の所定
の領域に素子分離領域１５を形成し、その内部の活性領
域に不揮発性メモリセルを形成する。図２（ａ）で説明
した工程で、第１絶縁膜５、孤立物質体６、第２絶縁膜
７、シリコン層１１、窒化シリコン層１２を積層して形
成する。
【００５８】次に、図３（ｂ）の工程で、短冊状パター
ンのレジストマスク１３、第１拡散層２、第２拡散層
３、第３拡散層４を形成する。この工程が図２（ｂ）の
工程に対応する。
ンのレジストマスク１３、第１拡散層２、第２拡散層
３、第３拡散層４を形成する。この工程が図２（ｂ）の
工程に対応する。
【００５９】次に、図３（ｃ）に示すように、レジスト
マスク１３を除去した後、上記それぞれの拡散層上に熱
酸化により拡散層上絶縁膜９を形成する。この工程にお
いて、短冊状パターンのシリコン層１１ａが形成され
る。この工程が図２（ｃ）の工程に対応する。
マスク１３を除去した後、上記それぞれの拡散層上に熱
酸化により拡散層上絶縁膜９を形成する。この工程にお
いて、短冊状パターンのシリコン層１１ａが形成され
る。この工程が図２（ｃ）の工程に対応する。
【００６０】次に、図３（ｄ）に示すように、上述した
ように全面に堆積させた導電膜および上記短冊状パター
ンのシリコン層１１ａを加工し、ワード線１０を形成す
ると同時にゲート電極８を形成する。このようにして、
第１拡散層２、第２拡散層３、第３拡散層４で構成され
るビット線とワード線１０は直交して配設されることに
なる。
ように全面に堆積させた導電膜および上記短冊状パター
ンのシリコン層１１ａを加工し、ワード線１０を形成す
ると同時にゲート電極８を形成する。このようにして、
第１拡散層２、第２拡散層３、第３拡散層４で構成され
るビット線とワード線１０は直交して配設されることに
なる。
【００６１】上述した第１の実施の形態で生じる効果に
ついては、次の第２の実施の形態の場合とまとめて後述
する。
ついては、次の第２の実施の形態の場合とまとめて後述
する。
【００６２】次に、本発明の第２の実施の形態について
図４に基づいて説明する。図４は、本発明を適用した場
合の不揮発性メモリセル部の製造工程順の断面図であ
る。本発明の構造については、上記製造方法の中で説明
される。この実施の形態では、拡散層上絶縁膜を、第１
の実施の形態で述べた熱酸化法ではなく、ＣＶＤによる
絶縁膜の埋め込み法で形成する。ここで、第１の実施の
形態と同様なものは同一符号で示す。
図４に基づいて説明する。図４は、本発明を適用した場
合の不揮発性メモリセル部の製造工程順の断面図であ
る。本発明の構造については、上記製造方法の中で説明
される。この実施の形態では、拡散層上絶縁膜を、第１
の実施の形態で述べた熱酸化法ではなく、ＣＶＤによる
絶縁膜の埋め込み法で形成する。ここで、第１の実施の
形態と同様なものは同一符号で示す。
【００６３】図４（ａ）に示すように、第１の実施の形
態と同様にシリコン基板１のラジカル酸化あるいは熱酸
化等でもって、膜厚が４ｎｍ程度のシリコン酸化膜から
成る第１絶縁膜５を形成し、第１の実施の形態で説明し
たのと同様に、第１絶縁膜５上に孤立物質体６を形成す
る。そして、上記孤立物質体６を被覆するように膜厚が
５ｎｍ程度のシリコン酸化膜で第２絶縁膜７を形成す
る。
態と同様にシリコン基板１のラジカル酸化あるいは熱酸
化等でもって、膜厚が４ｎｍ程度のシリコン酸化膜から
成る第１絶縁膜５を形成し、第１の実施の形態で説明し
たのと同様に、第１絶縁膜５上に孤立物質体６を形成す
る。そして、上記孤立物質体６を被覆するように膜厚が
５ｎｍ程度のシリコン酸化膜で第２絶縁膜７を形成す
る。
【００６４】更に、上記第２絶縁膜７を被覆するように
第１の導電膜として導電膜１６をＣＶＤ法で堆積させ
る。ここで、導電膜１６は、膜厚が２００ｎｍ程度でＮ
型不純物を含有するアモルファスシリコン膜、多結晶シ
リコン膜あるいはシリコンゲルマニウム膜である。
第１の導電膜として導電膜１６をＣＶＤ法で堆積させ
る。ここで、導電膜１６は、膜厚が２００ｎｍ程度でＮ
型不純物を含有するアモルファスシリコン膜、多結晶シ
リコン膜あるいはシリコンゲルマニウム膜である。
【００６５】次に、リソグラフィ技術で短冊状パターン
の拡散層パターンを有するレジストマスク１３を導電膜
１６上に形成する。そして、図４（ｂ）に示すように、
ドライエッチング技術で上記導電膜１６を短冊状パター
ンのパターンに加工し短冊状ゲート電極１７を形成し、
上記レジストマスク１３を除去する。そして、短冊状ゲ
ート電極１７をイオン注入マスクにしヒ素不純物をイオ
ン注入し熱処理を施して第１拡散層２、第２拡散層３、
第３拡散層４をシリコン基板１表面に形成する。
の拡散層パターンを有するレジストマスク１３を導電膜
１６上に形成する。そして、図４（ｂ）に示すように、
ドライエッチング技術で上記導電膜１６を短冊状パター
ンのパターンに加工し短冊状ゲート電極１７を形成し、
上記レジストマスク１３を除去する。そして、短冊状ゲ
ート電極１７をイオン注入マスクにしヒ素不純物をイオ
ン注入し熱処理を施して第１拡散層２、第２拡散層３、
第３拡散層４をシリコン基板１表面に形成する。
【００６６】次に、ＣＶＤ法で全面に膜厚３００ｎｍ程
度のシリコン酸化膜を成膜し、上記短冊状ゲート電極１
７を研磨ストッパとして、上記シリコン酸化膜を化学機
械研磨（ＣＭＰ）法で研磨し不要部分を除去する。ここ
で、上記ＣＶＤ法によるシリコン酸化膜の成膜では、反
応ガスとしてモノシラン（ＳｉＨ4 ）と亜酸化窒素（Ｎ
2 Ｏ）を用い、成膜温度は７００℃〜８００℃と高くす
る。すなわち、ＨＴＯ膜を形成する。このようにして、
図４（ｃ）に示すように、第１拡散層２、第２拡散層
３、第３拡散層４上部に膜厚が２００ｎｍ程度の拡散層
上絶縁膜１８を形成する。このＨＴＯ膜は段差被覆性に
優れるために、上記短冊状ゲート電極１７間を完全に埋
め込むようになる。更には、上記ＨＴＯ膜の絶縁性と品
質は非常に高いものとなる。
度のシリコン酸化膜を成膜し、上記短冊状ゲート電極１
７を研磨ストッパとして、上記シリコン酸化膜を化学機
械研磨（ＣＭＰ）法で研磨し不要部分を除去する。ここ
で、上記ＣＶＤ法によるシリコン酸化膜の成膜では、反
応ガスとしてモノシラン（ＳｉＨ4 ）と亜酸化窒素（Ｎ
2 Ｏ）を用い、成膜温度は７００℃〜８００℃と高くす
る。すなわち、ＨＴＯ膜を形成する。このようにして、
図４（ｃ）に示すように、第１拡散層２、第２拡散層
３、第３拡散層４上部に膜厚が２００ｎｍ程度の拡散層
上絶縁膜１８を形成する。このＨＴＯ膜は段差被覆性に
優れるために、上記短冊状ゲート電極１７間を完全に埋
め込むようになる。更には、上記ＨＴＯ膜の絶縁性と品
質は非常に高いものとなる。
【００６７】次に、図４（ｄ）に示すように、第２の導
電膜として、膜厚が２００ｎｍ程度のタングステンシリ
サイド膜を全面に堆積させ、公知のリソグラフィ技術と
ドライエッチング技術とで加工し、ワード線１０を形成
する。このワード線１０の形成工程において、短冊状ゲ
ート電極１７も加工しゲート電極１９を形成する。
電膜として、膜厚が２００ｎｍ程度のタングステンシリ
サイド膜を全面に堆積させ、公知のリソグラフィ技術と
ドライエッチング技術とで加工し、ワード線１０を形成
する。このワード線１０の形成工程において、短冊状ゲ
ート電極１７も加工しゲート電極１９を形成する。
【００６８】このようにして、図４（ｄ）に示すよう
に、シリコン基板１上に第１拡散層２、第２拡散層３、
第３拡散層４等でもって不揮発性メモリセルのビット線
が形成され、第１絶縁膜５、孤立物質体６、第２絶縁膜
７でもって情報電荷の書き込み・消去の領域が形成され
る。そして、ワード線１０が配設され、本発明における
不揮発性メモリセルの基本構造ができあがる。
に、シリコン基板１上に第１拡散層２、第２拡散層３、
第３拡散層４等でもって不揮発性メモリセルのビット線
が形成され、第１絶縁膜５、孤立物質体６、第２絶縁膜
７でもって情報電荷の書き込み・消去の領域が形成され
る。そして、ワード線１０が配設され、本発明における
不揮発性メモリセルの基本構造ができあがる。
【００６９】上記第２の実施の形態では、第１の実施の
形態での効果と同質の効果（後述する）が生じる。そし
て、この場合には、拡散層上絶縁膜１８の横方向への食
い込み量はほとんど零になる。また、拡散層上絶縁膜１
８の膜厚を厚くすることが容易になるために、不揮発性
メモリセルのビット線とワード線間の寄生容量が大幅に
低減する。
形態での効果と同質の効果（後述する）が生じる。そし
て、この場合には、拡散層上絶縁膜１８の横方向への食
い込み量はほとんど零になる。また、拡散層上絶縁膜１
８の膜厚を厚くすることが容易になるために、不揮発性
メモリセルのビット線とワード線間の寄生容量が大幅に
低減する。
【００７０】上述した第１および第２の実施の形態での
顕著な効果は、情報電荷の保持特性が大幅に向上すると
ころにある。この点について図５に基づいて説明する。
図５では、横軸に情報電荷の保持時間を対数表示で示
し、縦軸に本発明の不揮発性記憶素子であるＭＩＳトラ
ンジスタのしきい値を示す。図中において、破線で従来
の技術の場合を、実線で本発明の場合を示す。図５に示
すように、情報電荷を消去した状態でしきい値を２Ｖに
し情報保持した場合には、保持時間と共にしきい値は増
大する。従来の技術では、このしきい値の増加が激しい
のに対して、本発明の場合はほとんど変化しない。同様
に、情報電荷の書き込み状態でしきい値を４Ｖにし情報
保持した場合には、保持時間と共にしきい値は減少す
る。従来の技術では、このしきい値の減少が激しいのに
対して、本発明の場合はほとんど変化しない。このよう
に、本発明により不揮発性記憶素子の情報電荷の保持特
性が大幅に向上するようになる。
顕著な効果は、情報電荷の保持特性が大幅に向上すると
ころにある。この点について図５に基づいて説明する。
図５では、横軸に情報電荷の保持時間を対数表示で示
し、縦軸に本発明の不揮発性記憶素子であるＭＩＳトラ
ンジスタのしきい値を示す。図中において、破線で従来
の技術の場合を、実線で本発明の場合を示す。図５に示
すように、情報電荷を消去した状態でしきい値を２Ｖに
し情報保持した場合には、保持時間と共にしきい値は増
大する。従来の技術では、このしきい値の増加が激しい
のに対して、本発明の場合はほとんど変化しない。同様
に、情報電荷の書き込み状態でしきい値を４Ｖにし情報
保持した場合には、保持時間と共にしきい値は減少す
る。従来の技術では、このしきい値の減少が激しいのに
対して、本発明の場合はほとんど変化しない。このよう
に、本発明により不揮発性記憶素子の情報電荷の保持特
性が大幅に向上するようになる。
【００７１】次に、上記情報電荷の保持特性向上の効果
が生じる機構について図６を参照して説明する。併せ
て、本発明の不揮発性メモリセル構造では、多ビット／
１セル構成が可能になることについて触れる。ここで、
図６は、本発明の不揮発性記憶素子の模式的断面図であ
る。
が生じる機構について図６を参照して説明する。併せ
て、本発明の不揮発性メモリセル構造では、多ビット／
１セル構成が可能になることについて触れる。ここで、
図６は、本発明の不揮発性記憶素子の模式的断面図であ
る。
【００７２】図６に示すように、Ｐ導電型のシリコン基
板１上にＮ導電型の第１拡散層２および第２拡散層３が
形成されている。そして、不揮発性記憶素子のチャネル
領域にシリコン酸化膜から成る第１絶縁膜５が形成さ
れ、第１絶縁膜５表面に上述したシリコン窒化物あるい
はシリコン物質等から成る孤立物質体６が形成される。
更に、この孤立物質体６はシリコン酸化膜から成る第２
絶縁膜７でもって完全に被覆されている。
板１上にＮ導電型の第１拡散層２および第２拡散層３が
形成されている。そして、不揮発性記憶素子のチャネル
領域にシリコン酸化膜から成る第１絶縁膜５が形成さ
れ、第１絶縁膜５表面に上述したシリコン窒化物あるい
はシリコン物質等から成る孤立物質体６が形成される。
更に、この孤立物質体６はシリコン酸化膜から成る第２
絶縁膜７でもって完全に被覆されている。
【００７３】この場合には、情報電荷の書き込み領域
（捕獲領域）は、孤立物質体６内に在るトラップ中心あ
るいは孤立物質体６周囲の第１絶縁膜５、第２絶縁膜７
との界面領域になる。このようにして、捕獲領域は高い
絶縁性を有する第１絶縁膜５、第２絶縁膜７で完全に分
離された状態になる。このために、孤立物質体６に書き
込まれた電子はその領域に閉じこめられ、情報電荷の保
持特性が大幅に向上するようになる。
（捕獲領域）は、孤立物質体６内に在るトラップ中心あ
るいは孤立物質体６周囲の第１絶縁膜５、第２絶縁膜７
との界面領域になる。このようにして、捕獲領域は高い
絶縁性を有する第１絶縁膜５、第２絶縁膜７で完全に分
離された状態になる。このために、孤立物質体６に書き
込まれた電子はその領域に閉じこめられ、情報電荷の保
持特性が大幅に向上するようになる。
【００７４】従来の技術では、電子の捕獲領域は、シリ
コン窒化膜から成る第２絶縁膜中になる。しかし、この
場合には、従来の技術における課題で述べたように、こ
の書き込まれた電子は横方向にドリフト移動し易い。こ
れに対して、本発明においては、電子の捕獲領域となる
孤立物質体６は、シリコン窒化膜の電気絶縁性よりも１
０3 〜１０4 倍程度に高いシリコン酸化膜で完全に囲わ
れる。このために、上述した電子のドリフト移動は大幅
に低減され、上記効果が生じるようになる。
コン窒化膜から成る第２絶縁膜中になる。しかし、この
場合には、従来の技術における課題で述べたように、こ
の書き込まれた電子は横方向にドリフト移動し易い。こ
れに対して、本発明においては、電子の捕獲領域となる
孤立物質体６は、シリコン窒化膜の電気絶縁性よりも１
０3 〜１０4 倍程度に高いシリコン酸化膜で完全に囲わ
れる。このために、上述した電子のドリフト移動は大幅
に低減され、上記効果が生じるようになる。
【００７５】このように、本発明で説明した不揮発性記
憶素子構造においては、書き込み電子は孤立物質体６に
完全に閉じこめられることになる。この特性を利用する
と、多ビット／１セル構成が可能になる。このことにつ
いて以下に説明する。
憶素子構造においては、書き込み電子は孤立物質体６に
完全に閉じこめられることになる。この特性を利用する
と、多ビット／１セル構成が可能になる。このことにつ
いて以下に説明する。
【００７６】図６に示しているように、第１拡散層２に
隣接する領域において、第１の左範囲ＴL1、第２の左範
囲ＴL2、第３の左範囲ＴL3…第ｎの左範囲ＴLnに在る孤
立物質体６を電子の捕獲領域にする。あるいは、同様に
して、第２拡散層３に隣接する領域において、第１の右
範囲ＴR1、第２の右範囲ＴR2、第３の右範囲ＴR3…第ｎ
の右範囲ＴRnに在る孤立物質体６を電子の捕獲領域にす
る。このようにして、電子を捕獲し記憶させる多数の領
域を設けることで多ビット／１セルが可能になる。上述
した多ビット／１セル構成においては、情報電荷の捕獲
領域は、第１拡散層２、第２拡散層３のうちの片側ある
いは両側の拡散層に近接する領域に形成される。
隣接する領域において、第１の左範囲ＴL1、第２の左範
囲ＴL2、第３の左範囲ＴL3…第ｎの左範囲ＴLnに在る孤
立物質体６を電子の捕獲領域にする。あるいは、同様に
して、第２拡散層３に隣接する領域において、第１の右
範囲ＴR1、第２の右範囲ＴR2、第３の右範囲ＴR3…第ｎ
の右範囲ＴRnに在る孤立物質体６を電子の捕獲領域にす
る。このようにして、電子を捕獲し記憶させる多数の領
域を設けることで多ビット／１セルが可能になる。上述
した多ビット／１セル構成においては、情報電荷の捕獲
領域は、第１拡散層２、第２拡散層３のうちの片側ある
いは両側の拡散層に近接する領域に形成される。
【００７７】ここで、上述したような多ビット化におい
て、上述したような複数の領域に情報電荷（電子）の書
き込みを行う方法について説明する。
て、上述したような複数の領域に情報電荷（電子）の書
き込みを行う方法について説明する。
【００７８】上述した第１の左範囲ＴL1領域に電子を書
き込む場合には、Ｖ2 は０Ｖにし、Ｖ1 ≧ＶG の条件で
Ｖ1 を低値にする。このようにすると、図６に示す不揮
発性記憶素子であるＭＩＳトランジスタ動作は飽和特性
状態となる。そして、第１拡散層２側はピンチオフ状態
になり、空乏層ＤL1が形成されＣＨＥとなった電子が第
１の左範囲ＴL1領域に注入されて、この領域に電子が書
き込まれる。そして、第２の左範囲ＴL2領域に電子を書
き込む場合には、Ｖ2 は０ＶにＶ1 ≧ＶG の条件でＶ1
を高値にする。このようにすると、空乏層ＤL2が形成さ
れ、電子は第２の左範囲ＴL2領域に書き込まれる。以
下、Ｖ1 の電圧値を高くしていくことで、第３の左範囲
ＴL3領域…第ｎの左範囲ＴLn領域に電子を書き込む。
き込む場合には、Ｖ2 は０Ｖにし、Ｖ1 ≧ＶG の条件で
Ｖ1 を低値にする。このようにすると、図６に示す不揮
発性記憶素子であるＭＩＳトランジスタ動作は飽和特性
状態となる。そして、第１拡散層２側はピンチオフ状態
になり、空乏層ＤL1が形成されＣＨＥとなった電子が第
１の左範囲ＴL1領域に注入されて、この領域に電子が書
き込まれる。そして、第２の左範囲ＴL2領域に電子を書
き込む場合には、Ｖ2 は０ＶにＶ1 ≧ＶG の条件でＶ1
を高値にする。このようにすると、空乏層ＤL2が形成さ
れ、電子は第２の左範囲ＴL2領域に書き込まれる。以
下、Ｖ1 の電圧値を高くしていくことで、第３の左範囲
ＴL3領域…第ｎの左範囲ＴLn領域に電子を書き込む。
【００７９】そして、同様に、第１の右範囲ＴR1領域に
電子を書き込む場合には、Ｖ1 は０Ｖにし、Ｖ2 ≧ＶG
の条件でＶ2 を低値にする。このようにすると、図６に
示す不揮発性記憶素子であるＭＩＳトランジスタ動作は
飽和特性状態となる。そして、第２拡散層３側はピンチ
オフ状態になり、空乏層ＤR1が形成されＣＨＥとなった
電子が第１の右範囲ＴR1領域に注入されて、この領域に
電子が書き込まれる。そして、第２の右範囲ＴR2領域に
電子を書き込む場合には、Ｖ1 は０ＶにＶ2 ≧ＶG の条
件でＶ2 を高値にする。このようにすると、空乏層ＤR2
が形成され、電子は第２の右範囲ＴR2領域に書き込まれ
る。以下、Ｖ2 の電圧値を高くしていくことで、第３の
右範囲ＴR3領域…第ｎの右範囲ＴRn領域に電子を書き込
むことになる。
電子を書き込む場合には、Ｖ1 は０Ｖにし、Ｖ2 ≧ＶG
の条件でＶ2 を低値にする。このようにすると、図６に
示す不揮発性記憶素子であるＭＩＳトランジスタ動作は
飽和特性状態となる。そして、第２拡散層３側はピンチ
オフ状態になり、空乏層ＤR1が形成されＣＨＥとなった
電子が第１の右範囲ＴR1領域に注入されて、この領域に
電子が書き込まれる。そして、第２の右範囲ＴR2領域に
電子を書き込む場合には、Ｖ1 は０ＶにＶ2 ≧ＶG の条
件でＶ2 を高値にする。このようにすると、空乏層ＤR2
が形成され、電子は第２の右範囲ＴR2領域に書き込まれ
る。以下、Ｖ2 の電圧値を高くしていくことで、第３の
右範囲ＴR3領域…第ｎの右範囲ＴRn領域に電子を書き込
むことになる。
【００８０】以上のようにすることで、多ビット／１セ
ル構成となる動作が可能になる。ここで、上記空乏層の
値を制御すべく、第１（２）拡散層２，３に近接するシ
リコン基板１領域の不純物濃度に変化をもたせるとよ
い。このようにして、上記空乏層の幅が容易に制御され
る。
ル構成となる動作が可能になる。ここで、上記空乏層の
値を制御すべく、第１（２）拡散層２，３に近接するシ
リコン基板１領域の不純物濃度に変化をもたせるとよ
い。このようにして、上記空乏層の幅が容易に制御され
る。
【００８１】このような不揮発性記憶素子の情報を読み
出す場合は、基本的には図２３（ｂ）で説明した従来の
場合と同じになる。但し、この場合には、上記不揮発性
記憶素子のリニア特性動作での駆動能力をセンスしアン
プすることで、その情報を判別することになる。
出す場合は、基本的には図２３（ｂ）で説明した従来の
場合と同じになる。但し、この場合には、上記不揮発性
記憶素子のリニア特性動作での駆動能力をセンスしアン
プすることで、その情報を判別することになる。
【００８２】このようにして本発明で示す不揮発性メモ
リセルを多ビット／１セル動作させることで、不揮発性
半導体記憶装置の高密度化あるいは大容量化が更に促進
されるようになる。更には、ロジック回路あるいはメモ
リ回路と混載するような半導体装置の高機能化も促進さ
れるようになる。
リセルを多ビット／１セル動作させることで、不揮発性
半導体記憶装置の高密度化あるいは大容量化が更に促進
されるようになる。更には、ロジック回路あるいはメモ
リ回路と混載するような半導体装置の高機能化も促進さ
れるようになる。
【００８３】従来の技術の場合の情報の読み出しにおい
ては、１のメモリセルの読み出し動作において他のメモ
リセルの情報が劣化し易い。この場合には、上述したよ
うに情報電荷の書き込みにおいても、その読み出しと同
様に不揮発性記憶素子のＭＩＳトランジスタ動作はリニ
ア特性状態となる。そして、上述した他のメモリセルへ
の僅かな電子の書き込みが生じ易く、リード・ディスタ
ーブ（Ｒｅａｄ Ｄｉｓｔｕｒｂ）が起こり易い。
ては、１のメモリセルの読み出し動作において他のメモ
リセルの情報が劣化し易い。この場合には、上述したよ
うに情報電荷の書き込みにおいても、その読み出しと同
様に不揮発性記憶素子のＭＩＳトランジスタ動作はリニ
ア特性状態となる。そして、上述した他のメモリセルへ
の僅かな電子の書き込みが生じ易く、リード・ディスタ
ーブ（Ｒｅａｄ Ｄｉｓｔｕｒｂ）が起こり易い。
【００８４】本発明の不揮発性半導体記憶装置の読み出
し動作では、図２３（ｂ）で説明した従来の場合と同様
に、不揮発性記憶素子のＭＩＳトランジスタ動作はリニ
ア特性状態になる。しかし、本発明では、情報電荷の書
き込み領域は不連続な捕獲領域である孤立物質体で構成
される。このために、１のメモリセルの読み出し動作に
おいて他のメモリセルに電子が注入されても、その電子
を捕獲する確率が従来の技術の場合よりも大幅に低減す
る。そして、上記Ｒｅａｄ Ｄｉｓｔｕｒｂは大幅に抑
制できるようになる。なお、図６で説明した情報電荷の
書き込みにおいて、不揮発性記憶素子であるＭＩＳトラ
ンジスタ動作を飽和特性状態にすると、捕獲領域への電
子注入量は増加し、必要な量の電子捕獲ができるように
なる。本発明の不揮発性半導体記憶装置では、上記の書
き込みにおいて不揮発性記憶素子のＭＩＳトランジスタ
動作をリニア特性状態にしてもよい。
し動作では、図２３（ｂ）で説明した従来の場合と同様
に、不揮発性記憶素子のＭＩＳトランジスタ動作はリニ
ア特性状態になる。しかし、本発明では、情報電荷の書
き込み領域は不連続な捕獲領域である孤立物質体で構成
される。このために、１のメモリセルの読み出し動作に
おいて他のメモリセルに電子が注入されても、その電子
を捕獲する確率が従来の技術の場合よりも大幅に低減す
る。そして、上記Ｒｅａｄ Ｄｉｓｔｕｒｂは大幅に抑
制できるようになる。なお、図６で説明した情報電荷の
書き込みにおいて、不揮発性記憶素子であるＭＩＳトラ
ンジスタ動作を飽和特性状態にすると、捕獲領域への電
子注入量は増加し、必要な量の電子捕獲ができるように
なる。本発明の不揮発性半導体記憶装置では、上記の書
き込みにおいて不揮発性記憶素子のＭＩＳトランジスタ
動作をリニア特性状態にしてもよい。
【００８５】そして、本発明の不揮発性半導体記憶装置
の消去動作では、従来の技術で説明したようにバンド間
トンネリングで発生する正孔により情報電荷の消去がな
される。
の消去動作では、従来の技術で説明したようにバンド間
トンネリングで発生する正孔により情報電荷の消去がな
される。
【００８６】上述した本発明の孤立物質体は、第１絶縁
膜５上において、不連続に孤立して形成される物質体で
あり、それぞれの物質体は第２絶縁膜７で互いに分離で
きるような姿態であればよい。このような孤立物質体の
代表的なものとしては、図７に示す半球状孤立体２０、
島状孤立体２０ａがある。本発明者は、図中に示す上記
半球状孤立体２０の球径Ｌ1 および孤立体間隔Ｓ1 につ
いて種々のシミュレーションを行った。その結果、情報
電荷の書き込み特性および読み出し特性より、上記Ｌ1
の値は１ｎｍ〜１０ｎｍの範囲にするのがよく、孤立体
間隔Ｓ1 の値は２ｎｍ〜５ｎｍにするのがよいことが判
った。また、島状孤立体２０ａの場合の最長の寸法Ｌ2
の値は１５ｎｍ以下にするとよい。上記孤立物質体の形
状は、上記の他に柱状の構造になるものでもよい。
膜５上において、不連続に孤立して形成される物質体で
あり、それぞれの物質体は第２絶縁膜７で互いに分離で
きるような姿態であればよい。このような孤立物質体の
代表的なものとしては、図７に示す半球状孤立体２０、
島状孤立体２０ａがある。本発明者は、図中に示す上記
半球状孤立体２０の球径Ｌ1 および孤立体間隔Ｓ1 につ
いて種々のシミュレーションを行った。その結果、情報
電荷の書き込み特性および読み出し特性より、上記Ｌ1
の値は１ｎｍ〜１０ｎｍの範囲にするのがよく、孤立体
間隔Ｓ1 の値は２ｎｍ〜５ｎｍにするのがよいことが判
った。また、島状孤立体２０ａの場合の最長の寸法Ｌ2
の値は１５ｎｍ以下にするとよい。上記孤立物質体の形
状は、上記の他に柱状の構造になるものでもよい。
【００８７】次に、本発明の第３の実施の形態について
図８乃至図１０に基づいて説明する。図８は、本発明に
おける不揮発性記憶素子を用いたメモリセル部の断面図
であり、図９と図１０は、その具体的な製造方法を説明
するための製造工程順の断面図である。
図８乃至図１０に基づいて説明する。図８は、本発明に
おける不揮発性記憶素子を用いたメモリセル部の断面図
であり、図９と図１０は、その具体的な製造方法を説明
するための製造工程順の断面図である。
【００８８】図８に示すように、例えばＰ導電型のシリ
コン基板２１の主面にＮ+ 拡散層でもって、第１拡散層
２２、第２拡散層２３および第３拡散層２４が形成され
ている。そして、第１拡散層２２および第２拡散層２
３、第２拡散層２２および第３拡散層２４を挟み、シリ
コン基板２１上にそれぞれ絶縁膜を介して、第１側壁ゲ
ート電極２５、第２側壁ゲート電極２６、ゲート電極２
７が形成される。ここで、第１（２）側壁ゲート電極２
５，２６とシリコン基板２１間には、図８に示すよう
に、第１絶縁膜２８（シリコン酸化膜）、孤立物質体２
９、第２絶縁膜３０から成る積層する絶縁膜が形成され
ている。そして、ゲート電極２７とシリコン基板２１間
の絶縁膜は単層のシリコン酸化膜である。ここでは、第
１絶縁膜２８（シリコン酸化膜）で成る。更に、第１
（２）制御ゲート電極２５，２６とゲート電極２７間
も、上記積層する絶縁膜で電気的に分離されている。
コン基板２１の主面にＮ+ 拡散層でもって、第１拡散層
２２、第２拡散層２３および第３拡散層２４が形成され
ている。そして、第１拡散層２２および第２拡散層２
３、第２拡散層２２および第３拡散層２４を挟み、シリ
コン基板２１上にそれぞれ絶縁膜を介して、第１側壁ゲ
ート電極２５、第２側壁ゲート電極２６、ゲート電極２
７が形成される。ここで、第１（２）側壁ゲート電極２
５，２６とシリコン基板２１間には、図８に示すよう
に、第１絶縁膜２８（シリコン酸化膜）、孤立物質体２
９、第２絶縁膜３０から成る積層する絶縁膜が形成され
ている。そして、ゲート電極２７とシリコン基板２１間
の絶縁膜は単層のシリコン酸化膜である。ここでは、第
１絶縁膜２８（シリコン酸化膜）で成る。更に、第１
（２）制御ゲート電極２５，２６とゲート電極２７間
も、上記積層する絶縁膜で電気的に分離されている。
【００８９】そして、拡散層上絶縁膜３１が形成され、
上記第１側壁ゲート電極２５、第２側壁ゲート電極２６
およびゲート電極２７に接続してワード線３２が配設さ
れている。この実施の形態においても、上述した第１お
よび第２の実施の形態と同様に、情報電荷の保持特性が
大幅に向上するという顕著な効果が生じる。また、この
場合には、メモリセルの情報の読み出し動作が高速にな
る。
上記第１側壁ゲート電極２５、第２側壁ゲート電極２６
およびゲート電極２７に接続してワード線３２が配設さ
れている。この実施の形態においても、上述した第１お
よび第２の実施の形態と同様に、情報電荷の保持特性が
大幅に向上するという顕著な効果が生じる。また、この
場合には、メモリセルの情報の読み出し動作が高速にな
る。
【００９０】次に、上記不揮発性記憶素子を用いたメモ
リセル部の製造方法について説明する。
リセル部の製造方法について説明する。
【００９１】図９（ａ）に示すように、シリコン基板２
１に第１絶縁膜２８をラジカル酸化で形成する。そし
て、上記第１絶縁膜２８の所定の領域に、公知のフォト
リソグラフィ技術とドライエッチング技術とで、短冊状
ゲート電極３３とキャップ絶縁膜３４を形成する。ここ
で、短冊状ゲート電極３３はリン（ヒ素）不純物を含有
する多結晶シリコンで形成され、キャップ絶縁膜３４は
シリコン窒化膜で形成される。
１に第１絶縁膜２８をラジカル酸化で形成する。そし
て、上記第１絶縁膜２８の所定の領域に、公知のフォト
リソグラフィ技術とドライエッチング技術とで、短冊状
ゲート電極３３とキャップ絶縁膜３４を形成する。ここ
で、短冊状ゲート電極３３はリン（ヒ素）不純物を含有
する多結晶シリコンで形成され、キャップ絶縁膜３４は
シリコン窒化膜で形成される。
【００９２】次に、図９（ｂ）に示すように、全面にラ
ジカル酸化を施す。このようにして、短冊状ゲート電極
３３の側面とキャップ絶縁膜３４の表面にも第１絶縁膜
２８を形成する。
ジカル酸化を施す。このようにして、短冊状ゲート電極
３３の側面とキャップ絶縁膜３４の表面にも第１絶縁膜
２８を形成する。
【００９３】そして、第１の実施の形態で説明したよう
に、例えば半球状の孤立物質体２９を上記第１絶縁膜２
８表面に形成する。例えば、上記孤立物質体２９は径が
３ｎｍ程度の半球状のシリコン窒化物あるいは半球状の
シリコン、シリコンゲルマニウム等から成る。
に、例えば半球状の孤立物質体２９を上記第１絶縁膜２
８表面に形成する。例えば、上記孤立物質体２９は径が
３ｎｍ程度の半球状のシリコン窒化物あるいは半球状の
シリコン、シリコンゲルマニウム等から成る。
【００９４】このようにした後、ＣＶＤ法によりシリコ
ン酸化膜を全面に成膜する。ここで、シリコン酸化膜は
ＨＴＯ膜にするとよい。このようにして、上記孤立物質
体２９を完全に被覆するように第２絶縁膜３０を形成す
る。
ン酸化膜を全面に成膜する。ここで、シリコン酸化膜は
ＨＴＯ膜にするとよい。このようにして、上記孤立物質
体２９を完全に被覆するように第２絶縁膜３０を形成す
る。
【００９５】次に、図９（ｃ）に示すように、リン（ヒ
素）不純物を含有する多結晶シリコン膜の全面への成膜
とそのエッチバックとにより、上記短冊状ゲート電極３
３の側部に沿って、短冊状第１側壁ゲート電極３５と短
冊状第２側壁ゲート電極３６を形成する。その後、上記
短冊状ゲート電極３３、短冊状第１側壁ゲート電極３５
および短冊状第２側壁ゲート電極３６をイオン注入マス
クにしヒ素不純物をイオン注入し、熱処理を施して第１
拡散層２２、第２拡散層２３、第３拡散層２４をシリコ
ン基板２１表面に形成する。
素）不純物を含有する多結晶シリコン膜の全面への成膜
とそのエッチバックとにより、上記短冊状ゲート電極３
３の側部に沿って、短冊状第１側壁ゲート電極３５と短
冊状第２側壁ゲート電極３６を形成する。その後、上記
短冊状ゲート電極３３、短冊状第１側壁ゲート電極３５
および短冊状第２側壁ゲート電極３６をイオン注入マス
クにしヒ素不純物をイオン注入し、熱処理を施して第１
拡散層２２、第２拡散層２３、第３拡散層２４をシリコ
ン基板２１表面に形成する。
【００９６】次に、ＣＶＤ法で全面に膜厚３００ｎｍ程
度のＨＴＯ膜を成膜し、上記キャップ絶縁膜３３あるい
は短冊状第１側壁ゲート電極３５と短冊状第２側壁ゲー
ト電極３６を研磨ストッパとして、上記シリコン酸化膜
および第２絶縁膜３０、孤立物質体２９、第１絶縁膜２
８をＣＭＰ法で研磨し不要部分を除去する。このように
して、図１０（ａ）に示すように、第１拡散層２２、第
２拡散層２３、第３拡散層２４上部に膜厚が２００ｎｍ
程度の拡散層上絶縁膜３１を形成する。このようにした
後、更に、図１０（ｂ）に示すように、上記キャップ絶
縁膜３４をＣＭＰ法等で除去し短冊状ゲート電極３３を
露出させる。
度のＨＴＯ膜を成膜し、上記キャップ絶縁膜３３あるい
は短冊状第１側壁ゲート電極３５と短冊状第２側壁ゲー
ト電極３６を研磨ストッパとして、上記シリコン酸化膜
および第２絶縁膜３０、孤立物質体２９、第１絶縁膜２
８をＣＭＰ法で研磨し不要部分を除去する。このように
して、図１０（ａ）に示すように、第１拡散層２２、第
２拡散層２３、第３拡散層２４上部に膜厚が２００ｎｍ
程度の拡散層上絶縁膜３１を形成する。このようにした
後、更に、図１０（ｂ）に示すように、上記キャップ絶
縁膜３４をＣＭＰ法等で除去し短冊状ゲート電極３３を
露出させる。
【００９７】次に、図１０（ｃ）に示すように、第２の
導電膜として、膜厚が２００ｎｍ程度のタングステンシ
リサイド膜を全面に堆積させ、短冊状ゲート電極３３、
短冊状第１側壁ゲート電極３５および短冊状第２側壁ゲ
ート電極３６に接続する導電膜３７を形成する。そし
て、公知のリソグラフィ技術とドライエッチング技術と
で上記短冊状ゲート電極３３、短冊状第１側壁ゲート電
極３５および短冊状第２側壁ゲート電極３６を同時に加
工して、図８で説明したようなワード線３２と共に第１
側壁ゲート電極２５および第２側壁ゲート電極２６を形
成する。このようにして、図８で説明したメモリセル部
ができあがる。る。
導電膜として、膜厚が２００ｎｍ程度のタングステンシ
リサイド膜を全面に堆積させ、短冊状ゲート電極３３、
短冊状第１側壁ゲート電極３５および短冊状第２側壁ゲ
ート電極３６に接続する導電膜３７を形成する。そし
て、公知のリソグラフィ技術とドライエッチング技術と
で上記短冊状ゲート電極３３、短冊状第１側壁ゲート電
極３５および短冊状第２側壁ゲート電極３６を同時に加
工して、図８で説明したようなワード線３２と共に第１
側壁ゲート電極２５および第２側壁ゲート電極２６を形
成する。このようにして、図８で説明したメモリセル部
ができあがる。る。
【００９８】次に、本発明の第４の実施の形態について
図１１と図１２に基づいて説明する。図１１（ａ）、
（ｂ）は、それぞれ本発明における不揮発性記憶素子を
用いたメモリセル部の平面図とそのＸ−Ｘで切断したと
ころの断面図である。そして、、図１２は、この実施の
形態で特有となる、情報の読み出し方法を示すためのタ
イミングチャートである。第４の実施の形態の構造上の
相違点は、第３の実施の形態において、短冊状第１側壁
ゲート電極３５および短冊状第２側壁ゲート電極３６
が、上記ワード線３２とは接続されないで、それぞれメ
モリセルの第１制御ゲート電極、第２制御ゲート電極と
なるところにある。
図１１と図１２に基づいて説明する。図１１（ａ）、
（ｂ）は、それぞれ本発明における不揮発性記憶素子を
用いたメモリセル部の平面図とそのＸ−Ｘで切断したと
ころの断面図である。そして、、図１２は、この実施の
形態で特有となる、情報の読み出し方法を示すためのタ
イミングチャートである。第４の実施の形態の構造上の
相違点は、第３の実施の形態において、短冊状第１側壁
ゲート電極３５および短冊状第２側壁ゲート電極３６
が、上記ワード線３２とは接続されないで、それぞれメ
モリセルの第１制御ゲート電極、第２制御ゲート電極と
なるところにある。
【００９９】図１１（ａ）、（ｂ）に示すように、Ｐ導
電型のシリコン基板１の主面にＮ導電型の第１拡散層４
２、第２拡散層４３および第３拡散層４４が形成されて
いる。そして、第１拡散層４２および第２拡散層４３、
第２拡散層４２および第３拡散層４４を挟み、シリコン
基板４１上にそれぞれ絶縁膜を介して、第１制御ゲート
電極４５、第２制御ゲート電極４６、ゲート電極４７が
形成される。ここで、第１（２）制御ゲート電極４５，
４６とシリコン基板４１間には、図１１（ｂ）に示すよ
うに、第１絶縁膜４８（シリコン酸化膜）、孤立物質体
４９、第２絶縁膜５０から成る積層する絶縁膜が形成さ
れている。そして、ゲート電極４７とシリコン基板４１
間の絶縁膜は単層のシリコン酸化膜である第１絶縁膜４
８から成る。更に、第１（２）制御ゲート電極４５，４
６とゲート電極４７間も、上記積層する絶縁膜で電気的
に分離されている。
電型のシリコン基板１の主面にＮ導電型の第１拡散層４
２、第２拡散層４３および第３拡散層４４が形成されて
いる。そして、第１拡散層４２および第２拡散層４３、
第２拡散層４２および第３拡散層４４を挟み、シリコン
基板４１上にそれぞれ絶縁膜を介して、第１制御ゲート
電極４５、第２制御ゲート電極４６、ゲート電極４７が
形成される。ここで、第１（２）制御ゲート電極４５，
４６とシリコン基板４１間には、図１１（ｂ）に示すよ
うに、第１絶縁膜４８（シリコン酸化膜）、孤立物質体
４９、第２絶縁膜５０から成る積層する絶縁膜が形成さ
れている。そして、ゲート電極４７とシリコン基板４１
間の絶縁膜は単層のシリコン酸化膜である第１絶縁膜４
８から成る。更に、第１（２）制御ゲート電極４５，４
６とゲート電極４７間も、上記積層する絶縁膜で電気的
に分離されている。
【０１００】そして、拡散層上絶縁膜５１が形成され、
上記第１制御ゲート電極４５および第２制御ゲート電極
４６は、図１１（ａ）から判るように第１拡散層４２お
よび第２拡散層４３、第２拡散層４２および第３拡散層
４４と同じ方向に配設されている。そして、上記ゲート
電極４７（４７ａ）は、第３の実施の形態と同様であっ
て孤立状でありワード線５２（５２ａ）に接続されてい
る。
上記第１制御ゲート電極４５および第２制御ゲート電極
４６は、図１１（ａ）から判るように第１拡散層４２お
よび第２拡散層４３、第２拡散層４２および第３拡散層
４４と同じ方向に配設されている。そして、上記ゲート
電極４７（４７ａ）は、第３の実施の形態と同様であっ
て孤立状でありワード線５２（５２ａ）に接続されてい
る。
【０１０１】次に、図１２を参照して情報の読み出しに
ついて説明する。図１２（ａ）は、情報の読み出し方法
を示すためのタイミングチャートであり、図１２（ｂ）
は、それを説明するための本発明の不揮発性記憶素子の
模式的断面図である。ここで、図１１と同じものは同一
符号で示す。
ついて説明する。図１２（ａ）は、情報の読み出し方法
を示すためのタイミングチャートであり、図１２（ｂ）
は、それを説明するための本発明の不揮発性記憶素子の
模式的断面図である。ここで、図１１と同じものは同一
符号で示す。
【０１０２】図１２（ｂ）に示す第１捕獲領域５３の情
報を読み出す場合には、図１２（ａ）に示すように、第
１拡散層４２の電圧Ｖ1 を０Ｖにし、第２拡散層４３の
電圧Ｖ2 を１．５Ｖ程度にする。そして、第１制御ゲー
ト電極４５の電圧ＶL を情報”０”と情報”１”の中間
の電圧になるように設定する。ここで、情報”０”に対
応する電圧、情報”１”に対応する電圧は、図５で示し
たように、それぞれ、情報電荷（電子）を消去したと
き、情報電荷を書き込んだときのＭＩＳトランジスタの
しきい値電圧である。図５の場合には、ＶL は例えば３
Ｖ程度に設定される。そして、第２制御ゲート電極４６
の電圧ＶR を上記情報”１”に対応する電圧より高い電
圧に設定する。図５の場合では、ＶR は例えば５Ｖ程度
に設定される。このようにして、ゲート電極４７（すな
わちワード線５２）の電圧ＶG を２Ｖ程度に設定する。
報を読み出す場合には、図１２（ａ）に示すように、第
１拡散層４２の電圧Ｖ1 を０Ｖにし、第２拡散層４３の
電圧Ｖ2 を１．５Ｖ程度にする。そして、第１制御ゲー
ト電極４５の電圧ＶL を情報”０”と情報”１”の中間
の電圧になるように設定する。ここで、情報”０”に対
応する電圧、情報”１”に対応する電圧は、図５で示し
たように、それぞれ、情報電荷（電子）を消去したと
き、情報電荷を書き込んだときのＭＩＳトランジスタの
しきい値電圧である。図５の場合には、ＶL は例えば３
Ｖ程度に設定される。そして、第２制御ゲート電極４６
の電圧ＶR を上記情報”１”に対応する電圧より高い電
圧に設定する。図５の場合では、ＶR は例えば５Ｖ程度
に設定される。このようにして、ゲート電極４７（すな
わちワード線５２）の電圧ＶG を２Ｖ程度に設定する。
【０１０３】このようにすると、第１捕獲領域５３の情
報の読み出しにおいて、第２捕獲領域５４の情報（情報
電荷である電子の量）に全く影響されることなく、第１
捕獲領域５３の情報”０”と情報”１”が容易に判別で
きるようになる。
報の読み出しにおいて、第２捕獲領域５４の情報（情報
電荷である電子の量）に全く影響されることなく、第１
捕獲領域５３の情報”０”と情報”１”が容易に判別で
きるようになる。
【０１０４】同様に、第２捕獲領域５４の情報を読み出
す場合には、第１拡散層４２の電圧Ｖ1 と第２拡散層４
３の電圧Ｖ2 を入れ替える。そして、今度は、第２制御
ゲート電極４６の電圧ＶR を上述したような情報”０”
と情報”１”の中間の電圧になるように設定する。そし
て、第１制御ゲート電極４５の電圧ＶL を上記情報”
１”に対応する電圧より高い電圧に設定する。このよう
にして、ゲート電極４７の電圧ＶG を２Ｖ程度に設定す
る。
す場合には、第１拡散層４２の電圧Ｖ1 と第２拡散層４
３の電圧Ｖ2 を入れ替える。そして、今度は、第２制御
ゲート電極４６の電圧ＶR を上述したような情報”０”
と情報”１”の中間の電圧になるように設定する。そし
て、第１制御ゲート電極４５の電圧ＶL を上記情報”
１”に対応する電圧より高い電圧に設定する。このよう
にして、ゲート電極４７の電圧ＶG を２Ｖ程度に設定す
る。
【０１０５】このようにして、今度は、第２捕獲領域５
４の情報の読み出しにおいて、第１捕獲領域５３の情報
（情報電荷である電子の量）に全く影響されることな
く、第２捕獲領域５４の情報”０”と情報”１”が容易
に判別できるようになる。
４の情報の読み出しにおいて、第１捕獲領域５３の情報
（情報電荷である電子の量）に全く影響されることな
く、第２捕獲領域５４の情報”０”と情報”１”が容易
に判別できるようになる。
【０１０６】なお、この実施の形態においても、上述し
た第３の実施の形態と同様に、情報電荷の保持特性が大
幅に向上するという顕著な効果が生じる。上記第４の実
施の形態において、第１捕獲領域５３および第２捕獲領
域５４にそれぞれ２ビット領域を設けて、４ビット／１
セル構成になるようにしてもよい。
た第３の実施の形態と同様に、情報電荷の保持特性が大
幅に向上するという顕著な効果が生じる。上記第４の実
施の形態において、第１捕獲領域５３および第２捕獲領
域５４にそれぞれ２ビット領域を設けて、４ビット／１
セル構成になるようにしてもよい。
【０１０７】次に、本発明の第５の実施の形態について
図１３乃至図１６に基づいて説明する。図１３は、本発
明における不揮発性記憶素子の基本構造の断面図であ
り、図１４乃至図１６は、その製造方法を説明するため
の製造工程順の断面図である。
図１３乃至図１６に基づいて説明する。図１３は、本発
明における不揮発性記憶素子の基本構造の断面図であ
り、図１４乃至図１６は、その製造方法を説明するため
の製造工程順の断面図である。
【０１０８】図１３に示すように、シリコン基板６１の
主面に第１拡散層６２および第２拡散層６３が形成さ
れ、第１拡散層６２あるいは第２拡散層６３の近傍のシ
リコン基板６１主面に、第１絶縁膜６４、その上部に孤
立物質体６５が形成され、上記孤立物質体６５を被覆す
るように第２絶縁膜６５が部分的に形成される。このよ
うにして積層する絶縁膜が部分的に形成されている。そ
して、上記積層する絶縁膜とは異なるゲート絶縁膜６７
がＭＩＳトランジスタのチャネルの大部分の領域に形成
される。ここで、上記孤立物質体６５は第１（２）の実
施の形態で説明したものと同じものである。
主面に第１拡散層６２および第２拡散層６３が形成さ
れ、第１拡散層６２あるいは第２拡散層６３の近傍のシ
リコン基板６１主面に、第１絶縁膜６４、その上部に孤
立物質体６５が形成され、上記孤立物質体６５を被覆す
るように第２絶縁膜６５が部分的に形成される。このよ
うにして積層する絶縁膜が部分的に形成されている。そ
して、上記積層する絶縁膜とは異なるゲート絶縁膜６７
がＭＩＳトランジスタのチャネルの大部分の領域に形成
される。ここで、上記孤立物質体６５は第１（２）の実
施の形態で説明したものと同じものである。
【０１０９】そして、上記ゲート絶縁膜６７を被覆する
ようにゲート電極６８が形成され、上記積層する絶縁膜
を被覆するように第１ゲート電極端部６８ａ、第２ゲー
ト電極端部６８ｂが形成される。ここで、第１ゲート電
極端部６８ａ、第２ゲート電極端部６８ｂは、上記積層
する絶縁膜を挟んで第１拡散層６２あるいは第３拡散層
６３とオーバラップしている。また、ゲート電極６８
は、Ｎ型不純物を含む多結晶シリコン、多結晶シリコン
ゲルマニウムで形成され、第１ゲート電極端部６８ａ、
第２ゲート電極端部６８ｂは、ポリサイド、ポリメタル
等で形成される。あるいは、この逆の構成でもよい。
ようにゲート電極６８が形成され、上記積層する絶縁膜
を被覆するように第１ゲート電極端部６８ａ、第２ゲー
ト電極端部６８ｂが形成される。ここで、第１ゲート電
極端部６８ａ、第２ゲート電極端部６８ｂは、上記積層
する絶縁膜を挟んで第１拡散層６２あるいは第３拡散層
６３とオーバラップしている。また、ゲート電極６８
は、Ｎ型不純物を含む多結晶シリコン、多結晶シリコン
ゲルマニウムで形成され、第１ゲート電極端部６８ａ、
第２ゲート電極端部６８ｂは、ポリサイド、ポリメタル
等で形成される。あるいは、この逆の構成でもよい。
【０１１０】第５の実施の形態では、第１（２）の実施
の形態の場合と同様に情報電荷の保持特性は大幅に向上
する。そして、この場合には、情報の読み出しでの動作
速度が大幅に向上するようになる。これは、ゲート絶縁
膜６７を上記積層する絶縁膜とは別種の材料で形成でき
るようになり、ゲート絶縁膜６７の単位面積当たりの容
量値を上記積層する絶縁膜のそれより大きくなるように
設定できるからである。
の形態の場合と同様に情報電荷の保持特性は大幅に向上
する。そして、この場合には、情報の読み出しでの動作
速度が大幅に向上するようになる。これは、ゲート絶縁
膜６７を上記積層する絶縁膜とは別種の材料で形成でき
るようになり、ゲート絶縁膜６７の単位面積当たりの容
量値を上記積層する絶縁膜のそれより大きくなるように
設定できるからである。
【０１１１】次に、上記不揮発性記憶素子の製造方法に
ついて説明する。図１４（ａ）に示すように、Ｐ導電型
のシリコン基板１の熱酸化で膜厚４ｎｍのシリコン酸化
膜を形成し第１絶縁膜６４を設ける。そして、第１
（２）の実施の形態で説明したように、孤立物質体６５
を上記第１絶縁膜６４表面に形成し、更に孤立物質体６
５を完全に被覆してＣＶＤ法で膜厚４ｎｍのシリコン酸
化膜を堆積し第２絶縁膜６６を形成し、その上に膜厚２
００ｎｍのアルミナ膜あるいはシリコン窒化膜を成膜し
溝用絶縁膜６９を形成する。
ついて説明する。図１４（ａ）に示すように、Ｐ導電型
のシリコン基板１の熱酸化で膜厚４ｎｍのシリコン酸化
膜を形成し第１絶縁膜６４を設ける。そして、第１
（２）の実施の形態で説明したように、孤立物質体６５
を上記第１絶縁膜６４表面に形成し、更に孤立物質体６
５を完全に被覆してＣＶＤ法で膜厚４ｎｍのシリコン酸
化膜を堆積し第２絶縁膜６６を形成し、その上に膜厚２
００ｎｍのアルミナ膜あるいはシリコン窒化膜を成膜し
溝用絶縁膜６９を形成する。
【０１１２】次に、図１４（ｂ）に示すように、公知の
リソグラフィ技術で、溝パターンを有するレジストマス
ク７０を溝用絶縁膜６９上に形成する。そして、レジス
トマスク７０をエッチングマスクにしたドライエッチン
グ技術で、溝用絶縁膜６９、第２絶縁膜６６、孤立物質
体６４を順次にエッチングし溝７１を形成する。その
後、第１絶縁膜６４をウェットエッチングで除去する。
リソグラフィ技術で、溝パターンを有するレジストマス
ク７０を溝用絶縁膜６９上に形成する。そして、レジス
トマスク７０をエッチングマスクにしたドライエッチン
グ技術で、溝用絶縁膜６９、第２絶縁膜６６、孤立物質
体６４を順次にエッチングし溝７１を形成する。その
後、第１絶縁膜６４をウェットエッチングで除去する。
【０１１３】次に、溝用絶縁膜６９をマスクにした熱酸
化あるいは酸窒化処理を行い、図１５（ａ）に示すよう
に、溝７１部のシリコン基板６１表面にゲート絶縁膜６
７を形成する。ここで、ゲート絶縁膜６７の実効的膜厚
は、第１絶縁膜６４、孤立物質体６５、第２絶縁膜６６
の積層膜の実効的膜厚より薄くなるようにする。
化あるいは酸窒化処理を行い、図１５（ａ）に示すよう
に、溝７１部のシリコン基板６１表面にゲート絶縁膜６
７を形成する。ここで、ゲート絶縁膜６７の実効的膜厚
は、第１絶縁膜６４、孤立物質体６５、第２絶縁膜６６
の積層膜の実効的膜厚より薄くなるようにする。
【０１１４】次に、ゲート絶縁膜６７を被覆し溝７１を
充填するように、第１の導電膜であるＮ型不純物含有の
多結晶シリコン膜を成膜し、溝用絶縁膜６９を研磨スト
ッパーとしたＣＭＰ法で不要部分を除去する。このよう
にして、図１５（ｂ）に示すような埋込み導電膜７２を
形成する。
充填するように、第１の導電膜であるＮ型不純物含有の
多結晶シリコン膜を成膜し、溝用絶縁膜６９を研磨スト
ッパーとしたＣＭＰ法で不要部分を除去する。このよう
にして、図１５（ｂ）に示すような埋込み導電膜７２を
形成する。
【０１１５】次に、図１５（ｃ）に示すように、溝用絶
縁膜６９をウェットエッチングで除去する。このように
して、第２絶縁膜６５上に突起した埋込み導電膜７２が
形成される。そして、埋込み導電膜７２は所定のパター
ンに加工される。
縁膜６９をウェットエッチングで除去する。このように
して、第２絶縁膜６５上に突起した埋込み導電膜７２が
形成される。そして、埋込み導電膜７２は所定のパター
ンに加工される。
【０１１６】次に、第２の導電膜として、膜厚が２００
ｎｍ程度のタングステンポリサイド膜を全面に堆積させ
る。そして、タングステンポリサイド膜のエッチッバッ
クを行い、図１６（ａ）に示すように、サイドウォール
導電膜として、ゲート電極６８の側壁に第１ゲート電極
端部６８ａ、第２ゲート電極端部６８ｂを形成する。
ｎｍ程度のタングステンポリサイド膜を全面に堆積させ
る。そして、タングステンポリサイド膜のエッチッバッ
クを行い、図１６（ａ）に示すように、サイドウォール
導電膜として、ゲート電極６８の側壁に第１ゲート電極
端部６８ａ、第２ゲート電極端部６８ｂを形成する。
【０１１７】次に、図１６（ｂ）に示すように、上記ゲ
ート電極６８、第１ゲート電極端部６８ａ、第２ゲート
電極端部６８ｂをマスクにし、第１絶縁膜６４、孤立物
質体６５、第２絶縁膜６６を通したヒ素のイオン注入を
行い、熱処理を行ってシリコン基板６１表面に第１拡散
層６２、第２拡散層６３を形成する。そして、図６
（ｃ）に示すように、第１ゲート電極端部６８ａ、第２
ゲート電極端部６８ｂが、第１絶縁膜６４、孤立物質体
６５、第２絶縁膜６６の積層する絶縁膜を介して、第１
拡散層６２、第２拡散層６３とオーバラップするように
する。このようにした後に、図１３で説明した構造の不
揮発性記憶素子ができあがる。なお、上記の場合に、タ
ングステンポリサイド膜の代わりにＮ型不純物含有の多
結晶シリコン膜を堆積させてもよい。
ート電極６８、第１ゲート電極端部６８ａ、第２ゲート
電極端部６８ｂをマスクにし、第１絶縁膜６４、孤立物
質体６５、第２絶縁膜６６を通したヒ素のイオン注入を
行い、熱処理を行ってシリコン基板６１表面に第１拡散
層６２、第２拡散層６３を形成する。そして、図６
（ｃ）に示すように、第１ゲート電極端部６８ａ、第２
ゲート電極端部６８ｂが、第１絶縁膜６４、孤立物質体
６５、第２絶縁膜６６の積層する絶縁膜を介して、第１
拡散層６２、第２拡散層６３とオーバラップするように
する。このようにした後に、図１３で説明した構造の不
揮発性記憶素子ができあがる。なお、上記の場合に、タ
ングステンポリサイド膜の代わりにＮ型不純物含有の多
結晶シリコン膜を堆積させてもよい。
【０１１８】次に、本発明の第６の実施の形態について
図１７乃至図２０に基づいて説明する。図１７は、本発
明における不揮発性記憶素子を用いたメモリセル部の断
面図であり、図１８乃至図２０は、その具体的な製造方
法を説明するための製造工程順の断面図とその平面図で
ある。
図１７乃至図２０に基づいて説明する。図１７は、本発
明における不揮発性記憶素子を用いたメモリセル部の断
面図であり、図１８乃至図２０は、その具体的な製造方
法を説明するための製造工程順の断面図とその平面図で
ある。
【０１１９】図１７に示すように、２個のメモリセルを
形成するために、Ｐ導電型のシリコン基板８１の主面に
Ｎ+ 拡散層でもって第１拡散層８２，８２ａおよび第２
拡散層８３が形成されている。これらの拡散層がメモリ
セルのビット線になる。そして、第１拡散層８２，８２
ａあるいは第２拡散層８３の近傍のシリコン基板８１主
面に、第１絶縁膜８４、孤立物質体８５、第２絶縁膜８
６が、積層する絶縁膜として、トランジスタのチャネル
領域全体ではなく、トランジスタのソース／ドレインに
隣接する領域に形成される。そして、チャネルの大部分
の領域には上記積層する絶縁膜とは異なるゲート絶縁膜
８７が形成される。ここで、ゲート絶縁膜８７はシリコ
ン酸化膜で構成される。
形成するために、Ｐ導電型のシリコン基板８１の主面に
Ｎ+ 拡散層でもって第１拡散層８２，８２ａおよび第２
拡散層８３が形成されている。これらの拡散層がメモリ
セルのビット線になる。そして、第１拡散層８２，８２
ａあるいは第２拡散層８３の近傍のシリコン基板８１主
面に、第１絶縁膜８４、孤立物質体８５、第２絶縁膜８
６が、積層する絶縁膜として、トランジスタのチャネル
領域全体ではなく、トランジスタのソース／ドレインに
隣接する領域に形成される。そして、チャネルの大部分
の領域には上記積層する絶縁膜とは異なるゲート絶縁膜
８７が形成される。ここで、ゲート絶縁膜８７はシリコ
ン酸化膜で構成される。
【０１２０】そして、上記ゲート絶縁膜８７のみを被覆
するようにゲート電極８８が形成される。ここで、ゲー
ト電極８８はＮ型不純物含有の多結晶シリコンで構成さ
れる。そして、ゲート電極８８に電気接続して、ワード
線８９が上記ビット線である拡散層と直交するように配
設される。ワード線８９は上記積層する絶縁膜を被覆
し、更に、この絶縁膜を挟んで上記拡散層とオーバラッ
プしている。ここで、ワード線８９は高融点金属膜ある
いはそのポリサイド膜で構成される。
するようにゲート電極８８が形成される。ここで、ゲー
ト電極８８はＮ型不純物含有の多結晶シリコンで構成さ
れる。そして、ゲート電極８８に電気接続して、ワード
線８９が上記ビット線である拡散層と直交するように配
設される。ワード線８９は上記積層する絶縁膜を被覆
し、更に、この絶縁膜を挟んで上記拡散層とオーバラッ
プしている。ここで、ワード線８９は高融点金属膜ある
いはそのポリサイド膜で構成される。
【０１２１】次に、上記メモリセル部の製造方法につい
て説明する。図１８（ａ）に示すように、シリコン基板
８１の熱酸化で第１絶縁膜８４を形成し、第１（２）の
実施の形態で説明したのと同様に、上記第１絶縁膜８４
表面に孤立物質体８６を形成する。そして、孤立物質体
８５を被覆するようにしてＣＶＤ法によるシリコン酸化
膜で第２絶縁膜８６を形成する。このようにした後、第
２絶縁膜８６上に膜厚５０ｎｍのアルミナ膜シリコン窒
化膜を成膜し溝用絶縁膜９０を形成する。
て説明する。図１８（ａ）に示すように、シリコン基板
８１の熱酸化で第１絶縁膜８４を形成し、第１（２）の
実施の形態で説明したのと同様に、上記第１絶縁膜８４
表面に孤立物質体８６を形成する。そして、孤立物質体
８５を被覆するようにしてＣＶＤ法によるシリコン酸化
膜で第２絶縁膜８６を形成する。このようにした後、第
２絶縁膜８６上に膜厚５０ｎｍのアルミナ膜シリコン窒
化膜を成膜し溝用絶縁膜９０を形成する。
【０１２２】次に、図１８（ｂ）に示すように、公知の
リソグラフィ技術で、溝パターンを有するレジストマス
ク９１を溝用絶縁膜９０上に形成する。そして、溝用絶
縁膜９０、第２絶縁膜８６、孤立物質体８５を順にエッ
チングし溝９２を形成する。その後、第１絶縁膜８４を
ウェットエッチングで除去する。
リソグラフィ技術で、溝パターンを有するレジストマス
ク９１を溝用絶縁膜９０上に形成する。そして、溝用絶
縁膜９０、第２絶縁膜８６、孤立物質体８５を順にエッ
チングし溝９２を形成する。その後、第１絶縁膜８４を
ウェットエッチングで除去する。
【０１２３】次に、溝用絶縁膜９０をマスクにした熱酸
化を行い、図１８（ｄ）に示すように、溝９２部のシリ
コン基板８１表面にゲート絶縁膜８７を形成する。ここ
で、ゲート絶縁膜８７の実効的膜厚は、第１絶縁膜８
４、孤立物質体８５、第２絶縁膜８６の積層膜の実効的
膜厚より薄くなる。
化を行い、図１８（ｄ）に示すように、溝９２部のシリ
コン基板８１表面にゲート絶縁膜８７を形成する。ここ
で、ゲート絶縁膜８７の実効的膜厚は、第１絶縁膜８
４、孤立物質体８５、第２絶縁膜８６の積層膜の実効的
膜厚より薄くなる。
【０１２４】次に、ゲート絶縁膜８７を被覆し溝９２を
充填するように、第１の導電膜として、Ｎ型不純物含有
の多結晶シリコン膜を成膜し、溝用絶縁膜９０を研磨ス
トッパーとしたＣＭＰ法で不要部分を除去する。このよ
うにして、図１９（ａ）に示すような、短冊状の平面パ
ターンとなる埋込み導電膜９３を形成する。ここで、埋
込み導電膜９３の厚さは５０ｎｍ程度になる。
充填するように、第１の導電膜として、Ｎ型不純物含有
の多結晶シリコン膜を成膜し、溝用絶縁膜９０を研磨ス
トッパーとしたＣＭＰ法で不要部分を除去する。このよ
うにして、図１９（ａ）に示すような、短冊状の平面パ
ターンとなる埋込み導電膜９３を形成する。ここで、埋
込み導電膜９３の厚さは５０ｎｍ程度になる。
【０１２５】次に、図１９（ｂ）に示すように、溝用絶
縁膜９０をウェットエッチングで除去する。このように
して、第２絶縁膜８６上に突起した埋込み導電膜９３が
形成される。
縁膜９０をウェットエッチングで除去する。このように
して、第２絶縁膜８６上に突起した埋込み導電膜９３が
形成される。
【０１２６】次に、図１９（ｃ）に示すように、第２の
導電膜として、膜厚が２００ｎｍ程度のタングステン膜
等の導電膜９４を、埋込み導電膜９３および第２絶縁膜
８６上に被着するように全面に堆積させる。
導電膜として、膜厚が２００ｎｍ程度のタングステン膜
等の導電膜９４を、埋込み導電膜９３および第２絶縁膜
８６上に被着するように全面に堆積させる。
【０１２７】次に、図１９（ｄ）に示すように、上記埋
込み導電膜９３をマスクにしてヒ素のイオン９５注入を
行う。ここで、イオン注入のエネルギーを適当に選択
し、図１９（ｄ）に示すように、第１絶縁膜８４、孤立
物質体８５、第２絶縁膜８６を通したヒ素のイオン注入
で、シリコン基板８１表面に第１拡散層８２，８２ａ、
第２拡散層８３を形成する。このイオン注入で、上述し
た埋込み導電膜９３およびその側壁部の導電膜９４下の
シリコン基板８１表面にはヒ素イオンは導入されない。
込み導電膜９３をマスクにしてヒ素のイオン９５注入を
行う。ここで、イオン注入のエネルギーを適当に選択
し、図１９（ｄ）に示すように、第１絶縁膜８４、孤立
物質体８５、第２絶縁膜８６を通したヒ素のイオン注入
で、シリコン基板８１表面に第１拡散層８２，８２ａ、
第２拡散層８３を形成する。このイオン注入で、上述し
た埋込み導電膜９３およびその側壁部の導電膜９４下の
シリコン基板８１表面にはヒ素イオンは導入されない。
【０１２８】次に、リソグラフィ技術とドライエッチン
グ技術とで、上記導電膜９４および埋込み導電膜９３を
加工し、図１７で説明したワード線８９を形成すると同
時にゲート電極８８を形成する。このようにして、図１
７で説明した構造のメモリセル部ができあがる。
グ技術とで、上記導電膜９４および埋込み導電膜９３を
加工し、図１７で説明したワード線８９を形成すると同
時にゲート電極８８を形成する。このようにして、図１
７で説明した構造のメモリセル部ができあがる。
【０１２９】次に、上記メモリセルに適用する不揮発性
記憶素子の製造方法をその平面図で概略説明する。
記憶素子の製造方法をその平面図で概略説明する。
【０１３０】図２０（ａ）に示すように、Ｐ導電型のウ
ェル層９６を形成した後、図１８（ｂ）で説明した工程
で、第１絶縁膜８４、孤立物質体８５、第２絶縁膜８６
と埋込み導電膜９３を形成する。
ェル層９６を形成した後、図１８（ｂ）で説明した工程
で、第１絶縁膜８４、孤立物質体８５、第２絶縁膜８６
と埋込み導電膜９３を形成する。
【０１３１】次に、図２０（ｂ）の工程で、埋込み導電
膜９３等を被覆するように全面に導電膜９４を形成す
る。この工程が図１８（ｃ）の工程に対応する。
膜９３等を被覆するように全面に導電膜９４を形成す
る。この工程が図１８（ｃ）の工程に対応する。
【０１３２】次に、図２０（ｃ）に示すように、全面に
ヒ素のイオン注入と熱処理を行い、埋込み導電膜９３に
並行するように第１拡散層８２，８２ａ、第２拡散層８
３，８３ａを形成する。この工程が図１８（ｄ）の工程
に対応する。
ヒ素のイオン注入と熱処理を行い、埋込み導電膜９３に
並行するように第１拡散層８２，８２ａ、第２拡散層８
３，８３ａを形成する。この工程が図１８（ｄ）の工程
に対応する。
【０１３３】次に、図２０（ｄ）に示すように、上記導
電膜９４および埋込み導電膜９３を加工し、ワード線８
９を形成すると同時にゲート電極８８を形成する。この
ようにして、第１拡散層８２，８２ａ、第２拡散層８
３，８３ａで構成されるビット線とワード線８９は直交
して配設されることになる。
電膜９４および埋込み導電膜９３を加工し、ワード線８
９を形成すると同時にゲート電極８８を形成する。この
ようにして、第１拡散層８２，８２ａ、第２拡散層８
３，８３ａで構成されるビット線とワード線８９は直交
して配設されることになる。
【０１３４】この実施の形態では、第１（２）の実施の
形態で説明したのと全く同様の効果が生じる。更には、
情報の読み出し動作の速度が大幅に向上する。
形態で説明したのと全く同様の効果が生じる。更には、
情報の読み出し動作の速度が大幅に向上する。
【０１３５】上述した第２〜第６実施の形態において
は、積層する絶縁膜である第１絶縁膜、孤立物質体、第
２絶縁膜上にシリコン層を形成すると、シリコン層は製
造工程の中で、上記積層する絶縁膜を損傷等から保護す
る機能を有するようになる。そして、本発明において信
頼性の高い不揮発性記憶素子を形成することが容易にな
る。
は、積層する絶縁膜である第１絶縁膜、孤立物質体、第
２絶縁膜上にシリコン層を形成すると、シリコン層は製
造工程の中で、上記積層する絶縁膜を損傷等から保護す
る機能を有するようになる。そして、本発明において信
頼性の高い不揮発性記憶素子を形成することが容易にな
る。
【０１３６】また、上述した実施の形態において、ゲー
ト電極材料として、多結晶シリコン膜の代わりにシリコ
ンゲルマニウム膜を用いてもよい。
ト電極材料として、多結晶シリコン膜の代わりにシリコ
ンゲルマニウム膜を用いてもよい。
【０１３７】上述した実施の形態では、第１絶縁膜、第
２絶縁膜をシリコン酸化膜で形成し、孤立物質体を窒化
シリコン、シリコン、シリコンゲルマニウムで形成する
場合について説明した。本発明は、このような構成に限
定されるものではなく、孤立物質体を酸化タンタル、酸
化ハフニウムのような酸化金属で形成してもよい。更に
は、第１絶縁膜としてシリコン酸化膜の表面を熱窒化し
た改質層を用いてもよい。更には、上記情報電荷の捕獲
領域としては、不連続に孤立する、すなわち、半球状あ
るいはドット状、島状、柱状に形成される、高融点金属
から成る孤立物質体あってもよい。
２絶縁膜をシリコン酸化膜で形成し、孤立物質体を窒化
シリコン、シリコン、シリコンゲルマニウムで形成する
場合について説明した。本発明は、このような構成に限
定されるものではなく、孤立物質体を酸化タンタル、酸
化ハフニウムのような酸化金属で形成してもよい。更に
は、第１絶縁膜としてシリコン酸化膜の表面を熱窒化し
た改質層を用いてもよい。更には、上記情報電荷の捕獲
領域としては、不連続に孤立する、すなわち、半球状あ
るいはドット状、島状、柱状に形成される、高融点金属
から成る孤立物質体あってもよい。
【０１３８】本発明は、上記の実施の形態に限定され
ず、本発明の技術思想の範囲内において、実施の形態が
適宜変更され得る。
ず、本発明の技術思想の範囲内において、実施の形態が
適宜変更され得る。
【０１３９】
【発明の効果】本発明の不揮発性半導体装置をフラッシ
ュメモリのような不揮発性メモリのメモリセルに適用す
ると、その情報保持の特性が大幅に向上する。そして、
その動作、特に蓄積情報の読み出し動作の高速化および
低電圧化が促進され、フラッシュメモリの情報電荷の書
き込み動作等も更に高速になる。また、本発明により多
ビット／１セル化が更に促進される。このようにして、
不揮発性メモリの大容量化、高機能化、多機能化が容易
になる。
ュメモリのような不揮発性メモリのメモリセルに適用す
ると、その情報保持の特性が大幅に向上する。そして、
その動作、特に蓄積情報の読み出し動作の高速化および
低電圧化が促進され、フラッシュメモリの情報電荷の書
き込み動作等も更に高速になる。また、本発明により多
ビット／１セル化が更に促進される。このようにして、
不揮発性メモリの大容量化、高機能化、多機能化が容易
になる。
【０１４０】更には、本発明をフラッシュメモリに適用
すると、その製品の量産製造が非常に容易になりその製
造コストが大幅に低減する。
すると、その製品の量産製造が非常に容易になりその製
造コストが大幅に低減する。
【０１４１】そして、上記のようなフラッシュメモリの
特性の大幅な向上はこの半導体装置の用途を拡大し、新
たな用途領域をも開拓する。
特性の大幅な向上はこの半導体装置の用途を拡大し、新
たな用途領域をも開拓する。
【図１】本発明の第１の実施の形態を説明するための不
揮発性メモリセル部の断面図である。
揮発性メモリセル部の断面図である。
【図２】本発明の第１の実施の形態を説明するための不
揮発性メモリセル部の製造工程順の断面図である。
揮発性メモリセル部の製造工程順の断面図である。
【図３】上記不揮発性メモリセル部の製造工程順の平面
図である。
図である。
【図４】本発明の第２の実施の形態を説明するための不
揮発性メモリセル部の製造工程順の断面図である。
揮発性メモリセル部の製造工程順の断面図である。
【図５】本発明の実施の形態の効果を説明するための情
報電荷の保持特性を示すグラフである。
報電荷の保持特性を示すグラフである。
【図６】本発明の実施の形態の効果が生じる機構を説明
するための不揮発性記憶素子の一部断面図である。
するための不揮発性記憶素子の一部断面図である。
【図７】本発明の孤立物質体の形状を説明するためのそ
の平面図である。
の平面図である。
【図８】本発明の第３の実施の形態を説明するための不
揮発性メモリセル部の断面図である。
揮発性メモリセル部の断面図である。
【図９】本発明の第３の実施の形態を説明するための不
揮発性メモリセル部の製造工程順の断面図である。
揮発性メモリセル部の製造工程順の断面図である。
【図１０】上記続きの製造工程順の断面図である。
【図１１】本発明の第４の実施の形態を説明するための
不揮発性メモリセル部の平面図と断面図である。
不揮発性メモリセル部の平面図と断面図である。
【図１２】本発明の第４の実施の形態を説明するための
情報の読み出し動作でのタイミングチャートと不揮発性
記憶素子の模式的断面図である。
情報の読み出し動作でのタイミングチャートと不揮発性
記憶素子の模式的断面図である。
【図１３】本発明の第５の実施の形態を説明するための
不揮発性記憶素子の断面図である。
不揮発性記憶素子の断面図である。
【図１４】本発明の第５の実施の形態を説明するための
不揮発性記憶素子の製造工程順の断面図である。
不揮発性記憶素子の製造工程順の断面図である。
【図１５】上記の続きの製造工程順の断面図である。
【図１６】上記の続きの製造工程順の断面図である。
【図１７】本発明の第６の実施の形態を説明するための
不揮発性メモリセル部の断面図である。
不揮発性メモリセル部の断面図である。
【図１８】本発明の第６の実施の形態を説明するための
不揮発性メモリセル部の製造工程順の断面図である。
不揮発性メモリセル部の製造工程順の断面図である。
【図１９】上記の続きの製造工程順の断面図である。
【図２０】上記不揮発性メモリセル部の製造工程順の平
面図である。
面図である。
【図２１】第１の従来例を説明するためのＮＲＯＭセル
の平面図である。
の平面図である。
【図２２】第１の従来例を説明するためのＮＲＯＭセル
の製造工程順の断面図である。
の製造工程順の断面図である。
【図２３】不揮発性記憶素子の動作を説明するための断
面図である。
面図である。
【図２４】ＮＲＯＭセルの動作を説明するための断面図
である。
である。
【図２５】第２の従来例を説明するための不揮発性メモ
リセル部の断面図である。
リセル部の断面図である。
１，２１，４１，６１，８１ シリコン基板
２，２２，４２，６２，８２，８２ａ 第１拡散層
３，２３，４３．６３、８３ 第２拡散層
４，２４，４４ 第３拡散層
５，２８，４８，６４，８４ 第１絶縁膜
６，２９，４９，６５，８５ 孤立物質体
７，３０，５０，６６，８６ 第２絶縁膜
８，１９，２７，４７，４７ａ，６８，８８ ゲート
電極 ９，１８，３１，５１ 拡散層上絶縁膜 １０，３２，５２，５２ａ，８９ ワード線 １１，１１ａ シリコン層 １２，１２ａ 窒化シリコン層 １３，７０，９１ レジストマスク １４ 開口 １５ 素子分離領域 １６，３７，９４ 導電膜 １７，３３ 短冊状ゲート電極 ２０ 半球状孤立体 ２０ａ 島状孤立体 ２５ 第１側壁ゲート電極 ２６ 第２側壁ゲート電極 ３４ キャップ絶縁膜 ３５ 短冊状第１側壁ゲート電極 ３６ 短冊状第２側壁ゲート電極 ４５ 第１制御ゲート電極 ４６ 第２制御ゲート電極 ５３ 第１捕獲領域 ５４ 第２捕獲領域 ６７，８７ ゲート絶縁膜 ６８ａ 第１ゲート電極端部 ６８ｂ 第２ゲート電極端部 ６９，９０ 溝用絶縁膜 ７１，９２ 溝 ７２，９３ 埋込み導電膜 ９５ イオン ９６ ウェル層
電極 ９，１８，３１，５１ 拡散層上絶縁膜 １０，３２，５２，５２ａ，８９ ワード線 １１，１１ａ シリコン層 １２，１２ａ 窒化シリコン層 １３，７０，９１ レジストマスク １４ 開口 １５ 素子分離領域 １６，３７，９４ 導電膜 １７，３３ 短冊状ゲート電極 ２０ 半球状孤立体 ２０ａ 島状孤立体 ２５ 第１側壁ゲート電極 ２６ 第２側壁ゲート電極 ３４ キャップ絶縁膜 ３５ 短冊状第１側壁ゲート電極 ３６ 短冊状第２側壁ゲート電極 ４５ 第１制御ゲート電極 ４６ 第２制御ゲート電極 ５３ 第１捕獲領域 ５４ 第２捕獲領域 ６７，８７ ゲート絶縁膜 ６８ａ 第１ゲート電極端部 ６８ｂ 第２ゲート電極端部 ６９，９０ 溝用絶縁膜 ７１，９２ 溝 ７２，９３ 埋込み導電膜 ９５ イオン ９６ ウェル層
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5B025 AA01 AC04 AE07 AE08 AF04
5F083 EP03 EP18 EP23 EP24 EP28
EP35 EP48 EP65 EP70 ER02
ER09 ER11 ER22 ER30 GA01
GA05 GA21 JA04 JA06 JA35
JA39 JA53 JA60 KA08 PR40
ZA12 ZA21
5F101 BA01 BA45 BA54 BB03 BB05
BC11 BD14 BD22 BD36 BD37
BE02 BE05 BE07 BF02 BF03
BF05
Claims (23)
- 【請求項１】 半導体基板表面に第１の拡散層と第２の
拡散層がゲート電極を挟んで形成されその間がチャネル
領域とされ、前記チャネル領域の前記半導体基板表面上
に順に第１の絶縁層、孤立物質体、第２の絶縁層が積層
して形成されていることを特徴とする不揮発性半導体記
憶装置。 - 【請求項２】 半導体基板表面に第１の拡散層と第２の
拡散層が第１の制御ゲート電極、ゲート電極および第２
の制御ゲート電極をこの順に挟んで形成され、その間が
チャネル領域とされ、前記第１の制御ゲート電極と半導
体基板表面間および前記第２の制御ゲート電極と半導体
基板表面間に順に第１の絶縁層、孤立物質体、第２の絶
縁層が積層して形成され、前記ゲート電極と半導体基板
表面間に第３の絶縁層が形成されていることを特徴とす
る不揮発性半導体記憶装置。 - 【請求項３】 前記第１の制御ゲート電極、ゲート電極
および第２の制御ゲート電極は全て電気接続されている
ことを特徴とする請求項２記載の不揮発性半導体記憶装
置。 - 【請求項４】 前記第１の制御ゲート電極、ゲート電極
および第２の制御ゲート電極は全て絶縁分離されている
ことを特徴とする請求項２記載の不揮発性半導体記憶装
置。 - 【請求項５】 半導体基板表面に第１の拡散層と第２の
拡散層がゲート電極を挟んで形成されその間がチャネル
領域とされ、前記チャネル領域であって前記第１の拡散
層あるいは第２の拡散層に隣接する領域上に順に第１の
絶縁層、孤立物質体、第２の絶縁層が形成され、前記チ
ャネル領域であって前記第１の絶縁層、孤立物質体、第
２の絶縁層の形成されていない領域に第３の絶縁層が形
成され、前記第１の絶縁層、孤立物質体、第２の絶縁層
および第３の絶縁層が前記ゲート電極で被覆されている
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項６】 前記第１の絶縁層、第２の絶縁層はシリ
コン酸化膜で構成され、前記孤立物質体は窒化シリコ
ン、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧ
ｅ）あるいは高融点金属で構成されていることを特徴と
する請求項１から請求項５のうち１つの請求項に記載の
不揮発性半導体記憶装置。 - 【請求項７】 前記孤立物質体が半球状、島状あるいは
柱状の構造になっていることを特徴とする請求項６記載
の不揮発性半導体記憶装置。 - 【請求項８】 前記孤立物質体が半球状の構造であり、
その径が１ｎｍ〜１０ｎｍであり、前記孤立物質体の間
隔が２ｎｍ〜５ｎｍであることを特徴とする請求項７記
載の不揮発性半導体記憶装置。 - 【請求項９】 請求項１から請求項８のいずれかに記載
の不揮発性半導体記憶装置でもってメモリセルが構成さ
れ、該メモリセルのワード線は前記ゲート電極に接続さ
れており、前記第１の拡散層あるいは第２の拡散層で前
記メモリセルのビット線が形成されていることを特徴と
する不揮発性半導体記憶装置。 - 【請求項１０】 前記第３の絶縁層の単位面積当たりの
容量値は前記第１の絶縁層、孤立物質体、第２の絶縁層
の積層する絶縁膜の単位面積当たりの容量値より大きい
ことを特徴とする請求項２から請求項９のうち１つの請
求項に記載の不揮発性半導体記憶装置。 - 【請求項１１】 前記ゲート電極、前記第１の制御ゲー
ト電極あるいは第２の制御ゲート電極の端部は前記積層
する絶縁膜を挟んで前記第１の拡散層あるいは第２の拡
散層とオーバラップしていることを特徴とする請求項１
から請求項１０のうち１つの請求項に記載の不揮発性半
導体記憶装置。 - 【請求項１２】 前記第１の拡散層あるいは第２の拡散
層に近接し前記チャネル領域上に在る複数の前記孤立物
質体に情報電荷の書き込み・消去領域が２箇所以上にわ
たって形成されていることを特徴とする請求項１から請
求項１１のうち１つの請求項に記載の不揮発性半導体記
憶装置。 - 【請求項１３】 請求項１から請求項１２のいずれかに
記載の不揮発性半導体記憶装置における情報電荷の書き
込み動作において、前記不揮発性半導体記憶装置のＭＩ
Ｓトランジスタ動作が飽和特性を示す状態にして、前記
積層する絶縁膜である前記第１の絶縁層、孤立物質体、
第２の絶縁層に電子を注入することを特徴とする不揮発
性半導体記憶装置の動作方法。 - 【請求項１４】 請求項１から請求項１２のいずれかに
記載の不揮発性半導体記憶装置における情報電荷の書き
込み動作において、前記第１の拡散層あるいは第２の拡
散層に２種類以上の異なる電圧を印加し、前記第１の拡
散層あるいは第２の拡散層に近接し前記チャネル領域上
に在る複数の前記孤立物質体の異なる２箇所以上に電子
を書き込むことを特徴とする不揮発性半導体記憶装置の
動作方法。 - 【請求項１５】 請求項４に記載の不揮発性半導体記憶
装置における情報電荷の読み出し動作において、前記第
１の制御ゲート電極あるいは第２の制御ゲート電極の電
圧を制御し、前記第１の拡散層に近接した電子捕獲領域
の書き込み情報と前記第２の拡散層に近接した電子捕獲
領域の書き込み情報とを分別して読み出すことを特徴と
する不揮発性半導体記憶装置の動作方法。 - 【請求項１６】 半導体基板表面に第１の絶縁層、孤立
物質体、第２の絶縁層および第１の導電膜をこの順に積
層して形成する工程と、 前記第１の導電膜上に短冊状パターンのレジストマスク
を形成し、前記レジストマスクをエッチングマスクにし
て前記第１の導電膜をドライエッチングする工程と、 前記レジストマスクを用いたイオン注入により前記半導
体基板表面に不純物を導入し第１の拡散層と第２の拡散
層を形成する工程と、 前記レジストマスクを除去した後、前記ドライエッチン
グで形成した短冊状パターンの第１の導電膜間であって
前記前記第１の拡散層と第２の拡散層上に絶縁膜を形成
する工程と、 前記絶縁膜および前記短冊状パターンの第１の導電膜に
被着する第２の導電膜を形成する工程と、 前記第２の導電膜を加工し配線層を形成すると同時に前
記短冊状パターンの第１の導電膜を加工する工程と、を
含むことを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項１７】 半導体基板表面に第３の絶縁層を形成
し前記第３の絶縁層上に短冊状パターンのゲート電極を
形成する工程と、 前記半導体基板上および前記短冊状パターンのゲート電
極の側壁に第１の絶縁層、孤立物質体、第２の絶縁層の
積層する絶縁膜を形成する工程と、 前記半導体基板上の一部および前記短冊状パターンのゲ
ート電極の側壁に前記積層する絶縁膜を介してサイドウ
ォール導電膜を形成する工程と、 前記サイドウォール導電膜を形成した後、前記短冊状パ
ターンのゲート電極および前記サイドウォール導電膜を
マスクにしたイオン注入により前記半導体基板表面に不
純物を導入し第１の拡散層と第２の拡散層を形成する工
程と、 前記第１の拡散層と第２の拡散層の上部に拡散層上絶縁
膜を形成する工程と、前記サイドウォール導電膜および
前記拡散層上絶縁膜に被着する導電膜を形成する工程
と、 前記導電膜を加工し配線層を形成すると同時に前記サイ
ドウォール導電膜を加工する工程と、を含むことを特徴
とする不揮発性半導体記憶装置の製造方法。 - 【請求項１８】 半導体基板表面に第１の絶縁層、孤立
物質体、第２の絶縁層および溝用絶縁膜をこの順に積層
して形成する工程と、 前記溝用絶縁膜の所定の領域に溝を形成し該溝部に在る
前記第１の絶縁層、孤立物質体、第２の絶縁層を除去し
て半導体基板表面を露出させる工程と、 前記露出した半導体基板表面に第３の絶縁層を形成した
後、前記溝を充填する第１の導電膜を成膜する工程と、 前記第１の導電膜を化学機械研磨し不要部を除去して前
記溝部にゲート電極を形成する工程と、 前記溝用絶縁膜を除去した後、前記ゲート電極および前
記第２の絶縁層に被着する第２の導電膜を形成する工程
と、 前記第２の導電膜をエッチバックし前記ゲート電極の側
壁部に前記第２の導電膜から成るサイドウォール導電膜
を形成する工程と、 前記ゲート電極および前記サイドウォール導電膜をマス
クにしたイオン注入により前記半導体基板表面に不純物
を導入し第１の拡散層と第２の拡散層を形成する工程
と、を含むことを特徴とする不揮発性半導体記憶装置の
製造方法。 - 【請求項１９】 半導体基板表面に第１の絶縁層、孤立
物質体、第２の絶縁層および溝用絶縁膜をこの順に積層
して形成する工程と、 前記溝用絶縁膜の所定の領域に短冊状パターンの溝を形
成し該溝部に在る前記第１の絶縁層、孤立物質体、第２
の絶縁層を除去して半導体基板表面を露出させる工程
と、 前記露出した半導体基板表面に第３の絶縁層を形成した
後、前記溝を充填する第１の導電膜を成膜する工程と、 前記第１の導電膜を化学機械研磨し不要部を除去して前
記溝部に短冊状パターンのゲート電極を形成する工程
と、 前記溝用絶縁膜を除去した後、前記短冊状パターンのゲ
ート電極および前記第２の絶縁層に被着する第２の導電
膜を形成する工程と、 前記短冊状パターンのゲート電極をマスクにしたイオン
注入により前記半導体基板表面に不純物を導入し第１の
拡散層と第２の拡散層を形成する工程と、 前記第２の導電膜を加工し配線層を形成すると同時に前
記短冊状パターンのゲート電極を加工する工程と、を含
むことを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項２０】 前記第１の導電膜は不純物含有の多結
晶シリコン膜であり前記第２の導電膜は高融点金属のポ
リサイド膜であることを特徴とする請求項１６から請求
項１９のうち１つの請求項に記載の不揮発性半導体記憶
装置の製造方法。 - 【請求項２１】 前記第２の絶縁層と前記溝用絶縁膜と
の間にシリコン層を形成することを特徴とする請求項１
８から請求項２０のうち１つの請求項に記載の不揮発性
半導体記憶装置の製造方法。 - 【請求項２２】 前記第１の絶縁層、第２の絶縁層はシ
リコン酸化膜で形成し、前記孤立物質体は窒化シリコ
ン、シリコン、シリコンゲルマニウムあるいは高融点金
属で形成することを特徴とする請求項１６から請求項２
１のうち１つの請求項に記載の不揮発性半導体記憶装置
の製造方法。 - 【請求項２３】 前記孤立物質体を半球状、島状あるい
は柱状の構造に形成することを特徴とする請求項２２記
載の不揮発性半導体記憶装置の製造方法。
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|---|---|---|---|---|
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Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6580124B1 (en) * | 2000-08-14 | 2003-06-17 | Matrix Semiconductor Inc. | Multigate semiconductor device with vertical channel current and method of fabrication |
| US6593624B2 (en) * | 2001-09-25 | 2003-07-15 | Matrix Semiconductor, Inc. | Thin film transistors with vertically offset drain regions |
-
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Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004015051A (ja) * | 2002-06-04 | 2004-01-15 | Samsung Electronics Co Ltd | 不揮発性メモリセル、メモリ素子、及び不揮発性メモリセルの製造方法 |
| JP2004228571A (ja) * | 2003-01-22 | 2004-08-12 | Samsung Electronics Co Ltd | Ｓｏｎｏｓ型不揮発性メモリ及びその製造方法 |
| JP4902353B2 (ja) * | 2003-09-16 | 2012-03-21 | フリースケール セミコンダクター インコーポレイテッド | ナノクラスターを備えた半導体デバイス |
| JP2007506265A (ja) * | 2003-09-16 | 2007-03-15 | フリースケール セミコンダクター インコーポレイテッド | ナノクラスターを備えた半導体デバイス |
| JP2005150740A (ja) * | 2003-11-13 | 2005-06-09 | Samsung Electronics Co Ltd | 自己整列を利用したローカルｓｏｎｏｓ素子の製造方法 |
| JP4866835B2 (ja) * | 2004-02-24 | 2012-02-01 | マイクロン テクノロジー、インコーポレイテッド | 電荷を非対称に捕獲する多値メモリセル |
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| JP2005260009A (ja) * | 2004-03-11 | 2005-09-22 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP4640918B2 (ja) * | 2004-03-11 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
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| JP2006013481A (ja) * | 2004-05-28 | 2006-01-12 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2006032917A (ja) * | 2004-06-14 | 2006-02-02 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP4657016B2 (ja) * | 2004-06-14 | 2011-03-23 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US8258030B2 (en) | 2004-06-14 | 2012-09-04 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| JP2006114921A (ja) * | 2004-10-08 | 2006-04-27 | Silicon Storage Technology Inc | Ｎｒｏｍデバイス及びその製造方法 |
| KR101138214B1 (ko) * | 2004-10-08 | 2012-04-24 | 실리콘 스토리지 테크놀로지 인크 | Ｎｒｏｍ 장치 및 그 제조 방법 |
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| WO2006059368A1 (ja) * | 2004-11-30 | 2006-06-08 | Fujitsu Limited | 半導体記憶装置及びその製造方法 |
| JP2008053270A (ja) * | 2006-08-22 | 2008-03-06 | Nec Electronics Corp | 半導体記憶装置、及びその製造方法 |
| US9287401B2 (en) | 2013-11-15 | 2016-03-15 | Samsung Electronics Co., Ltd. | Semiconductor device having fin-type field effect transistor and method of manufacturing the same |
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