JPH0548115A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
- Publication number
- JPH0548115A JPH0548115A JP3208058A JP20805891A JPH0548115A JP H0548115 A JPH0548115 A JP H0548115A JP 3208058 A JP3208058 A JP 3208058A JP 20805891 A JP20805891 A JP 20805891A JP H0548115 A JPH0548115 A JP H0548115A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- film
- silicon
- information
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000009792 diffusion process Methods 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims 1
- 239000010408 film Substances 0.000 abstract description 60
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 37
- 229910052710 silicon Inorganic materials 0.000 abstract description 37
- 239000010703 silicon Substances 0.000 abstract description 37
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 18
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 18
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 10
- 230000005684 electric field Effects 0.000 abstract description 9
- 238000000034 method Methods 0.000 abstract description 8
- 230000010354 integration Effects 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 6
- 229920005591 polysilicon Polymers 0.000 abstract description 6
- 239000010409 thin film Substances 0.000 abstract description 2
- 238000005121 nitriding Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000005685 electric field effect Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000003949 trap density measurement Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
Abstract
(57)【要約】 （修正有）
【目的】半導体リッチ酸化膜を利用したトラップ型の不
揮発性半導体記憶装置において、装置の微細化および集
積化を促す為に書込電圧を低電圧化させる。 【構成】ｐ形シリコン基板３内にｎ+ドレイン５および
ｎ+ソース９を形成することによってチャンネル領域７
を形成する。チャンネル領域７の上面には薄膜シリコン
酸化膜18が形成され、上面にはシリコンリッチ酸化膜20
が形成され、その上面にはポリシリコン膜22が形成され
る。前記の様な不揮発性メモリセル２において、シリコ
ンリッチ酸化膜20を窒化処理したことを特徴とする。メ
モリセル２を用いた記憶装置は、ポリシリコン膜22とチ
ャンネル領域７間に電界を印加した時に、チャンネル領
域７からシリコン酸化膜18をトンネリングした電子がシ
リコンリッチ酸化膜20内のシリコン窒化領域21にトラッ
プされることにより情報が記憶される。情報を消去する
場合は、情報の書込時と反対方向の電界を印加する。
揮発性半導体記憶装置において、装置の微細化および集
積化を促す為に書込電圧を低電圧化させる。 【構成】ｐ形シリコン基板３内にｎ+ドレイン５および
ｎ+ソース９を形成することによってチャンネル領域７
を形成する。チャンネル領域７の上面には薄膜シリコン
酸化膜18が形成され、上面にはシリコンリッチ酸化膜20
が形成され、その上面にはポリシリコン膜22が形成され
る。前記の様な不揮発性メモリセル２において、シリコ
ンリッチ酸化膜20を窒化処理したことを特徴とする。メ
モリセル２を用いた記憶装置は、ポリシリコン膜22とチ
ャンネル領域７間に電界を印加した時に、チャンネル領
域７からシリコン酸化膜18をトンネリングした電子がシ
リコンリッチ酸化膜20内のシリコン窒化領域21にトラッ
プされることにより情報が記憶される。情報を消去する
場合は、情報の書込時と反対方向の電界を印加する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体不揮発性記憶装
置に関するものであり、特に印加書込電圧の低電圧化に
関する。
置に関するものであり、特に印加書込電圧の低電圧化に
関する。
【０００２】
【従来の技術】流入した電荷をシリコン酸化膜内にトラ
ップさせる新しい方法として、シリコン酸化膜上面にシ
リコンリッチ酸化膜を積層した構造を利用した方法が報
告されている(D.J.DiMaria et al:J. Appl. Phys., 51
(9) September 1980,4830-4841)。上記の方法を不揮発性
半導体メモリセルに利用することが出来る。図９に、上
記の方法を利用したメモリセル１の断面構成略図を示
す。
ップさせる新しい方法として、シリコン酸化膜上面にシ
リコンリッチ酸化膜を積層した構造を利用した方法が報
告されている(D.J.DiMaria et al:J. Appl. Phys., 51
(9) September 1980,4830-4841)。上記の方法を不揮発性
半導体メモリセルに利用することが出来る。図９に、上
記の方法を利用したメモリセル１の断面構成略図を示
す。
【０００３】ｐ形シリコン基板３内に設けられたｎ+ド
レイン５とｎ+ソース９によってチャンネル領域７が形
成されている。チャンネル領域７の上面には、シリコン
酸化膜16（厚さ8nm程度以上）、シリコンリッチ酸化膜1
2の順に形成される。さらにその上面にはゲート電極で
あるアルミニウム電極14が形成されている。
レイン５とｎ+ソース９によってチャンネル領域７が形
成されている。チャンネル領域７の上面には、シリコン
酸化膜16（厚さ8nm程度以上）、シリコンリッチ酸化膜1
2の順に形成される。さらにその上面にはゲート電極で
あるアルミニウム電極14が形成されている。
【０００４】上記の様なメモリセル１は、情報”０”を
書込んだ状態すなわちシリコンリッチ酸化膜12内のシリ
コン領域13に電子がトラップされた状態と、情報”０”
を消去した状態（情報”１”を記憶した状態）すなわち
シリコンリッチ酸化膜12内のシリコン領域13に電子がト
ラップされていない状態との二通りを有する。二通り状
態を取り得ることが記憶手段に利用される。
書込んだ状態すなわちシリコンリッチ酸化膜12内のシリ
コン領域13に電子がトラップされた状態と、情報”０”
を消去した状態（情報”１”を記憶した状態）すなわち
シリコンリッチ酸化膜12内のシリコン領域13に電子がト
ラップされていない状態との二通りを有する。二通り状
態を取り得ることが記憶手段に利用される。
【０００５】上記のメモリセル１に対する情報の書込と
消去について、図10に示すメモリセル１のヒステリシス
ループに基づいて説明する。図10の横軸はゲート電圧Ｖ
ｇを表わし、縦軸は閾電圧Ｖthを表わす。ゲート電圧Ｖ
ｇとは、メモリセルのゲート電極に印加された電圧であ
る。また、閾電圧Ｖthとは、ゲート電極に印加する電圧
を大きくしていった場合に、一定ドレイン電圧において
ソース・ドレイン間に電流が流れ出す時のゲート電圧で
ある。なお、閾電圧Ｖthは、以下の式によって与えられ
る。
消去について、図10に示すメモリセル１のヒステリシス
ループに基づいて説明する。図10の横軸はゲート電圧Ｖ
ｇを表わし、縦軸は閾電圧Ｖthを表わす。ゲート電圧Ｖ
ｇとは、メモリセルのゲート電極に印加された電圧であ
る。また、閾電圧Ｖthとは、ゲート電極に印加する電圧
を大きくしていった場合に、一定ドレイン電圧において
ソース・ドレイン間に電流が流れ出す時のゲート電圧で
ある。なお、閾電圧Ｖthは、以下の式によって与えられ
る。
【０００６】
【数１】
【０００７】メモリセル１に情報”０”を書込む場合、
20Ｖ程度の高電圧をメモリセル１のゲート電極14に印加
する。この時、ゲート電極14とチャンネル領域７間に発
生する電界によって、チャンネル領域７内の電子は高い
エネルギーを持つようになり、いくつかの電子はシリコ
ン酸化膜16をトンネリングしてシリコンリッチ酸化膜12
内のシリコン領域13中にはいり、トラップされる。この
様な変化によって、閾電圧が1.6Ｖ程度まで上昇する
（図10のＱ１参照）。すなわち、メモリセル１は、閾電
圧約1.6Ｖのエンハンスメント形トランジスタとして働
くようになる。なお、ゲート電圧が遮断されても閾電圧
はそのままの状態である（図10のＲ１参照）。
20Ｖ程度の高電圧をメモリセル１のゲート電極14に印加
する。この時、ゲート電極14とチャンネル領域７間に発
生する電界によって、チャンネル領域７内の電子は高い
エネルギーを持つようになり、いくつかの電子はシリコ
ン酸化膜16をトンネリングしてシリコンリッチ酸化膜12
内のシリコン領域13中にはいり、トラップされる。この
様な変化によって、閾電圧が1.6Ｖ程度まで上昇する
（図10のＱ１参照）。すなわち、メモリセル１は、閾電
圧約1.6Ｖのエンハンスメント形トランジスタとして働
くようになる。なお、ゲート電圧が遮断されても閾電圧
はそのままの状態である（図10のＲ１参照）。
【０００８】一方、情報”０”を消去する為にはトラッ
プされた電子をチャンネル領域７に戻してやる必要があ
る。従って、チャンネル領域７に20Ｖ程度の電圧を印加
し、情報の書込時とは反対方向の電界を発生させて、チ
ャンネル領域７に電子を戻してやる。この様な変化によ
って、1.6Ｖ程度の閾電圧が−0.6Ｖ程度に変化する（図
10のＳ１参照）。すなわち、メモリセル１は、閾電圧約
−0.6Ｖのディプレッション形トランジスタとして働く
ようになる。情報”０”が消去されたこの状態は、メモ
リセル１が情報”１”を記憶した状態を意味する。な
お、ゲート電圧が遮断されても閾電圧はそのままの状態
である（図10のＴ１参照）。
プされた電子をチャンネル領域７に戻してやる必要があ
る。従って、チャンネル領域７に20Ｖ程度の電圧を印加
し、情報の書込時とは反対方向の電界を発生させて、チ
ャンネル領域７に電子を戻してやる。この様な変化によ
って、1.6Ｖ程度の閾電圧が−0.6Ｖ程度に変化する（図
10のＳ１参照）。すなわち、メモリセル１は、閾電圧約
−0.6Ｖのディプレッション形トランジスタとして働く
ようになる。情報”０”が消去されたこの状態は、メモ
リセル１が情報”１”を記憶した状態を意味する。な
お、ゲート電圧が遮断されても閾電圧はそのままの状態
である（図10のＴ１参照）。
【０００９】次に、メモリセル１からの情報の読み出し
について説明する。メモリセル１のソース９とドレイン
５間に５Ｖ程度の電圧を印加した時にチャンネル領域７
を電流が流れるかどうかで、情報”１”が記憶されてい
るか、情報”０”が記憶されているかが判断される。つ
まり、情報”１”が記憶されている場合は、上述したよ
うにメモリセル１の閾電圧は負の値である。よって、メ
モリセル１はディプレッション形トランジスタであるか
ら、チャンネル領域13は通電状態にある。従って、チャ
ンネル領域７には電流が流れる。一方、情報”０”が記
憶されている場合は、メモリセル１の閾電圧は正の値で
ある。よって、メモリセル１はエンハンスメント形トラ
ンジスタであるから、チャンネル領域７は通電状態にな
い。従って、チャンネル領域７には電流が流れない。
について説明する。メモリセル１のソース９とドレイン
５間に５Ｖ程度の電圧を印加した時にチャンネル領域７
を電流が流れるかどうかで、情報”１”が記憶されてい
るか、情報”０”が記憶されているかが判断される。つ
まり、情報”１”が記憶されている場合は、上述したよ
うにメモリセル１の閾電圧は負の値である。よって、メ
モリセル１はディプレッション形トランジスタであるか
ら、チャンネル領域13は通電状態にある。従って、チャ
ンネル領域７には電流が流れる。一方、情報”０”が記
憶されている場合は、メモリセル１の閾電圧は正の値で
ある。よって、メモリセル１はエンハンスメント形トラ
ンジスタであるから、チャンネル領域７は通電状態にな
い。従って、チャンネル領域７には電流が流れない。
【００１０】半導体不揮発性記憶装置（図示せず）は、
上記のようなメモリセル１および選択トランジスタ（図
示せず）を用いて構成される。
上記のようなメモリセル１および選択トランジスタ（図
示せず）を用いて構成される。
【００１１】
【発明が解決しようとする課題】半導体産業の発展にと
もない、不揮発性半導体記憶装置の微細化および集積化
が要求されている。しかしながら、従来のメモリセル１
を用いた半導体不揮発性記憶装置においては、現状以上
の微細化および集積化を阻む次のようなの問題点があっ
た。
もない、不揮発性半導体記憶装置の微細化および集積化
が要求されている。しかしながら、従来のメモリセル１
を用いた半導体不揮発性記憶装置においては、現状以上
の微細化および集積化を阻む次のようなの問題点があっ
た。
【００１２】上記のメモリセル１に電圧を印加し情報を
書込む場合すなわちシリコンリッチ酸化膜12内のシリコ
ン領域13に電子をトラップさせるには、ゲート電極14と
チャンネル領域７に挟まれた領域11がある一定以上の絶
縁性を有する必要がある。ところが、シリコンリッチ酸
化膜12内のシリコン領域13は導電体として作用するか
ら、シリコンリッチ酸化膜12の全体の絶縁性は十分とは
いえなかった。従って、ゲート電極14とチャンネル領域
７に挟まれた領域の絶縁性を高める為には、シリコン酸
化膜16の膜厚をある一定以上にする必要があった。電子
がシリコン酸化膜16をトンネリングする為には、印加電
圧として２０Ｖ程度以上の高電圧が必要であった。書込
電圧が高電圧の場合、不揮発性半導体記憶装置の微細化
をすすめる上で高耐圧構造が必要となり、集積化には限
度があった。
書込む場合すなわちシリコンリッチ酸化膜12内のシリコ
ン領域13に電子をトラップさせるには、ゲート電極14と
チャンネル領域７に挟まれた領域11がある一定以上の絶
縁性を有する必要がある。ところが、シリコンリッチ酸
化膜12内のシリコン領域13は導電体として作用するか
ら、シリコンリッチ酸化膜12の全体の絶縁性は十分とは
いえなかった。従って、ゲート電極14とチャンネル領域
７に挟まれた領域の絶縁性を高める為には、シリコン酸
化膜16の膜厚をある一定以上にする必要があった。電子
がシリコン酸化膜16をトンネリングする為には、印加電
圧として２０Ｖ程度以上の高電圧が必要であった。書込
電圧が高電圧の場合、不揮発性半導体記憶装置の微細化
をすすめる上で高耐圧構造が必要となり、集積化には限
度があった。
【００１３】よって、本発明は、半導体不揮発性記憶装
置の微細化および集積化を促す為に、低電圧で情報を書
込むことの出来る不揮発性半導体記憶装置を提供するこ
とを目的とする。
置の微細化および集積化を促す為に、低電圧で情報を書
込むことの出来る不揮発性半導体記憶装置を提供するこ
とを目的とする。
【００１４】
【課題を解決するための手段】本発明に係る半導体不揮
発性記憶装置は、第一導電型の半導体基板と、前記半導
体内に形成された第二導電型の拡散領域と、前記基板上
に形成された絶縁膜と、前記絶縁膜上に形成された半導
体リッチ酸化膜と、前記半導体リッチ酸化膜上に形成さ
れた制御電極とを備える半導体不揮発性記憶装置におい
て、前記半導体リッチ酸化膜は窒化半導体領域を有する
ことを特徴としている。
発性記憶装置は、第一導電型の半導体基板と、前記半導
体内に形成された第二導電型の拡散領域と、前記基板上
に形成された絶縁膜と、前記絶縁膜上に形成された半導
体リッチ酸化膜と、前記半導体リッチ酸化膜上に形成さ
れた制御電極とを備える半導体不揮発性記憶装置におい
て、前記半導体リッチ酸化膜は窒化半導体領域を有する
ことを特徴としている。
【００１５】
【作用】本発明に係る半導体不揮発性記憶装置は、半導
体不揮発性記憶装置のメモリセルの一構成要素である半
導体リッチ酸化膜内の半導体領域を窒化処理したことを
特徴としている。
体不揮発性記憶装置のメモリセルの一構成要素である半
導体リッチ酸化膜内の半導体領域を窒化処理したことを
特徴としている。
【００１６】従って、シリコンリッチ酸化膜全体の絶縁
性が増大する。
性が増大する。
【００１７】
【実施例】本発明の一実施例による不揮発性半導体記憶
装置のメモリセル２の断面構成略図を図１に示す。
装置のメモリセル２の断面構成略図を図１に示す。
【００１８】第一導電型の半導体基板であるｐ形シリコ
ン基板３内に設けられた第二導電型の拡散領域であるｎ
+ドレイン５と第二導電型の拡散領域であるｎ+ソース９
によって第三領域であるチャンネル領域７が形成されて
いる。チャンネル領域７の上面には、絶縁膜であるシリ
コン酸化膜18（厚さ2.5nm程度）、半導体リッチ酸化膜
であるシリコンリッチ酸化膜20が順に積層される。さら
にその上面には制御電極であるポリシリコン膜22が成形
されている。また、メモリセル２の構造をバンド図で示
すと。図２のようになる。
ン基板３内に設けられた第二導電型の拡散領域であるｎ
+ドレイン５と第二導電型の拡散領域であるｎ+ソース９
によって第三領域であるチャンネル領域７が形成されて
いる。チャンネル領域７の上面には、絶縁膜であるシリ
コン酸化膜18（厚さ2.5nm程度）、半導体リッチ酸化膜
であるシリコンリッチ酸化膜20が順に積層される。さら
にその上面には制御電極であるポリシリコン膜22が成形
されている。また、メモリセル２の構造をバンド図で示
すと。図２のようになる。
【００１９】上記の様なメモリセル２は、情報”０”を
書込んだ状態すなわちシリコンリッチ酸化膜20内のシリ
コン窒化領域21に電子がトラップされた状態と、情報”
０”を消去した状態（情報”１”を記憶した状態）すな
わちシリコンリッチ酸化膜20内のシリコン窒化領域21に
電子がトラップされていない状態との二通りを有する。
二通りの状態を取り得ることが記憶手段に利用される。
書込んだ状態すなわちシリコンリッチ酸化膜20内のシリ
コン窒化領域21に電子がトラップされた状態と、情報”
０”を消去した状態（情報”１”を記憶した状態）すな
わちシリコンリッチ酸化膜20内のシリコン窒化領域21に
電子がトラップされていない状態との二通りを有する。
二通りの状態を取り得ることが記憶手段に利用される。
【００２０】上記の様なメモリセル２に対する情報の書
込および消去について以下に説明する。
込および消去について以下に説明する。
【００２１】情報”０”をメモリセル２に書込む場合、
８Ｖ程度の電圧をメモリセル２の制御電極22に印加す
る。この時、制御電極22とチャンネル領域７間に発生す
る電界によって、チャンネル領域７内の電子は高いエネ
ルギーを持つようになり、いくつかの電子はシリコン酸
化膜18をトンネリングする。次に、トンネリングした電
子はシリコンリッチ酸化膜20中を移動し、シリコンリッ
チ酸化膜20内のシリコン窒化領域21にトラップされる。
この状態は、情報”０”が記憶されたことを意味する。
８Ｖ程度の電圧をメモリセル２の制御電極22に印加す
る。この時、制御電極22とチャンネル領域７間に発生す
る電界によって、チャンネル領域７内の電子は高いエネ
ルギーを持つようになり、いくつかの電子はシリコン酸
化膜18をトンネリングする。次に、トンネリングした電
子はシリコンリッチ酸化膜20中を移動し、シリコンリッ
チ酸化膜20内のシリコン窒化領域21にトラップされる。
この状態は、情報”０”が記憶されたことを意味する。
【００２２】一方、情報”０”を消去する（情報”１”
を記憶した状態にする）為には、トラップされた電子を
チャンネル領域７に戻してやる必要がある。従って、チ
ャンネル領域７に８Ｖ程度の電圧を印加し、情報の書込
時とは反対方向の電界を発生させて、チャンネル領域７
に電子を戻してやる。
を記憶した状態にする）為には、トラップされた電子を
チャンネル領域７に戻してやる必要がある。従って、チ
ャンネル領域７に８Ｖ程度の電圧を印加し、情報の書込
時とは反対方向の電界を発生させて、チャンネル領域７
に電子を戻してやる。
【００２３】なお、情報の書込と消去についてメモリセ
ル２のバンド図である図２を用いて説明する。情報を書
込む場合、印加された電界によって高いエネルギーを持
った電子は、シリコン酸化膜18をトンネリングし、シリ
コンリッチ酸化膜20に流入する。次に、これらの電子
は、シリコンリッチ酸化膜20内のシリコン酸化領域19ま
たはシリコン窒化領域21中を移動し、複数のシリコン窒
化領域21にトラップされる。シリコン酸化領域19とシリ
コン窒化領域21の境界面23が多数存在することからトラ
ップ密度が高く、電子は効率よくトラップされる。一
方、情報を消去する場合、トラップされている電子は、
情報の書込時とは反対方向の電界に引っ張られてシリコ
ン酸化膜18をトンネリングしてＰ形シリコン基板３に戻
る。
ル２のバンド図である図２を用いて説明する。情報を書
込む場合、印加された電界によって高いエネルギーを持
った電子は、シリコン酸化膜18をトンネリングし、シリ
コンリッチ酸化膜20に流入する。次に、これらの電子
は、シリコンリッチ酸化膜20内のシリコン酸化領域19ま
たはシリコン窒化領域21中を移動し、複数のシリコン窒
化領域21にトラップされる。シリコン酸化領域19とシリ
コン窒化領域21の境界面23が多数存在することからトラ
ップ密度が高く、電子は効率よくトラップされる。一
方、情報を消去する場合、トラップされている電子は、
情報の書込時とは反対方向の電界に引っ張られてシリコ
ン酸化膜18をトンネリングしてＰ形シリコン基板３に戻
る。
【００２４】さらに上記の状態変化を、図３に示すメモ
リセル２のヒステリシスループに基づいて説明する。
リセル２のヒステリシスループに基づいて説明する。
【００２５】メモリセル２に情報”０”を書込む場合、
制御電極22に電圧が印加されるとシリコン窒化領域21に
電子がトラップされる。この変化によって、閾電圧が1.
6Ｖ程度まで上昇する（図３のＱ２参照）。すなわち、
メモリセル２は、閾電圧約1.6Ｖのエンハンスメント形
トランジスタとして働くようになる。なお、ゲート電圧
が遮断されても閾電圧はそのままの状態である（図３の
Ｒ２参照）。
制御電極22に電圧が印加されるとシリコン窒化領域21に
電子がトラップされる。この変化によって、閾電圧が1.
6Ｖ程度まで上昇する（図３のＱ２参照）。すなわち、
メモリセル２は、閾電圧約1.6Ｖのエンハンスメント形
トランジスタとして働くようになる。なお、ゲート電圧
が遮断されても閾電圧はそのままの状態である（図３の
Ｒ２参照）。
【００２６】次に、情報”０”を消去する（情報”１”
を記憶した状態にする）為に、書込時と反対方向の電界
を印加し、チャンネル領域７に電子を戻してやる。この
変化によって、1.6Ｖ程度の閾電圧が−0.6Ｖ程度に変化
する（図３のＳ２参照）。すなわち、メモリセル１は、
閾電圧−0.6Ｖのディプレッション形トランジスタとし
て働くようになる。なお、ゲート電圧が遮断されても閾
電圧はそのままの状態である（図３のＴ２参照）。
を記憶した状態にする）為に、書込時と反対方向の電界
を印加し、チャンネル領域７に電子を戻してやる。この
変化によって、1.6Ｖ程度の閾電圧が−0.6Ｖ程度に変化
する（図３のＳ２参照）。すなわち、メモリセル１は、
閾電圧−0.6Ｖのディプレッション形トランジスタとし
て働くようになる。なお、ゲート電圧が遮断されても閾
電圧はそのままの状態である（図３のＴ２参照）。
【００２７】次に、情報の読み出しについて説明する。
メモリセル２のソース９とドレイン５間に５Ｖ程度の電
圧を印加した時にチャンネル領域７を電流が流れるかど
うかで、情報”１”が記憶されているか、情報”０”が
記憶されているかが判断される。
メモリセル２のソース９とドレイン５間に５Ｖ程度の電
圧を印加した時にチャンネル領域７を電流が流れるかど
うかで、情報”１”が記憶されているか、情報”０”が
記憶されているかが判断される。
【００２８】つまり、情報”１”が記憶されている場合
は、上述したようにメモリセル２の閾電圧は負の値（約
−0.6Ｖ）である。よって、メモリセル２はディプレッ
ション形トランジスタであるから、チャンネル領域７は
通電状態にある。従って、チャンネル領域７には電流が
流れる。一方、情報”０”が記憶されている場合は、メ
モリセル２の閾電圧は正の値（約1.6Ｖ）である。よっ
て、メモリセル２はエンハンスメント形トランジスタで
あるから、チャンネル領域７は通電状態にない。従っ
て、チャンネル領域７には電流が流れない。
は、上述したようにメモリセル２の閾電圧は負の値（約
−0.6Ｖ）である。よって、メモリセル２はディプレッ
ション形トランジスタであるから、チャンネル領域７は
通電状態にある。従って、チャンネル領域７には電流が
流れる。一方、情報”０”が記憶されている場合は、メ
モリセル２の閾電圧は正の値（約1.6Ｖ）である。よっ
て、メモリセル２はエンハンスメント形トランジスタで
あるから、チャンネル領域７は通電状態にない。従っ
て、チャンネル領域７には電流が流れない。
【００２９】次に、上記のメモリセル２を用いて、メモ
リ回路を構成した一例を示す。
リ回路を構成した一例を示す。
【００３０】まず、情報を書込む場合の動作原理を説明
する。図４に１０２４ビットのメモリＬＳＩの構成を概
念図で示す。
する。図４に１０２４ビットのメモリＬＳＩの構成を概
念図で示す。
【００３１】メモリセルアレイＡには、メモリセル２
が、３２（行）×３２（列）で計１０２４個（１Ｋビッ
ト）、マトリクス状に並んでいる。各メモリセル２のソ
ース９には、選択トランジスタ４のドレインがそれぞれ
接続されている。また、ロウデコーダ８からは、各選択
トランジスタ４のゲート電極に接続するワードラインＷ
Ｌが配線されている。また、コントロールゲートライン
ＣＧＬは、各メモリセル２の制御電極22に接続されてい
る。さらに、コラムデコーダ６からは、各メモリセル２
のドレイン５に接続するデータラインＤＬが配線されて
いる。また、ｐ形シリコン基板３には、ウエルラインWe
llが接続されている。
が、３２（行）×３２（列）で計１０２４個（１Ｋビッ
ト）、マトリクス状に並んでいる。各メモリセル２のソ
ース９には、選択トランジスタ４のドレインがそれぞれ
接続されている。また、ロウデコーダ８からは、各選択
トランジスタ４のゲート電極に接続するワードラインＷ
Ｌが配線されている。また、コントロールゲートライン
ＣＧＬは、各メモリセル２の制御電極22に接続されてい
る。さらに、コラムデコーダ６からは、各メモリセル２
のドレイン５に接続するデータラインＤＬが配線されて
いる。また、ｐ形シリコン基板３には、ウエルラインWe
llが接続されている。
【００３２】例えば、メモリセル２m,nに情報を書込む
場合について考える。コントロールゲートラインＣＧＬ
ｎだけにプログラミング電圧Vppが印加される。この
時、データラインＤＬｍ以外のラインには、デコーダ６
によってプログラミング禁止電圧Viが印加されている。
また、ワードラインＷＬｎには、基板と同電位の接地電
圧が印加される。従って、プログラミング電圧Vppが印
加されたコントロールゲートラインＣＧＬｎとゲートで
接続するメモリセル２のうち、ドレインとソースと基板
の電位がすべて０となっているのは、プログラミング禁
止電圧Viが印加されないデータラインＤＬｍと接続する
メモリセル２m,nだけである。つまり、メモリセル２m,n
だけにプログラミング電圧Vppによる電界効果が作用
し、チャンネル領域内の電子がシリコンリッチ酸化膜20
内のシリコン窒化領域21にトラップされる。以上の様
に、メモリセル２m,nだけに情報”０”が書込まれる。
場合について考える。コントロールゲートラインＣＧＬ
ｎだけにプログラミング電圧Vppが印加される。この
時、データラインＤＬｍ以外のラインには、デコーダ６
によってプログラミング禁止電圧Viが印加されている。
また、ワードラインＷＬｎには、基板と同電位の接地電
圧が印加される。従って、プログラミング電圧Vppが印
加されたコントロールゲートラインＣＧＬｎとゲートで
接続するメモリセル２のうち、ドレインとソースと基板
の電位がすべて０となっているのは、プログラミング禁
止電圧Viが印加されないデータラインＤＬｍと接続する
メモリセル２m,nだけである。つまり、メモリセル２m,n
だけにプログラミング電圧Vppによる電界効果が作用
し、チャンネル領域内の電子がシリコンリッチ酸化膜20
内のシリコン窒化領域21にトラップされる。以上の様
に、メモリセル２m,nだけに情報”０”が書込まれる。
【００３３】次に、メモリセル２m,nの情報を読み出す
場合の動作原理を、図５に基づいて説明する。
場合の動作原理を、図５に基づいて説明する。
【００３４】図５の構成は、図４と同じである。ロウデ
コーダ８によってワードラインＷＬｎだけに電圧Vddを
印加する。また、全てデータラインＤＬには電圧Vddが
印加されている。この時、情報”０”が記憶されている
メモリセル２のチャンネル領域７は、上述したように通
電状態にないので、各データラインＤＬを流れる電流
は、そのままコラムデコーダ６に入力される。
コーダ８によってワードラインＷＬｎだけに電圧Vddを
印加する。また、全てデータラインＤＬには電圧Vddが
印加されている。この時、情報”０”が記憶されている
メモリセル２のチャンネル領域７は、上述したように通
電状態にないので、各データラインＤＬを流れる電流
は、そのままコラムデコーダ６に入力される。
【００３５】一方、情報”１”が記憶されているメモリ
セル２のチャンネル領域７は通電状態にある。さらに、
選択トランジスタ４がＯＮ状態にある（選択トランジス
タ４のゲート電極に電圧Vddを印加されている）場合に
は、各データラインＤＬを流れる電流はメモリセル２、
選択トランジスタ４を介して接地電位に落ちる。従っ
て、コラムデコーダ６には電流が入力されない。
セル２のチャンネル領域７は通電状態にある。さらに、
選択トランジスタ４がＯＮ状態にある（選択トランジス
タ４のゲート電極に電圧Vddを印加されている）場合に
は、各データラインＤＬを流れる電流はメモリセル２、
選択トランジスタ４を介して接地電位に落ちる。従っ
て、コラムデコーダ６には電流が入力されない。
【００３６】この時、コラムデコーダ６では、データラ
インＤＬｍからの電流だけを出力することになってい
る。この出力は、センスアンプ10によって、増幅され、
読み出される。以上より、メモリセル２m,nからの情報
だけが読み出されることになる。 次に、上記の１０２
４ビットのメモリＬＳＩに記憶された情報を一括消去す
る場合の動作原理を、図６に基づいて説明する。図６の
構成は、図４と同じである。各コントロールゲートＣＧ
ラインを接地した上で、ウエルラインWellを介して各メ
モリセル２のｐ形シリコン基板３にプログラミング電圧
Vppを印加する。この時、トラップされている電子は電
界効果によりチャンネル領域７に戻る。つまり、書込ま
れている情報”０”は全て消去され、全てのメモリセル
２が情報”１”を記憶した状態となる。
インＤＬｍからの電流だけを出力することになってい
る。この出力は、センスアンプ10によって、増幅され、
読み出される。以上より、メモリセル２m,nからの情報
だけが読み出されることになる。 次に、上記の１０２
４ビットのメモリＬＳＩに記憶された情報を一括消去す
る場合の動作原理を、図６に基づいて説明する。図６の
構成は、図４と同じである。各コントロールゲートＣＧ
ラインを接地した上で、ウエルラインWellを介して各メ
モリセル２のｐ形シリコン基板３にプログラミング電圧
Vppを印加する。この時、トラップされている電子は電
界効果によりチャンネル領域７に戻る。つまり、書込ま
れている情報”０”は全て消去され、全てのメモリセル
２が情報”１”を記憶した状態となる。
【００３７】また、上記のような構造をもつメモリセル
２の製造工程を、図７、図８に基づいて以下に説明す
る。
２の製造工程を、図７、図８に基づいて以下に説明す
る。
【００３８】薄膜のｐ形シリコン基板３が準備され、ｐ
形シリコン基板３の上面に熱酸化によってシリコン酸化
膜18を形成する（図７Ａ）。次に、シリコン酸化膜18の
上面に、2:1から1:1の割合でモノシランとＮ2Ｏを用い
てＣＶＤ法によってシリコンリッチ酸化膜20を堆積させ
た後、アンモニア雰囲気中で、アニル処理を行う（図７
Ｂ）。次に、シリコンリッチ酸化膜20の上面にＣＶＤ法
によりポリシリコン膜22を成長形成させる（図８Ｃ）。
次に、レジストをマスクにしてエッチングすることによ
って、ポリシリコン膜22とシリコンリッチ酸化膜20とシ
リコン酸化膜１８とを成形する（図８Ｄ）。次に、ヒ素
またはリンをイオン注入および熱拡散させて、ｎ＋ドレ
イン５およびｎ+ソース９を形成する（図１）。この
時、ｎ+ドレイン５とｎ+ソース９によってチャンネル領
域７が形成される。
形シリコン基板３の上面に熱酸化によってシリコン酸化
膜18を形成する（図７Ａ）。次に、シリコン酸化膜18の
上面に、2:1から1:1の割合でモノシランとＮ2Ｏを用い
てＣＶＤ法によってシリコンリッチ酸化膜20を堆積させ
た後、アンモニア雰囲気中で、アニル処理を行う（図７
Ｂ）。次に、シリコンリッチ酸化膜20の上面にＣＶＤ法
によりポリシリコン膜22を成長形成させる（図８Ｃ）。
次に、レジストをマスクにしてエッチングすることによ
って、ポリシリコン膜22とシリコンリッチ酸化膜20とシ
リコン酸化膜１８とを成形する（図８Ｄ）。次に、ヒ素
またはリンをイオン注入および熱拡散させて、ｎ＋ドレ
イン５およびｎ+ソース９を形成する（図１）。この
時、ｎ+ドレイン５とｎ+ソース９によってチャンネル領
域７が形成される。
【００３９】なお、上記実施例では、第一導電型をｐ型
とし第二導電型をｎ型としたが、第一導電型をｎ型と
し、第二導電型をｐ型としてもよい。
とし第二導電型をｎ型としたが、第一導電型をｎ型と
し、第二導電型をｐ型としてもよい。
【００４０】
【発明の効果】本発明に係る不揮発性半導体記憶装置
は、前記半導体リッチ酸化膜内の半導体領域を窒化処理
したことを特徴としているから、シリコンリッチ酸化膜
全体の絶縁性が増大する。
は、前記半導体リッチ酸化膜内の半導体領域を窒化処理
したことを特徴としているから、シリコンリッチ酸化膜
全体の絶縁性が増大する。
【００４１】従って、前記基板上に形成された絶縁膜と
して薄膜化された絶縁膜を使用することが可能となる。
この場合、メモリセルに対して低い書込電圧で情報を書
込むことが出来る。
して薄膜化された絶縁膜を使用することが可能となる。
この場合、メモリセルに対して低い書込電圧で情報を書
込むことが出来る。
【００４２】また、半導体不揮発性記憶装置の微細化を
すすめることが出来、集積度を向上させることが出来
る。
すすめることが出来、集積度を向上させることが出来
る。
【図１】本発明の一実施例によるメモリセル２の断面構
成略図である。
成略図である。
【図２】メモリセル２の構造をバンド図で示した図であ
る。
る。
【図３】メモリセル２のヒステリシスループを示す図で
ある。
ある。
【図４】本発明の一実施例によるメモリセルへの情報の
書込原理を説明する為のメモリＬＳＩの構成を概念図で
ある。
書込原理を説明する為のメモリＬＳＩの構成を概念図で
ある。
【図５】本発明の一実施例によるメモリセルからの情報
の読み出し原理を説明する為のメモリＬＳＩの構成を概
念図である。
の読み出し原理を説明する為のメモリＬＳＩの構成を概
念図である。
【図６】本発明の一実施例によるメモリセルに記憶され
た情報の消去原理を説明する為のメモリＬＳＩの構成を
概念図である。
た情報の消去原理を説明する為のメモリＬＳＩの構成を
概念図である。
【図７】メモリセル２の製造工程を示す図である。
【図８】メモリセル２の製造工程を示す図である。
【図９】従来のメモリセル１の断面構成略図である。
【図１０】メモリセル１のヒステリシスループを示す図
である。
である。
３・・・ｐ形シリコン基板 ５・・・ｎ+ドレイン ９・・・ｎ+ソース ７・・・チャンネル領域 18・・・シリコン酸化膜 21・・・シリコン窒化領域 20・・・シリコンリッチ酸化膜 22・・・ポリシリコン膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成３年１２月１９日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
Claims (1)
- 【請求項１】第一導電型の半導体基板と、 前記半導体内に形成された第二導電型の拡散領域と、 前記基板上に形成された絶縁膜と、 前記絶縁膜上に形成された半導体リッチ酸化膜と、 前記半導体リッチ酸化膜上に形成された制御電極と、 を備える半導体不揮発性記憶装置において、 前記半導体リッチ酸化膜は窒化半導体領域を有すること
を特徴とする半導体不揮発性記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3208058A JPH0548115A (ja) | 1991-08-20 | 1991-08-20 | 半導体不揮発性記憶装置 |
| US08/203,698 US5589700A (en) | 1991-08-20 | 1994-02-28 | Semiconductor nonvolatile memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3208058A JPH0548115A (ja) | 1991-08-20 | 1991-08-20 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548115A true JPH0548115A (ja) | 1993-02-26 |
Family
ID=16549944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3208058A Pending JPH0548115A (ja) | 1991-08-20 | 1991-08-20 | 半導体不揮発性記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5589700A (ja) |
| JP (1) | JPH0548115A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005228760A (ja) * | 2004-02-10 | 2005-08-25 | Nippon Telegr & Teleph Corp <Ntt> | 電荷蓄積型メモリ及びその製造方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU7475196A (en) * | 1995-10-25 | 1997-05-15 | Nvx Corporation | Semiconductor non-volatile memory device having a nand cell structure |
| DE19726085A1 (de) * | 1997-06-19 | 1998-12-24 | Siemens Ag | Nichtflüchtige Speicherzelle |
| JP4810712B2 (ja) * | 1997-11-05 | 2011-11-09 | ソニー株式会社 | 不揮発性半導体記憶装置及びその読み出し方法 |
| JPH11214640A (ja) * | 1998-01-28 | 1999-08-06 | Hitachi Ltd | 半導体記憶素子、半導体記憶装置とその制御方法 |
| US6614070B1 (en) * | 1998-04-16 | 2003-09-02 | Cypress Semiconductor Corporation | Semiconductor non-volatile memory device having a NAND cell structure |
| GB2364823A (en) * | 2000-07-12 | 2002-02-06 | Seiko Epson Corp | TFT memory device having gate insulator with charge-trapping granules |
| JP3983105B2 (ja) * | 2002-05-29 | 2007-09-26 | Ｎｅｃエレクトロニクス株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US7042045B2 (en) * | 2002-06-04 | 2006-05-09 | Samsung Electronics Co., Ltd. | Non-volatile memory cell having a silicon-oxide nitride-oxide-silicon gate structure |
| US20080151654A1 (en) | 2006-12-22 | 2008-06-26 | Allan James D | Method and apparatus to implement a reset function in a non-volatile static random access memory |
| US10062788B2 (en) * | 2008-07-30 | 2018-08-28 | Maxpower Semiconductor Inc. | Semiconductor on insulator devices containing permanent charge |
| WO2009081290A1 (en) * | 2007-12-20 | 2009-07-02 | Nxp B.V. | A memory cell, a memory array and a method of programming a memory cell |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0078318A4 (en) * | 1981-05-11 | 1983-06-24 | Ncr Corp | SEMICONDUCTOR MEMORY ARRANGEMENT WITH VARIABLE THRESHOLD. |
| JPH0575133A (ja) * | 1991-09-11 | 1993-03-26 | Rohm Co Ltd | 不揮発性記憶装置 |
-
1991
- 1991-08-20 JP JP3208058A patent/JPH0548115A/ja active Pending
-
1994
- 1994-02-28 US US08/203,698 patent/US5589700A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005228760A (ja) * | 2004-02-10 | 2005-08-25 | Nippon Telegr & Teleph Corp <Ntt> | 電荷蓄積型メモリ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5589700A (en) | 1996-12-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2815495B2 (ja) | 半導体記憶装置 | |
| US5319229A (en) | Semiconductor nonvolatile memory with wide memory window and long data retention time | |
| US6950340B2 (en) | Asymmetric band-gap engineered nonvolatile memory device | |
| JP2965415B2 (ja) | 半導体記憶装置 | |
| US5455790A (en) | High density EEPROM cell array which can selectively erase each byte of data in each row of the array | |
| JP5459999B2 (ja) | 不揮発性半導体記憶素子、不揮発性半導体装置及び不揮発性半導体素子の動作方法 | |
| US6861699B2 (en) | Non-volatile memory device | |
| US6026017A (en) | Compact nonvolatile memory | |
| US5225362A (en) | Method of manufacturing a full feature high density EEPROM cell with poly tunnel spacer | |
| JPH07193150A (ja) | 不揮発性半導体記憶装置およびその動作方法 | |
| KR100712087B1 (ko) | 반도체메모리장치및그제조방법 | |
| US20040213048A1 (en) | Nonvolatile memory having bit line discharge, and method of operation thereof | |
| JPS62276878A (ja) | 半導体記憶装置 | |
| US5293331A (en) | High density EEPROM cell with tunnel oxide stripe | |
| KR20060025195A (ko) | 비휘발성 메모리에서 기준 트랜지스터를 위한 가변 게이트바이어스 | |
| JPH0548115A (ja) | 半導体不揮発性記憶装置 | |
| KR100706071B1 (ko) | 단일비트 비휘발성 메모리셀 및 그것의 프로그래밍 및삭제방법 | |
| JPH08250610A (ja) | 不揮発性半導体記憶装置 | |
| US6335549B1 (en) | EEPROM with high channel hot carrier injection efficiency | |
| JP3173907B2 (ja) | 不揮発性記憶素子およびその製造方法 | |
| US6693830B1 (en) | Single-poly two-transistor EEPROM cell with differentially doped floating gate | |
| JP3186209B2 (ja) | 半導体装置の使用方法 | |
| JPH0555600A (ja) | 半導体不揮発性記憶装置 | |
| US20020011621A1 (en) | Semiconductor nonvolatile memory with low programming voltage | |
| JPH05326892A (ja) | 半導体記憶装置およびその駆動法 |